KR20050089684A - 채널부 홀 내 채널 영역을 갖는 반도체 장치의트랜지스터들 및 그 제조 방법들 - Google Patents
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Abstract
채널부 홀(Channel-Portion Hole) 내 채널 영역을 갖는 반도체 장치의 트랜지스터들 및 그 제조 방법들을 제공한다. 상기 트랜지스터들 및 그 제조 방법들은 반도체 장치의 전기적 특성을 향상시킬 수 있는 방안을 제시해 준다. 이를 위해서, 반도체 기판에 채널부 홀이 배치된다. 그리고, 상기 채널부 홀의 하부에 채널부 트랜치 패드 및 채널부 막이 차례로 증착된다. 상기 채널부 막 상에 워드라인 절연막 패턴 및 워드라인 패턴이 차례로 적층되는데, 상기 워드라인 절연막 패턴 및 워드라인 패턴은 채널부 홀을 채우고 동시에 반도체 기판 상에 배치된다. 이때에, 상기 채널부 막은 채널부 홀의 측벽의 일부분을 통해서 상기 반도체 기판과 접촉한다. 또한, 상기 채널부 막은 채널부 홀을 채운 워드라인 패턴의 하부에서 채널 영역을 이룬다. 이를 통해서, 상기 채널부 막을 갖는 반도체 장치 및 디램 셀(Dynamic RAM)은 트랜지스터의 소오스 및 드레인 영역들 사이의 펀치쓰루(Punchthrough)를 효울적으로 방지하고 아울러서 커패시터와 관련된 리퓨레쉬(Refresh) 특성을 향상시킬 수 있게 한다.
Description
본 발명은 반도체 장치의 트랜지스터들 및 그 제조 방법들에 관한 것으로서, 상세하게는 채널부 홀(Channel-Portion Hole) 내 채널 영역을 갖는 반도체 장치의 트랜지스터들 및 그 제조 방법들에 관한 것이다.
일반적으로, 트랜지스터는 반도체 기판 상에 배치된 워드라인 패턴 및 그 패턴에 중첩하도록 반도체 기판에 형성된 소오스/ 드레인 영역들과 함께 워드라인 패턴 아래의 반도체 기판에 위치된 채널 영역(Channel Region)을 포함한다. 상기 채널 영역은 반도체 장치의 디자인 룰(Design Rule)이 축소됨에 따라서 워드라인 패턴과 함께 반도체 기판에 작은 면적을 갖게된다.
이를 해소하기 위해서, 상기 트랜지스터는 반도체 기판에 트랜치 형태를 갖는 채널부 홀(Channel-Portion Hole) 및 그 홀을 채운 워드라인 패턴을 구비한다. 상기 워드라인 패턴은 채널부 홀을 한정하는 반도체 기판을 따라서 전하들의 전송 루트인 채널 영역을 제공한다. 이때에, 상기 채널부 홀 주위의 채널 영역은 반도체 기판 상에 배치된 워드라인 패턴 아래의 채널 영역의 길이보다 크다.
그러나, 상기 채널부 홀을 갖는 트랜지스터는 채널 영역의 길이를 증가시킴과 함께 반도체 장치의 집적도를 증가시킬수 있지만 디자인 룰 축소와 관련된 소오스 영역과 드레인 영역 사이의 펀치쓰루(Punchthrough)는 개선되지 않는다. 왜냐하면, 상기 반도체 장치의 디자인 룰의 축소는 채널부 홀의 직경을 작게하고 동시에 그 채널부 홀을 사이에 두고 채널 영역을 따라 서로 마주보는 소오스 및 드레인 영역들의 접촉 가능성도 크게 하기 때문이다. 따라서, 상기 채널부 홀을 갖는 트랜지스터는 소오스 및 드레인 영역들의 펀치쓰루를 개선하는 방안이 필요되어 진다.
한편, " 트랜치 게이트 구조를 제조하는 방법(Method Of Manufacturing Trench Gate Structure)" 이 미국특허공보 제 6,423,618 호(U.S PATENT No. 6,423,618)에 밍 장 린(Ming-Jang Lin) 등에 의해 개시된 바 있다.
상기 미국특허공보 제 6,423,618 호에 따르면, 이 방법은 반도체 기판 상에 차례로 적층된 에피텍셜 막(Epitaxial Layer), 제 1 및 제 2 유전막들을 형성하는 것을 포함한다. 상기 에피텍셜 막은 베이스 영역(Base Region) 및 그 영역에 중첩하는 소오스 영역(Source Region)을 갖는다. 그리고, 상기 제 2 및 제 1 유전막들과 함께 소오스 및 베이스 영역들을 차례로 관통해서 에피텍셜 막에 트랜치를 형성한다.
상기 방법은 상기 트랜치의 하부에 제 3 유전막을 형성하고, 상기 트랜치를 컨포멀하게 덮는 게이트 산화막을 형성하는 것을 포함한다. 상기 트랜치를 컨포먹하게 덮어서 제 2 유전막 상에 폴리실리콘 막을 형성하고, 상기 폴리실리콘 막 상에 제 4 유전막을 형성해서 트랜치를 채운다. 계속해서, 상기 제 4 유전막 및 폴리 실리콘 막을 부분 제거해서 상기 제 4 유전막 및 폴리실리콘 막과 함께 베이스 영역이 동일한 상면을 이루도록 한다.
그러나, 상기 방법은 에피텍셜 막에 식각 공정을 실시해서 트랜치 게이트 구조를 갖는 트랜지스터를 형성하는 방안을 제시하는데, 상기 트렌지스터는 식각 공정으로인해서 트랜치를 한정하는 에피텍셜 막을 따라서 불 안정한 계면 상태(Interfacial State)를 갖을 수 있다. 상기 에피텍셜 막의 불 안정한 계면은 트랜지스터의 채널 영역의 일부를 구성해서 반도체 장치의 구동 동안 누설 전류(Leakage Current)의 근원이 된다. 또한, 상기 방법은 트랜치의 하부 및 측부에 서로 다른 산화막들을 게이트 산화막으로 사용해서 트랜지스터를 형성하는 방안도 제시해주는데, 상기 트랜치 내의 산화막들은 트랜지스터의 구동 동안 서로 다른 막질 특성 차이로 누설 전류의 증가 및 게이트 산화막의 파괴 전압(Breakdown Voltage)을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 채널부 홀(Channel-Portion Hole) 내에 채널부 막(Channel-Portion Layer)을 배치해서 스위칭 특성을 최적화하는데 적합한 채널부 홀 내 채널 영역을 갖는 반도체 장치 및 디램 셀의 트랜지스터들을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 채널부 홀 내에 채널부 막을 형성시켜서 스위칭 특성을 최적화할 수 있는 채널부 홀 내 채널 영역을 갖는 반도체 장치 및 디램 셀의 트랜지스터들의 제조방법들을 제공하는 것이다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 채널부 홀 내 채널 영역을 갖는 반도체 장치 및 디램 셀의 트랜지스터들을 제공한다.
이 장치의 트랜지스터는 반도체 기판에 배치된 채널부 홀을 포함한다. 상기 채널부 홀의 하부에 채널부 트랜치 패드 및 채널부 막이 차례로 증착된다. 상기 채널부 막 상에 워드라인 절연막 패턴 및 워드라인 패턴이 차례로 배치되는데, 상기 워드라인 절연막 패턴 및 워드라인 패턴은 채널부 홀을 채우고 아울러서 반도체 기판 상에 배치된다. 이때에, 상기 채널부 막은 채널부 홀의 측벽의 일부분을 통해서 반도체 기판과 접촉하고 또한, 상기 채널부 막은 채널부 홀을 채운 워드라인 패턴의 하부에서 채널 영역을 이룬다.
상기 디램 셀의 트랜지스터는 트랜치 절연막으로 고립시킨 활성 영역을 포함한다. 상기 활성 영역의 반도체 기판의 주 표면으로부터 아래를 향해서 적어도 두 개의 채널부 홀들이 연장된다. 상기 채널부 홀들의 각각의 하부에 차례로 증착된 채널부 트랜치 패드 및 채널부 막이 차례로 증착된다. 그리고, 상기 채널부 막 상에 배치되어서 채널부 홀들의 각각을 컨포멀하게 덮는 워드라인 절연막 패턴이 배치된다. 상기 워드라인 절연막 패턴 상에 제 1 워드라인 패턴들이 배치되는데, 상기 제 1 워드라인 패턴들은 각각이 채널부 홀들을 채우고 동시에 활성 영역 상에 서로 이격되어서 평행하게 배치된다. 상기 제 1 워드라인 패턴들과 함께 트랜치 절연막 상에 제 2 워드라인 패턴들이 위치된다. 상기 제 2 워드라인 패턴들은 활성 영역에 인접되어서 제 1 워드라인 패턴들 중의 적어도 하나의 반대 편에 평행하도록 배치된다. 이때에, 상기 채널부 막은 채널부 홀의 측벽을 통해서 반도체 기판과 접촉하고 또한, 상기 채널부 막은 채널부 홀을 채운 제 1 워드라인 패턴의 하부에서 채널 영역을 이룬다.
본 발명은 채널부 홀 내 채널 영역을 갖는 반도체 장치 및 디램 셀의 트랜지스터들의 제조방법들을 제공한다.
이 장치의 트랜지스터의 제조방법은 반도체 기판 상을 노출시키는 패드막 패턴들을 형성하는 것을 포함한다. 상기 패드막 패턴들 사이에 위치해서 반도체 기판의 주 표면으로부터 아래를 향하여 연장된 채널부 홀을 형성한다. 상기 채널부 홀은 그 측벽의 하부 및 상부가 채널부 트랜치 패드 막 및 채널 트랜치 스페이서 막으로 차례로 덮이도록 형성한다. 상기 채널 트랜치 스페이서 막 및 채널부 트랜치 패드 막에 식각 공정을 수행해서 채널부 홀의 측벽의 하부 및 상부에 채널부 트랜치 패드 및 채널 트랜치 스페이서를 각각 형성한다. 상기 식각 공정은 채널 트랜치 스페이서 및 채널부 트랜치 패드 사이의 채널부 홀의 측벽을 따라서 소정 폭의 반도체 기판이 노출되도록 형성한다. 상기 채널 트랜치 스페이서 및 채널부 트랜치 패드를 갖는 반도체 기판 상에 에피텍셜 공정(Epitaxial Process)을 수행해서 채널부 막을 형성한다. 상기 채널부 막은 채널부 트랜치 패드 상에 위치해서 노출된 반도체 기판의 소정 폭만큼 채널부 홀의 하부를 채우도록 형성한다. 상기 채널부 막을 식각 저지막으로 사용해서 반도체 기판으로부터 패드막 패턴들 및 채널 트랜치 스페이서를 제거한다. 상기 채널부 막 상에 차례로 적층된 워드라인 절연막 패턴 및 워드라인 패턴을 형성하는데, 상기 워드라인 절연막 패턴 및 워드라인은 채널부 홀을 채우고 동시에 반도체 기판의 주 표면 상에 형성한다.
상기 디램 셀의 트랜지스터의 제조방법은 트랜치 절연막으로 고립시킨 활성 영역을 형성하는 것을 포함한다. 상기 활성 영역의 반도체 기판 상을 노출시키는 패드막 패턴들을 형성한다. 상기 패드막 패턴들 사이에 위치해서 반도체 기판의 주 표면으로부터 아래를 향하여 연장된 적어도 두 개의 채널부 홀들을 형성한다. 상기 채널부 홀들의 각각은 그 측벽의 하부 및 상부가 채널부 트랜치 패드 막 및 채널 트랜치 스페이서 막으로 차례로 덮이도록 형성한다. 상기 채널 트랜치 스페이서 막 및 채널부 트랜치 패드 막에 식각 공정을 수행해서 채널부 홀들의 각각의 측벽의 하부 및 상부에 채널부 트랜치 패드 및 채널 트랜치 스페이서를 각각 형성한다. 상기 식각 공정은 채널 트랜치 스페이서 및 채널부 트랜치 패드 사이의 채널부 홀들의 각각의 측벽을 따라서 소정 폭의 반도체 기판이 노출되도록 형성한다. 상기 채널 트랜치 스페이서들 및 채널부 트랜치 패드들을 갖는 반도체 기판 상에 에피텍셜 공정을 수행해서 채널부 막들을 형성한다. 상기 채널부 막들은 각각이 채널부 트랜치 패드들 상에 위치해서 노출된 반도체 기판의 소정 폭만큼 채널부 홀들의 하부를 채우도록 형성한다. 상기 채널부 막들을 식각 저지막으로 사용해서 반도체 기판으로부터 패드막 패턴들 및 채널 트랜치 스페이서들을 제거한다. 상기 활성 영역 및 트랜치 절연막 상에 제 1 및 제 2 워드라인 패턴들을 각각 형성한다. 상기 제 2 워드라인 패턴들은 제 1 워드라인 패턴들 중의 적어도 하나의 반대편에 배치하고, 상기 제 1 워드라인 패턴들은 각각이 채널부 막들 상에 위치해서 채널부 홀들을 채우도록 형성한다. 상기 제 1 워드라인 패턴들은 활성 영역의 반도체 기판의 주 표면 상에 서로 이격되도록 평행하게 배치한다.
본 발명의 실시예들은 첨부한 도면들을 참조해서 보다 상세히 설명하기로 한다.
도 1 은 본 발명에 따른 디램 셀의 트랜지스터의 배치도이고, 도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 디램 셀의 트랜지스터의 단면도이다.
도 1 및 도 2 를 참조하면, 디램 셀 어레이 영역(DRAM Cell Array Region; 162)을 갖는 반도체 기판(50)에 트랜치 절연막(60)이 배치되고, 상기 트랜치 절연막(60)은 활성 영역(65)을 한정한다. 상기 반도체 기판(50)은 P 타입의 도전형을 갖는 것이 바람직하며, 상기 반도체 기판(50)은 N 타입의 도전형을 갖을 수도 있다.
상기 활성 영역(65)의 반도체 기판(50)의 주 표면으로부터 아래를 향해서 연장된 적어도 두 개의 채널부 홀(88)들이 배치되는데, 상기 채널부 홀(88)들은 트랜치 형태(Trench-Form)를 갖는다. 상기 채널부 홀(88)들의 각각은 그 하부에 차례로 증착된 채널부 트랜치 패드(95) 및 채널부 막(105)을 가지고, 상기 채널부 막(105) 상에 배치되어서 채널부 홀(88)들의 각각을 컨포멀하게 덮는 워드라인 절연막 패턴(113)이 배치된다. 이때에, 상기 채널부 막(105)은 채널부 홀(88)의 하부 형태를 따라서 그 막(105)의 상면으로 이루어진 그루부(Groove; 109)를 갖는데, 상기 채널부 막(105)은 그 막(105)의 상면의 서로 마주보는 측면들(106, 107)을 접촉시켜서 그루브(109) 없이 채널부 트랜치 패드(95) 상에 배치될 수 있다. 상기 채널부 막(105)은 채널부 홀(88)의 측벽을 통해서 소정 폭(W)만큼 반도체 기판(50)과 접촉한다. 상기 워드라인 절연막 패턴(113) 및 채널부 트랜치 패드(95)는 실리콘 산화막(SiO2)인 것이 바람직하고, 상기 워드라인 절연막 패턴(113)은 실리콘 나이트라이드 산화막(SiXNYOZ)일 수 있다. 또한, 상기 채널부 막(105)은 에피텍셜 막(Epitaxial Layer)이고, 상기 채널부 막(105)은 P 타입의 도전형을 갖는다. 상기 디램 셀 어레이 영역(162)이외의 주변 회로 영역(Peripheral Circuit Region)에서, 상기 채널부 막(105)은 P 또는 N 타입의 도전형을 갖을수 있다. 상기 채널부 막(105)은 디램 셀 어레이 영역(162) 및 주변 회로 영역의 구분없이 도핑이 되지않은 에피텍셜 막일수도 있다. 상기 채널부 막(105)은 워드라인 절연막 패턴(113)의 두께와 동일하거나 또는 워드라인 절연막 패턴(113)의 두께보다 큰 것이 바람직하다. 또한, 상기 채널부 막(105)은 워드라인 절연막 패턴(113)보다 작을 수도 있다.
상기 워드라인 절연막 패턴(113) 상에 제 1 워드라인 패턴(124)들이 위치되는데, 상기 제 1 워드라인 패턴(124)들은 채널부 홀(88)들을 각각 채우고 동시에 활성 영역(65) 상에 서로 이격되도록 평행하게 배치된다. 상기 제 1 워드라인 패턴(124)들과 함께 트랜치 절연막(60) 상에 제 2 워드라인 패턴(128)들이 위치되는데, 상기 제 2 워드라인 패턴(128)들은 각각이 활성 영역(65)에 인접되고 동시에 제 1 워드라인 패턴(124)들 중의 적어도 하나의 반대 편에 평행하도록 배치된다. 상기 제 1 및 제 2 워드라인 패턴들(124, 128)은 각각이 차례로 적층된 워드라인(116) 및 워드라인 캐핑막 패턴(119)을 포함한다. 상기 제 1 워드라인 패턴(124)들의 워드라인(116)들의 각각은 채널부 막(105) 상에 위치되어서 채널부 홀(88)을 채우도록 배치된다. 이때에, 상기 채널부 막(105)은 채널부 홀(88)을 채운 제 1 워드라인 패턴(124)의 하부에서 트랜지스터의 채널 영역(Channel Region)을 이룬다. 상기 워드라인(116)은 차례로 적층된 N 타입의 도전형을 갖는 폴리실리콘 막 및 금속 실리사이드 막이다. 상기 워드라인(116)은 단독으로 N 타입의 도전형을 갖는 폴리실리콘 막일 수도 있다. 상기 폴리 실리콘 막은 반도체 기판(50)과 다른 도전형을 갖는 것이 바람직하다. 상기 디램 셀 어레이 영역(162)이외의 주변 회로 영역(Peripheral Circuit Region)에서, 상기 폴리 실리콘 막은 반도체 기판(50)과 동일한 타입의 도전형을 갖거나 또는 반도체 기판(50)과 다른 타입의 도전형을 갖을 수도 있다. 상기 워드라인 캐핑막 패턴(119)은 워드라인 절연막 패턴(113)과 다른 식각률을 갖는 절연막, 예를 들면, 질화막(Si3N4)인 것이 바람직하다.
상기 제 1 및 제 2 워드라인 패턴들(124, 128)의 측벽에 워드라인 스페이서(132)들이 배치되는데, 상기 제 1 및 제 2 라인 패턴들(124, 128)과 함께 워드라인 스페이서(132)들 아래에 워드라인 절연막 패턴(113)들이 각각 배치되는 것이 바람직하다. 상기 워드라인 스페이서(132)들은 워드라인 캐핑막 패턴(119)과 동일한 식각률을 갖는 절연막인 것이 바람직하다.
상기 제 1 및 제 2 워드라인 패턴들(124, 128) 사이의 반도체 기판(50)의 주 표면 아래에 전극 불순물 영역(145)들이 각각 배치되는데, 상기 전극 불순물 영역(145)들은 각각이 제 1 및 제 2 워드라인 패턴들(124, 128)과 중첩하고, 상기 상기 전극 불순물 영역(145)들은 채널부 홀(88)들과 각각 접촉한다. 상기 전극 불순물 영역(145)들은 반도체 기판(50)과 다른 도전형을 갖는 것이 바람직하다. 상기 전극 불순물 영역(145)들은 각각이 트랜지스터의 소오스 및 드레인 영역들(Source and Drain Regions)을 지칭한다.
상기 제 1 및 제 2 워드라인 패턴들(124, 128) 사이에 각각 배치되고 동시에 상기 제 1 및 제 2 워드라인 패턴들(124, 128)의 상면으로부터 연장되어서 층간절연막(150)으로 한정된 플러그 콘택홀(153)들이 배치된다. 이를 통해서, 상기 플러그 콘택홀(153)들은 반도체 기판(50)의 주 표면을 노출시킨다. 상기 층간절연막(150)은 워드라인 스페이서(132)와 다른 식각률을 갖는 절연막인 것이 바람직하다.
상기 플러그 콘택홀(153)들에 플러그 패턴(159)들이 각각 채워진다. 상기 플러그 패턴(159)들은 상부측이 층간절연막(150)으로 둘러싸여지고 동시에 하부측이 제 1 워드라인 패턴(124)들로 이격되어서 서로 전기적으로 절연된다. 그리고, 상기 플러그 패턴(159)들은 각각이 전극 불순물 영역(145)들과 전기적으로 접속하도록 반도체 기판(50) 상에 배치된다. 상기 플러그 패턴(159)들은 전극 불순물 영역(145)들과 동일한 도전형을 갖는 것이 바람직하다. 상기 채널부 홀(88)들 사이에 위치되어서 반도체 기판(50) 상에 배치된 플러그 패턴(220)은 비트라인 노드(Bit-Line Node)이고, 그 나머지(159)는 각각이 커패시터 노드들(Capacitor Nodes)이다.
결론적으로, 상기 플러그 패턴들(159) 및 전극 불순물 영역(145)들과 함께 채널부 막(105)들은 제 1 및 제 2 워드라인 패턴들(124, 128)과 함께 본 발명의 트랜지스터를 구성한다. 즉, 상기 제 1 및 제 2 워드라인 패턴들(124, 128)은 각각이 트랜지스터의 게이트들(Gates)이고, 상기 채널부 막(105)들은 각각이 트랜지스터의 채널 영역들(Channel Regions)이다. 또한, 상기 전극 불순물 영역(145)들은 각각이 트랜지스터의 소오스 및 드레인 영역들이고, 상기 플러그 패턴(159)들은 각각이 소오스 및 드레인 영역들의 전기 노드들(Electrical Nodes)이다.
이제, 본 발명의 제조 방법은 참조 도면들 및 실시예들을 통해서 설명하기로 한다.
도 3 내지 도 16 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 디램 셀의 트랜지스터의 제조방법을 설명해주는 단면도들이다.
도 1 및 도 3 내지 도 6 을 참조하면, 디램 셀 어레이 영역(162)의 반도체 기판(50)에 활성 영역(65)을 고립시키는 트랜치 절연막(60)을 형성한다. 상기 반도체 기판(50)은 P 타입의 도전형을 갖도록 형성하는 것이 바람직하며, 상기 반도체 기판(50)은 N 타입의 도전형을 갖도록 형성할 수도 있다.
상기 트랜치 절연막(60)을 갖는 반도체 기판 상에 차례로 적층된 패드막(72) 및 반사막(75)과 함께 포토레지스트 막(78)을 형성한다. 상기 반사막(75)은 포토 공정을 통해서 미세한 포토레지스트 패턴들을 정의할 수 있다면 형성하지 않을 수도 있다. 상기 패드막(72)은 트랜치 절연막(60)과 다른 식각률을 갖는 절연막, 예를 들면 실리콘 질화막(Si3N4)으로 형성하는 것이 바람직하다.
상기 포토레지스트 막(78)에 포토 공정을 수행해서 반사막(75) 상에 포토레지스트 패턴(79)들을 형성하고, 상기 포토레지스트 패턴(79)들을 식각 마스크로 사용해서 반사막(75) 및 패드막(72)에 식각 공정을 수행하여 활성 영역(65)의 반도체 기판(50)의 주 표면을 노출시킨다. 상기 식각 공정은 반도체 기판(50) 상에 차례로 적층된 패드막 패턴(73)들 및 반사막 패턴(76)들을 형성한다.
상기 반사막 패턴(76)들 및 패드막 패턴(73)들을 식각 마스크로 사용해서 반도체 기판(50)에 식각 공정을 연이어 수행하여 적어도 두 개의 채널 트랜치(Channel Trench; 80)들을 형성하고, 상기 채널 트랜치(80)들 및 반사막 패턴(76)들과 함께 패드막 패턴(73)들의 측벽에 채널 트랜치 스페이서 막(82)들을 각각 형성한다. 이때에, 상기 채널 트랜치 스페이서 막들은 각각이 채널 트랜치(80)들의 하부를 노출시킨다.상기 채널 트랜치 스페이서 막(82)은 패드막(72)과 동일한 식각률을 갖는 절연막으로 형성하는 것이 바람직하다.
도 1 및 도 7 내지 도 10 을 참조하면, 상기 채널 트랜치 스페이서 막(82)들 및 반사막 패턴(76)들과 함께 패드막 패턴(73)들을 식각 마스크로 사용해서 반도체 기판(50)에 식각 공정을 수행하여 채널부 트랜치(Channel-Portion Trench; 84)들을 형성한다. 상기 채널부 트랜치(84)들은 각각이 상기 채널 트랜치(80)들의 하부로부터 아래를 향해서 연장되도록 형성한다. 그리고, 상기 채널 트랜치 스페이서 막(82)들 및 패드막 패턴(73)들을 산화 저지막으로 사용해서 상기 채널부 트랜치(84)들에 산화 공정을 실시하여 채널부 트랜치 패드 막(90)들을 각각 형성한다. 이때에, 상기 채널 트랜치 스페이서 막(82) 및 채널부 트랜치 패드 막(90)과 함께 반도체 기판(50) 사이의 계면(Interfaces; 80, 86)들이 이루는 곡면이 채널부 홀(Channel-Portion Holes; 88)을 형성한다. 상기 채널부 트랜치 패드 막(90)은 실리콘 산화막(SiO2)으로 형성하는 것이 바람직하다.
상기 채널부 트랜치 패드 막(90) 및 채널 트랜치 스페이서 막(82)에 식각 공정을 연이어 수행해서 채널부 홀(88)들의 각각의 상부 및 하부에 채널 트랜치 스페이서(83) 및 채널부 트랜치 패드(95)를 형성한다. 상기 채널부 트랜치 패드(95) 및 채널 트랜치 스페이서(83)는 그들 사이로 채널부 홀(88)들 각각의 측벽을 따라서 소정 폭(W)을 갖는 반도체 기판(50)을 노출시키도록 형성한다. 상기 식각 공정은 채널 트랜치 스페이서 막(82) 및 채널부 트랜치 패드 막(90)을 동시에 부분 식각할 수 있는 에천트(Etchant)를 사용해서 실시하는 것이 바람직하다. 또한, 상기 식각 공정은 채널 트랜치 스페이서 막(82) 및 채널부 트랜치 패드 막(90)을 차례대로 부분 식각할 수 있는 에천트들(Etchants)을 사용해서 실시할 수도 있다. 상기 식각 공정은 습식 식각으로 실시하는 것이 바람직하고, 상기 식각 공정은 건식 식각으로 실시할 수도 있다.
상기 채널 트랜치 스페이서(83) 및 채널부 트랜치 패드(95)를 성장 저지막으로 사용해서 채널부 홀(88)을 통해서 노출된 반도체 기판(50) 상에 에피텍셜 공정(Epitaxial Process)을 수행하여 채널부 막(Channel-Portion Layer; 105)을 형성한다. 상기 채널부 막(105)은 채널부 트랜치 패드(95) 상에 위치해서 노출된 반도체 기판(50)의 소정 폭만큼 채널부 홀(88)의 하부를 채우도록 형성한다. 상기 채널부 막(105)은 채널부 홀(88)의 형태를 따라서 그 막(105)의 상면으로 이루어진 그루브(Groove; 109)를 갖는데, 상기 채널부 막(105)의 그루브(109)는 그 막(105)의 서로 마주보는 측면들(106, 107)이 접촉하도록 형성해서 제거할 수 있다. 더불어서, 상기 채널부 막(105)은 P 타입의 도전형을 갖는 에피텍셜 막(Epitaxial Layer)으로 형성한다. 상기 디램 셀 어레이 영역(162)이외의 주변 회로 영역(Peripheral Circuit Region)에서, 상기 채널부 막(105)은 P 또는 N 타입의 도전형을 갖는 에피텍셜 막으로 형성할 수 있다. 상기 채널부 막(105)은 디램 셀 어레이 영역(162) 및 주변 회로 영역의 구분없이 도핑이 되지않은 에피텍셜 막으로 형성할 수도 있다.
도 1 및 도 11 내지 도 14 를 참조하면, 상기 채널부 막(105)을 식각 저지막으로 해서 반도체 기판(50)으로부터 반사막 패턴(76)들 및 패드막 패턴(73)들과 함께 채널 트랜치 스페이서(83)들을 제거한다. 따라서, 상기 채널부 홀(88)들의 각각은 그 하부에 차례로 적층된 채널부 트랜치 패드(95) 및 채널부 막(105)을 갖는다. 상기 채널부 막(105)은 트랜지스터의 채널 영역(Channel Region)을 형성한다.
계속해서, 상기 채널부 막(105)을 갖는 반도체 기판 상에 워드라인 절연막(112) 및 워드라인 막(115)과 함께 워드라인 캐핑막(118)을 차례로 적층한다. 상기 워드라인 캐핑막(118)은 도 10 의 채널 트랜치 스페이서(83)와 동일한 식각률을 갖는 절연막으로 형성한다. 상기 워드라인 막(112)은 차례로 적층된 N 타입의 도전형을 갖는 폴리실리콘막 및 금속 실리사이드막으로 형성하거나 또는 단독으로 N 타입의 도전형을 갖는 폴리실리콘막으로 형성할 수 있다. 상기 워드라인 막(115)은 디램 셀 어레이 영역(162)이외의 주변회로 영역인 경우 N 또는 P 타입의 도전형을 갖는 폴리실리콘막을 사용할수도 있다. 상기 워드라인 절연막(112)은 채널부 막(105) 상에 위치해서 채널부 홀(88)을 컨포멀하게 덮도록 형성한다. 상기 워드라인 절연막(112)은 도 8 의 채널부 트랜치 패드 막(90)과 동일한 식각률을 갖는 절연막으로 형성하거나 또는 실리콘 나이트라이드 산화막(SiXNYOZ)으로 형성하는 것이 바람직하다. 상기 채널부 막(105)은 워드라인 절연막(112)의 두께와 동일하게 형성하거나 또는 워드라인 절연막(112)의 두께보다 크게 형성하는 것이 바람직하다. 또한, 상기 채널부 막(105)은 워드라인 절연막(112)보다 작은 두께로 형성할 수도 있다.
상기 워드라인 절연막(112)을 식각 저지막으로 사용해서 워드라인 캐핑막(118) 및 워드라인 막(115)에 포토 및 식각 공정들을 차례로 실시한다. 상기 포토 및 식각 공정들은 워드라인 절연막(112) 상에 제 1 및 제 2 워드라인 패턴들(124, 128)을 형성한다. 상기 제 1 및 제 2 워드라인 패턴들(124, 128)은 각각이 차례로 적층된 워드라인(116) 및 워드라인 캐핑막 패턴(119)으로 형성한다. 이때에, 상기 제 1 워드라인 패턴(124)들은 활성 영역(65) 상에 서로 이격되게 배치해서 그 패턴(124)들의 워드라인(116)들이 채널부 홀(88)들을 각각 채우도록 형성한다. 그리고, 상기 제 2 워드라인 패턴(128)들은 제 1 워드라인 패턴(124)들 중의 적어도 하나의 반대편에 평행하게 배치되도록 트랜치 절연막(60) 상에 형성한다. 상기 제 1 및 제 2 워드라인 패턴들(124, 128)은 각각이 트랜지스터의 게이트들(Gates)의 역할을 수행한다.
상기 제 1 및 제 2 워드라인 패턴들(124, 128)의 측벽에 워드라인 스페이서(132)들을 각각 형성한다. 상기 워드라인 스페이서(132)들은 그들 사이에 반도체 기판(50)이 노출되도록 형성하는데, 이를 통해서 상기 제 1 및 제 2 워드라인 패턴들(124, 128)과 함께 워드라인 스페이서(132)들 아래에 워드라인 절연막 패턴(113)들을 각각 형성한다. 상기 워드라인 스페이서(132)은 워드라인 캐핑막 패턴(119)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다.
상기 제 1 및 제 2 워드라인 패턴들(124, 128)과 함께 워드라인 스페이서(132)들을 마스크로 사용해서 반도체 기판(50)에 이온 주입 공정(140)을 실시하여 전극 불순물 영역(145)들을 형성한다. 상기 전극 불순물 영역(145)들은 제 1 및 제 2 워드라인 패턴들(124, 128)과 각각 중첩하도록 형성한다. 또한, 상기 전극 불순물 영역(145)들은 반도체 기판(50)과 다른 도전형을 갖도록 형성하는 것이 바람직하다. 상기 전극 불순물 영역(145)들은 각각이 트랜지스터의 소오스 및 드레인 영역들(Source And Drain Regions)을 한정한다.
도 1, 도 15 및 도 16 을 참조하면, 상기 전극 불순물 영역(145)들을 갖는 반도체 기판 상에 층간절연막(150)을 형성하는데, 상기 층간절연막(150)은 제 1 및 제 2 워드라인 패턴들(124, 128)을 충분하게 덮도록 형성한다. 상기 층간절연막(150)은 워드라인 스페이서(132)와 다른 식각률을 갖는 절연막으로 형성한다.
상기 워드라인 캐핑막 패턴(119)들 및 워드라인 스페이서(132)들을 식각 저지막으로 사용해서 층간절연막(150)에 식각 공정을 실시하여 플러그 콘택홀(153)들을 형성한다. 상기 플러그 콘택홀(153)들은 층간절연막(150)을 관통해서 제 1 및 제 2 워드라인 패턴들(124, 128) 사이에 형성하고, 상기 플러그 콘택홀(153)들은 상부측이 하부측의 직경보다 크도록 형성하는 것이 바람직하다.
상기 플러그 콘택홀(153)들을 플러그 패턴(159)들로 각각 채우는데, 상기 플러그 패턴(159)들은 전극 불순물 영역(145)들과 동일한 도전형을 갖도록 형성한다. 이때에, 상기 플러그 패턴(159)들은 각각이 전극 불순물 영역(145)들과 전기적으로 접속한다.
상기 플러그 패턴(159)들은 커패시터 및 비트라인 노드들(Capacitor And Bit-Line Nodes)로 구분할 수 있는데, 상기 커패시터 및 비트라인 노드들의 구조는 다음과 같다. 즉, 상기 비트라인 노드는 제 1 워드라인 패턴(124)들 사이의 플러그 콘택홀(153)을 채운 플러그 패턴(159)이고, 상기 커패시터 노드들은 각각이 제 1 및 제 2 워드라인 패턴들(124, 128) 사이의 플러그 콘택홀(153)들을 채운 플러그 패턴(159)들이다. 상기 플러그 패턴(159)들은 각각이 소오스 및 드레인 영역들의 전기적 노드를 형성한다.
결론적으로, 본 발명의 디램(Dynamic RAM)은 채널부 홀(88)의 측부 및 채널부 막(105)을 채널 영역(Channel Region)으로 사용해서 트랜지스터를 구동시키는데, 이는 채널부 홀(88)을 한정하는 반도체 기판(50)을 따라서 형성된 채널 영역을 사용할 때에 비해서 전극 불순물 영역(145)들 사이의 펀치쓰루(Punchthrough)를 보다 확실히 방지할 수 있게 한다. 왜냐하면, 상기 트랜지스터는 채널부 막(105)을 통해서 전극 불순물 영역(145)들을 전기적으로 연결하는 동안 채널부 막(105) 및 채널부 트랜치 패드(95)에 기인된 전압 강하로 채널부 홀(88)의 하부의 반도체 기판(50)을 반전(Inversion)시키기 어렵기 때문이다.
더불어서, 상기 디램은 전극 불순물 영역(145)들 사이의 펀치쓰루를 채널부 홀(88) 및 채널부 막(105)을 사용해서 물리적으로 방지하기 때문에 활성 영역(65)의 반도체 기판(50)에 이온 주입 공정의 횟수를 줄일 수 있게 한다. 상기 이온 주입 공정은 전극 불순물 영역(145)들 사이의 펀치쓰루를 불순물 이온들을 사용해서 전기적으로 방지하려고 실시하는데, 상기 이온 주입 공정을 실시하는 횟수의 감소는 채널부 홀(88) 주위의 반도체 기판(50)의 불순물 이온들의 농도를 낮춘다. 이를 통해서, 상기 반도체 기판(50) 및 전극 불순물 영역(145)들은 그들 사이의 정션(Junction)에 빌트 인 포텐셜(Built-In Potential)을 낮추어서 디램 셀 어레이 영역(162)의 리퓨레쉬(Refresh) 특성을 향상시킨다.
상술한 바와 같이, 본 발명은 채널부 홀 내 채널부 막을 구비해서 트랜지스터의 소오스 및 드레인 영역들 사이의 펀치쓰루를 확실하게 방지할 수 있는 방안을 제시해 준다. 이를 통해서, 상기 채널부 막을 갖는 반도체 장치 및 디램 셀은 트랜지스터와 함께 리퓨레쉬 특성을 최적화해서 사용자의 욕구를 충족시킬 수 있게 한다.
도 1 은 본 발명에 따른 디램 셀의 트랜지스터의 배치도.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 디램 셀의 트랜지스터의 단면도.
도 3 내지 도 16 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 디램 셀의 트랜지스터의 제조방법을 설명하는 단면도들.
Claims (48)
- 반도체 기판에 배치된 채널부 홀;상기 채널부 홀의 하부에 차례로 증착된 채널부 트랜치 패드 및 채널부 막;상기 채널부 막 상에 차례로 적층되어서 상기 채널부 홀을 채우고 동시에 상기 반도체 기판 상에 배치된 워드라인 절연막 패턴 및 워드라인 패턴을 포함하되,상기 채널부 막은 상기 채널부 홀의 측벽의 일부분을 통해서 상기 반도체 기판과 접촉하고 아울러서 상기 채널부 홀을 채운 상기 워드라인 패턴의 하부에서 채널 영역을 이루는 것이 특징인 반도체 장치의 트랜지스터.
- 제 1 항에 있어서,상기 채널부 막은 에피텍셜 막(Epitaxial Layer)인 것이 특징인 반도체 장치의 트랜지스터.
- 제 1 항에 있어서,상기 워드라인 절연막 패턴 및 상기 채널부 트랜치 패드는 실리콘 산화막(Si02)인 것이 특징인 반도체 장치의 트랜지스터.
- 제 1 항에 있어서,상기 워드라인 절연막 패턴은 실리콘 나이트라이드 산화막(SiXNY0Z)인 것이 특징인 반도체 장치의 트랜지스터.
- 제 1 항에 있어서,상기 워드라인 패턴의 측벽들에 각각 배치된 워드라인 스페이서들;상기 워드라인 패턴의 양 측부들에 각각 배치되고 동시에 상기 워드라인 패턴의 상면으로부터 연장되어서 층간절연막으로 각각 한정되는 플러그 콘택홀들;상기 플러그 콘택홀들을 각각 채우는 플러그 패턴들을 더 포함하되,상기 워드라인 패턴은 차례로 적층된 워드라인 및 워드라인 캐핑막 패턴이고, 상기 워드라인은 상기 채널부 막의 상부에 위치되어서 상기 채널부 홀을 채우는 것이 특징인 반도체 장치의 트랜지스터.
- 제 5 항에 있어서,상기 층간절연막은 상기 워드라인 스페이서와 다른 식각률을 갖는 절연막인 것이 특징인 반도체 장치의 트랜지스터.
- 제 5 항에 있어서,상기 워드라인 캐핑막 패턴은 상기 워드라인 스페이서와 동일한 식각률을 갖는 절연막인 것이 특징인 반도체 장치의 트랜지스터
- 제 5 항에 있어서,상기 플러그 패턴들과 전기적으로 각각 접속되도록 반도체 기판의 주 표면 아래에 배치된 전극 불순물 영역들을 더 포함하되,상기 전극 불순물 영역들은 상기 워드라인 패턴의 끝단들과 각각 중첩하고 동시에 상기 채널부 홀과 접촉하는 것이 특징인 반도체 장치의 트랜지스터.
- 제 8 항에 있어서,상기 전극 불순물 영역은 상기 플러그 패턴과 동일한 도전형을 갖는 것이 특징인 반도체 장치의 트랜지스터.
- 제 8 항에 있어서,상기 전극 불순물 영역은 상기 반도체 기판과 다른 도전형을 갖는 것이 특징인 반도체 장치의 트랜지스터.
- 트랜치 절연막으로 고립시킨 활성 영역;상기 활성 영역의 반도체 기판의 주 표면으로부터 아래를 향해서 연장된 적어도 두 개의 채널부 홀들;상기 채널부 홀들의 각각의 하부에 차례로 증착된 채널부 트랜치 패드 및 채널부 막;상기 채널부 막 상에 배치되어서 상기 채널부 홀들의 각각을 컨포멀하게 덮는 워드라인 절연막 패턴;상기 워드라인 절연막 패턴 상에 위치되되, 그 각각은 상기 채널부 홀을 채우고 동시에 상기 활성 영역 상에 서로 이격되도록 평행하게 배치된 제 1 워드라인 패턴들;상기 제 1 워드라인 패턴들과 함께 상기 트랜치 절연막 상에 위치되되, 그 각각은 상기 활성 영역에 인접되고 동시에 상기 제 1 워드라인 패턴들 중의 적어도 하나의 반대 편에 평행하도록 배치된 제 2 워드라인 패턴들을 포함하되,상기 채널부 막은 상기 채널부 홀의 측벽을 통해서 상기 반도체 기판과 접촉하고 아울러서 상기 채널부 홀을 채운 상기 제 1 워드라인 패턴의 하부에서 채널 영역을 이루는 것이 특징인 디램 셀의 트랜지스터.
- 제 11 항에 있어서,상기 채널부 막은 에피텍셜 막(Epitaxial Layer)인 것이 특징인 디램 셀의 트랜지스터.
- 제 11 항에 있어서,상기 워드라인 절연막 패턴 및 상기 채널부 트랜치 패드는 실리콘 산화막(Si02)인 것이 특징인 디램 셀의 트랜지스터.
- 제 11 항에 있어서,상기 워드라인 절연막 패턴은 실리콘 나이트라이드 산화막(SiXNY0Z)인 것이 특징인 디램 셀의 트랜지스터.
- 제 11 항에 있어서,상기 제 1 및 제 2 워드라인 패턴들의 측벽에 각각 배치된 워드라인 스페이서들;상기 제 1 및 제 2 워드라인 패턴들 사이에 각각 배치되고 동시에 상기 제 1 및 제 2 워드라인 패턴들의 상면으로부터 연장되어서 층간절연막으로 각각 한정되는 플러그 콘택홀들;상기 플러그 콘택홀들을 각각 채우는 플러그 패턴들을 더 포함하되,상기 제 1 및 제 2 워드라인 패턴들은 각각이 차례로 적층된 워드라인 및 워드라인 캐핑막 패턴이고, 상기 제 1 워드라인 패턴의 워드라인은 상기 채널부 막의 상부에 위치되어서 상기 채널부 홀을 채우는 것이 특징인 디램 셀의 트랜지스터.
- 제 15 항에 있어서,상기 층간절연막은 상기 워드라인 스페이서와 다른 식각률을 갖는 절연막인 것이 특징인 디램 셀의 트랜지스터.
- 제 15 항에 있어서,상기 워드라인 캐핑막 패턴은 상기 워드라인 스페이서와 동일한 식각률을 갖는 절연막인 것이 특징인 디램 셀의 트랜지스터.
- 제 15 항에 있어서,상기 플러그 패턴들과 전기적으로 각각 접속되도록 반도체 기판의 주 표면 아래에 배치된 전극 불순물 영역들을 더 포함하되,상기 전극 불순물 영역들은 각각이 상기 제 1 및 제 2 워드라인 패턴들의 끝단과 중첩해서 상기 채널부 홀들과 접촉하는 것이 특징인 디램 셀의 트랜지스터.
- 제 18 항에 있어서,상기 전극 불순물 영역은 상기 플러그 패턴과 동일한 도전형을 갖는 것이 특징인 디램 셀의 트랜지스터.
- 제 18 항에 있어서,상기 전극 불순물 영역은 상기 반도체 기판과 다른 도전형을 갖는 것이 특징인 디램 셀의 트랜지스터.
- 반도체 기판 상을 노출시키는 패드막 패턴들을 형성하고,상기 패드막 패턴들 사이에 위치해서 상기 반도체 기판의 주 표면으로부터 아래를 향하여 연장된 채널부 홀을 형성하되, 상기 채널부 홀은 그 측벽의 하부 및 상부가 채널부 트랜치 패드 막 및 채널 트랜치 스페이서 막으로 차례로 덮이도록 형성하고,상기 채널 트랜치 스페이서 막 및 상기 채널부 트랜치 패드 막에 식각 공정을 수행해서 상기 채널부 홀의 측벽의 하부 및 상부에 채널부 트랜치 패드 및 채널 트랜치 스페이서를 각각 형성하되, 상기 식각 공정은 상기 채널 트랜치 스페이서 및 상기 채널부 트랜치 패드 사이의 상기 채널부 홀의 측벽을 따라서 소정 폭의 반도체 기판이 노출되도록 형성하고상기 채널 트랜치 스페이서 및 상기 채널부 트랜치 패드를 갖는 반도체 기판 상에 에피텍셜 공정(Epitaxial Process)을 수행해서 채널부 막을 형성하되, 상기 채널부 막은 상기 채널부 트랜치 패드 상에 위치해서 노출된 상기 반도체 기판의 소정 폭만큼 상기 채널부 홀의 하부를 채우도록 형성하고,상기 채널부 막을 식각 저지막으로 사용해서 상기 반도체 기판으로부터 패드막 패턴들 및 상기 채널 트랜치 스페이서를 제거하고,상기 채널부 막 상에 위치해서 상기 채널부 홀을 채우고 동시에 상기 반도체 기판의 상기 주 표면 상에 차례로 적층된 워드라인 절연막 패턴 및 워드라인 패턴을 형성하는 것을 포함하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 21 항에 있어서,상기 식각 공정은 상기 채널 트랜치 스페이서 막 및 상기 채널부 트랜치 패드 막을 동시에 부분 식각할 수 있는 에천트(Echant)를 사용해서 실시하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 21 항에 있어서,상기 식각 공정은 상기 채널 트랜치 스페이서 막 및 상기 채널부 트랜치 패드 막을 차례대로 부분 식각할 수 있는 에천트들(Echants)을 사용해서 실시하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 21 항에 있어서,상기 패드막 패턴 및 상기 채널 트랜치 스페이서 막은 실리콘 나이트라이드 막(Si3N4)으로 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 21 항에 있어서,상기 채널부 트랜치 패드 막 및 상기 워드라인 절연막 패턴은 실리콘 산화막(SiO2)으로 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 21 항에 있어서,상기 워드라인 절연막 패턴은 실리콘 나이트라이드 산화막(SiXNYOZ)으로 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 21 항에 있어서,상기 채널부 막은 에피텍셜 막(Epitaxial Layer)으로 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 21 항에 있어서,상기 채널부 홀을 형성하는 것은,상기 패드막 패턴들을 식각 마스크로 사용해서 상기 반도체 기판에 식각 공정을 실시하여 채널 트랜치를 형성하고,상기 채널 트랜치의 측벽에 채널 트랜치 스페이서 막을 형성하고,상기 채널 트랜치 스페이서 막 및 상기 패드막 패턴들을 식각 마스크로 사용해서 상기 반도체 기판에 식각 공정을 연이어 실시하여 상기 채널 트랜치의 하부로부터 아래로 향해서 연장된 채널부 트랜치를 형성하고,상기 채널 트랜치 스페이서 막 및 상기 패드막 패턴들을 산화 저지막으로 사용해서 상기 채널부 트랜치에 산화 공정을 실시하여 채널부 트랜치 패드 막을 형성하는 것을 포함하되,상기 채널부 홀은 상기 채널부 트랜치 패드 막 및 상기 반도체 기판 사이의 계면이 상기 채널 트랜치 스페이서 막 및 상기 반도체 기판 사이의 계면과 이루는 곡면으로 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 21 항에 있어서,상기 워드라인 패턴의 측벽들에 워드라인 스페이서들을 각각 형성하고,상기 워드라인 패턴의 양 측부들에 플러그 콘택홀들을 각각 형성하되, 상기 플러그 콘택홀들의 각각은 상기 워드라인 패턴의 상면으로부터 연장되어서 층간절연막으로 고립되도록 형성하고,상기 플러그 콘택홀들을 채우는 플러그 패턴들을 각각 형성하는 것을 더 포함하되,상기 워드라인 패턴은 차례로 적층된 워드라인 및 워드라인 캐핑막 패턴으로 형성하고, 상기 워드라인은 상기 채널부 막의 상부에 위치되어서 상기 채널부 홀을 채우도록 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 29 항에 있어서,상기 층간절연막은 상기 워드라인 스페이서와 다른 식각률을 갖는 절연막으로 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 29 항에 있어서,상기 워드라인 캐핑막 패턴은 상기 워드라인 스페이서와 동일한 식각률을 갖는 절연막으로 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 29 항에 있어서,상기 플러그 패턴들과 전기적으로 각각 접속되도록 반도체 기판의 주 표면 아래에 전극 불순물 영역들을 형성하는 것을 더 포함하되,상기 전극 불순물 영역들은 각각이 상기 워드라인 패턴의 끝단들과 중첩하고 동시에 상기 채널부 홀과 접촉하도록 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 32 항에 있어서,상기 전극 불순물 영역은 상기 플러그 패턴과 동일한 도전형을 갖도록 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 제 32 항에 있어서,상기 전극 불순물 영역은 상기 반도체 기판과 다른 도전형을 갖도록 형성하는 것이 특징인 반도체 장치의 트랜지스터의 제조방법.
- 트랜치 절연막으로 고립시킨 활성 영역을 형성하고,상기 활성 영역의 반도체 기판 상을 노출시키는 패드막 패턴들을 형성하고,상기 패드막 패턴들 사이에 위치해서 상기 반도체 기판의 주 표면으로부터 아래를 향하여 연장된 적어도 두 개의 채널부 홀들을 형성하되, 상기 채널부 홀들의 각각은 그 측벽의 하부 및 상부가 채널부 트랜치 패드 막 및 채널 트랜치 스페이서 막으로 차례로 덮이도록 형성하고,상기 채널 트랜치 스페이서 막 및 상기 채널부 트랜치 패드 막에 식각 공정을 수행해서 상기 채널부 홀들의 각각의 측벽의 하부 및 상부에 채널부 트랜치 패드 및 채널 트랜치 스페이서를 각각 형성하되, 상기 식각 공정은 상기 채널 트랜치 스페이서 및 상기 채널부 트랜치 패드 사이의 상기 채널부 홀들의 각각의 측벽을 따라서 소정 폭의 반도체 기판이 노출되도록 형성하고상기 채널 트랜치 스페이서들 및 상기 채널부 트랜치 패드들을 갖는 반도체 기판 상에 에피텍셜 공정(Epitaxial Process)을 수행해서 채널부 막들을 형성하되, 상기 채널부 막들은 각각이 상기 채널부 트랜치 패드들 상에 위치해서 노출된 상기 반도체 기판의 소정 폭만큼 상기 채널부 홀들의 하부를 채우도록 형성하고,상기 채널부 막들을 식각 저지막으로 사용해서 상기 반도체 기판으로부터 패드막 패턴들 및 상기 채널 트랜치 스페이서들을 제거하고,상기 활성 영역 및 상기 트랜치 절연막 상에 제 1 및 제 2 워드라인 패턴들을 각각 형성하되, 상기 제 2 워드라인 패턴들은 상기 제 1 워드라인 패턴들 중의 적어도 하나의 반대편에 배치하고 동시에 상기 제 1 워드라인 패턴들은 각각이 상기 채널부 막들 상에 위치해서 상기 채널부 홀들을 채우도록 형성하는 것을 포함하되,상기 제 1 워드라인 패턴들은 상기 활성 영역의 상기 반도체 기판의 상기 주 표면 상에 서로 이격되도록 평행하게 배치하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 35 항에 있어서,상기 식각 공정은 상기 채널 트랜치 스페이서 막 및 상기 채널부 트랜치 패드 막을 동시에 부분 식각할 수 있는 에천트(Echant)를 사용해서 실시하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 35 항에 있어서,상기 식각 공정은 상기 채널 트랜치 스페이서 막 및 상기 채널부 트랜치 패드 막을 차례대로 부분 식각할 수 있는 에천트들(Echants)을 사용해서 실시하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 35 항에 있어서,상기 패드막 패턴 및 상기 채널 트랜치 스페이서 막은 실리콘 나이트라이드 막(Si3N4)으로 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 35 항에 있어서,상기 채널부 트랜치 패드 막 및 상기 워드라인 절연막 패턴은 실리콘 산화막(SiO2)으로 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 35 항에 있어서,상기 워드라인 절연막 패턴은 실리콘 나이트라이드 산화막(SiXNYOZ)으로 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 35 항에 있어서,상기 채널부 막은 에피텍셜 막(Epitaxial Layer)으로 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 35 항에 있어서,상기 채널부 홀들을 형성하는 것은,상기 패드막 패턴들을 식각 마스크로 사용해서 상기 반도체 기판에 식각 공정을 실시하여 적어도 두 개의 채널 트랜치들을 형성하고,상기 채널 트랜치들의 측벽에 채널 트랜치 스페이서 막들을 각각 형성하고,상기 채널 트랜치 스페이서 막들 및 상기 패드막 패턴들을 식각 마스크로 사용해서 상기 반도체 기판에 식각 공정을 연이어 실시하여 상기 채널 트랜치들의 하부로부터 아래로 향해서 연장된 채널부 트랜치들을 각각 형성하고,상기 채널 트랜치 스페이서 막들 및 상기 패드막 패턴들을 산화 저지막으로 사용해서 상기 채널부 트랜치들에 산화 공정을 실시하여 채널부 트랜치 패드 막들을 각각 형성하는 것을 포함하되,상기 채널부 홀들의 각각은 상기 채널부 트랜치 패드 막 및 상기 반도체 기판 사이의 계면이 상기 채널 트랜치 스페이서 막 및 상기 반도체 기판 사이의 계면과 이루는 곡면으로 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 35 항에 있어서,상기 제 1 및 제 2 워드라인 패턴들의 측벽에 워드라인 스페이서들을 각각 형성하고,상기 제 1 및 제 2 워드라인 패턴들 사이에 플러그 콘택홀들을 각각 형성하되, 상기 플러그 콘택홀들은 각각이 상기 제 1 및 제 2 워드라인 패턴의 상면으로부터 연장되어서 층간절연막으로 고립되도록 형성하고,상기 플러그 콘택홀들을 채우는 플러그 패턴들을 각각 형성하는 것을 더 포함하되,상기 제 1 및 제 2 워드라인 패턴들은 각각이 차례로 적층된 워드라인 및 워드라인 캐핑막 패턴으로 형성하고, 상기 제 1 워드라인 패턴의 워드라인은 상기 채널부 막의 상부에 위치되어서 상기 채널부 홀을 채우는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 43 항에 있어서,상기 층간절연막은 상기 워드라인 스페이서와 다른 식각률을 갖는 절연막으로 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 43 항에 있어서,상기 워드라인 캐핑막 패턴은 상기 워드라인 스페이서와 동일한 식각률을 갖는 절연막으로 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 43 항에 있어서,상기 플러그 패턴들과 전기적으로 각각 접속되도록 반도체 기판의 주 표면 아래에 전극 불순물 영역들을 형성하는 것을 더 포함하되,상기 전극 불순물 영역들은 각각이 상기 제 1 및 제 2 워드라인 패턴들의 끝단과 중첩해서 상기 채널부 홀들과 접촉하도록 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 46 항에 있어서,상기 전극 불순물 영역은 상기 플러그 패턴과 동일한 도전형을 갖도록 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
- 제 46 항에 있어서,상기 전극 불순물 영역은 상기 반도체 기판과 다른 도전형을 갖도록 형성하는 것이 특징인 디램 셀의 트랜지스터의 제조방법.
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