KR100593443B1 - 트랜지스터들 및 그 제조방법들 - Google Patents

트랜지스터들 및 그 제조방법들 Download PDF

Info

Publication number
KR100593443B1
KR100593443B1 KR1020040009122A KR20040009122A KR100593443B1 KR 100593443 B1 KR100593443 B1 KR 100593443B1 KR 1020040009122 A KR1020040009122 A KR 1020040009122A KR 20040009122 A KR20040009122 A KR 20040009122A KR 100593443 B1 KR100593443 B1 KR 100593443B1
Authority
KR
South Korea
Prior art keywords
line
semiconductor substrate
channel
patterns
pattern
Prior art date
Application number
KR1020040009122A
Other languages
English (en)
Other versions
KR20050080940A (ko
Inventor
김동현
송두헌
이상현
서형원
원대중
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040009122A priority Critical patent/KR100593443B1/ko
Priority to US11/051,834 priority patent/US20050173744A1/en
Publication of KR20050080940A publication Critical patent/KR20050080940A/ko
Priority to US11/452,867 priority patent/US7534708B2/en
Application granted granted Critical
Publication of KR100593443B1 publication Critical patent/KR100593443B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Abstract

본 발명은 트랜지스터들 및 그 제조방법들을 제공한다. 이 트랜지스터들 및 그 제조방법들은 반도체 장치의 구동 동안 트랜지스터의 전류 특성을 배가시키는 방안을 제시해준다. 이를 위해서, 상기 트랜지스터들 및 그 제조방법들은 반도체 기판에 트랜치 절연막으로 고립시킨 활성 영역을 포함한다. 상기 활성 영역 아래의 반도체 기판에 채널부 홀이 위치되도록 형성한다. 상기 채널부 홀을 채우고 동시에 활성 영역 상에 배치된 라인 패턴을 형성한다. 그리고, 상기 라인 패턴 아래에 위치되도록 반도체 기판에 채널 영역이 배치된다. 상기 채널 영역은 반도체 기판의 주 표면으로부터 이격되도록 배치되어서 채널부 홀의 하부를 감싼다. 이를 통해서, 상기 트랜지스터를 갖는 반도체 장치는 전류 구동 능력이 향상된 트랜지스터를 구비해서 사용자의 욕구에 대응할 수 있게 해준다.
채널부 홀, 라인 패턴, 채널 영역, 트랜지스터.

Description

트랜지스터들 및 그 제조방법들{Transistors And Fabrication Methods Thereof}
도 1 은 본 발명에 따른 트랜지스터의 배치도.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 트랜지스터의 단면도.
도 3 내지 도 15 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 트랜지스터의 제조방법을 설명하는 단면도들.
본 발명은 반도체 장치의 개별 소자들 및 그 제조방법들에 관한 것으로서, 상세하게는 트랜지스터들 및 그 제조방법들을 제공한다.
일반적으로, 상기 반도체 장치는 사용자가 입력한 데이타를 그 장치 내의 원하는 장소에 위치시키기 위해서 개별 소자들을 구비한다. 상기 개별 소자들은 데이타를 저장하는 커패시터 및 그 데이타를 라인(Line)을 통해서 커패시터에 전송해주는 트랜지스터 등이 있다.
상기 트랜지스터는 반도체 기판 상에 배치된 게이트 패턴 및 그 패턴에 중첩하도록 반도체 기판에 형성된 소오스/ 드레인 영역들과 함께 게이트 패턴 아래의 반도체 기판에 위치되어서 사용자의 데이타를 전송해주는 채널 영역을 포함한다. 상기 채널 영역은 반도체 장치의 구동 동안 트랜지스터 및 소오스/ 드레인 영역들에 전압들이 각각 인가되면 그 영역의 도전형을 반전시켜서 소오스 영역으로부터 드레인 영역으로 또는 그 반대로 데이타를 전송하는 루트(Route) 역할을 한다.
그러나, 상기 채널 영역은 반도체 장치의 디자인 룰이 축소됨에 따라서 게이트 패턴과 함께 반도체 기판에 작은 면적을 갖게 된다. 이를 해소하기 위해서, 상기 트랜지스터는 데이타 전송 루트의 길이를 디자인 룰 축소 이전과 동일하게 유지시키려고 반도체 기판에 배치된 트랜치를 채운 게이트 패턴이 구비된다. 상기 트랜치를 채운 게이트 패턴은 트랜치를 한정하는 반도체 기판을 따라서 데이타 전송 루트를 제공한다. 상기 데이타 전송 루트에 배치된 채널 영역은 적어도 한 번의 이온 주입 공정을 통해서 형성하는데, 상기 이온 주입 공정은 반도체 제조 공정의 단순화를 꾀하기 위해서 트랜치를 형성하기 전 반도체 기판의 전면에 실시된다. 이후로, 상기 트랜치는 채널 영역과 전기적으로 접속되도록 배치된다. 이는 트랜지스터가 구동하는 동안 트랜치 및 트랜치 주위의 반도체 기판에 형성된 채널 영역을 모두 전기적으로 바라보기 때문에 바디 효과(Body Effect)가 커져서 전류 구동 능력을 저하시킨다. 상기 트랜치를 갖는 트랜지스터는 전류 구동 능력을 저하시키는 요인을 제거하는 것이 필요되어 진다.
한편, " T 자형 게이트의 얇게 도핑된 드레인 반도체 장치를 형성하는 방법(Method Of Forming A T-Gate Lightly-Doped Drain Semiconductor Device)" 이 미국특허공보 제 5,817,558 호(U.S PATENT No. 5,817,558)에 샤이 린 후(Shye Lin Wu) 등에 의해 개시된 바 있다.
상기 미국특허공보 제 5,817,558 호에 따르면, 이 방법은 반도체 기판에 패드 옥사이드 막을 형성하는 것을 포함한다. 상기 반도체 기판에 불순물 이온들을 주입해서 패드 옥사이드 막 주변에 옅게 도핑된 층(Lightly-Doped Layer)을 형성하고, 상기 패드 옥사이드 막 상에 제 1 절연막을 형성한다. 상기 제 1 절연막에 개구부(Aperture)를 하고, 상기 개구부의 측벽에 측벽 스패이서를 형성한다.
상기 방법은 제 1 절연막 및 측벽 스페이서들을 식각 마스크로 사용해서 반도체 기판에 식각 공정을 수행하여 그 기판에 그루부(Groove)를 형성하는 것을 포함한다. 이때에, 상기 측벽 스페이서도 동시에 제거한다. 상기 그루브 및 그 주변에 게이트 옥사이드 막을 형성하고, 상기 개구부 및 그루브를 채우는 게이트 물질막을 상기 제 1 절연막 상에 형성한다.
또한, 상기 방법은 게이트 물질막에 부분적인 식각 공정을 수행해서 개구부 및 그루브에 T 자형의 게이트를 형성하는 것을 포함한다. 계속해서, 상기 제 1 절연막을 제거한다. 상기 T 자형 게이트의 양 측부에 배치되도록 옅게 도핑된 층에 짙게 도핑된 소오스 및 드레인 층들(Heavily-Doped Source/ Drain Layers)을 형성한다. 이를 통해서, 상기 방법은 반도체 장치의 디자인 룰의 축소에 대응해서 반도체 기판에 콤팩트(Compact)하고 동시에 좀 더 평탄화(Planarize)된 T 자형의 게이트를 형성할 수 있는 방안을 제시해준다.
그러나, 상기 방법은 그루브를 갖는 반도체 기판에 소오스 및 드레인 영역들의 접촉을 방지하려고 펀치 쓰루 방지용 층(Anti-punch Through Layer)을 형성하는 것을 더 포함한다. 상기 펀치 쓰루 방지용 층은 그루브 모양을 따라서 배치되어 그루브에 접해있는 옅게 도핑된 층의 불순물 농도를 저하시켜서 반도체 장치의 구동 동안 누설 전류의 근원이 될 수 있다. 왜냐하면, 상기 옅게 도핑된 층 및 펀치 쓰루 방지용 층은 서로 다른 도전형을 갖기 때문이다. 더우기, 상기 게이트 옥사이드 막은 부분 식각해서 사용하기 때문에 그 옥사이드 막이 갖는 식각 데미지로 인해서 트랜지스터 특성이 저하될 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 라인 패턴 아래의 채널부 홀을 감싸는 채널 영역을 배치해서 전류 구동 능력을 향상시키는데 적합한 트랜지스터들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 라인 패턴 아래의 채널부 홀을 감싸는 채널 영역을 배치해서 전류 구동 능력을 향상시킬수 있는 트랜지스터의 제조방법들을 제공하는데 있다.
본 발명은 트랜지스터를 제공한다.
이 트랜지스터의 일 실시예는 트랜치 절연막으로 고립시킨 활성 영역을 포함한다. 상기 활성 영역 아래의 반도체 기판에 채널부 홀이 위치된다. 상기 채널부 홀을 채우고 동시에 상기 활성 영역 상에 배치된 라인 패턴이 형성된다. 상기 라인 패턴 아래에 위치되도록 상기 반도체 기판에 채널 영역이 배치되는데, 상기 채널 영역은 상기 반도체 기판의 주 표면으로부터 이격되도록 배치되어서 상기 채널부 홀의 하부를 감싼다.
상기 트랜지스터의 다른 실시예는 반도체 기판에 배치된 트랜치 절연막으로 고립시킨 활성 영역을 포함한다. 상기 활성 영역 아래에 채널부 홀들이 배치된다. 상기 채널부 홀들을 채우고 동시에 활성 영역 상에 배치된 복수 개의 제 1 라인 패턴들이 형성된다. 상기 제 1 라인 패턴들과 함께 상기 트랜치 절연막 상에 제 2 라인 패턴들이 배치된다. 상기 제 2 라인 패턴들은 각각이 활성 영역에 인접되고 동시에 제 1 라인 패턴들 중의 적어도 하나의 반대 편에 평행하도록 배치된다. 상기 제 1 라인 패턴들 아래에 각각 위치되도록 반도체 기판에 채널 영역들이 배치된다. 상기 채널 영역들은 각각이 반도체 기판의 주 표면으로부터 이격되도록 배치되어서 채널부 홀들의 하부를 감싼다.
본 발명은 트랜지스터의 제조방법을 제공한다.
이 제조방법의 일 실시예는 반도체 기판에 활성 영역을 고립시키는 트랜치 절연막을 형성하는 것을 포함한다. 상기 트랜치 절연막을 갖는 반도체 기판 상에 이온 저지막 패턴들을 형성하는데, 상기 이온 저지막 패턴들은 그 패턴들 사이를 통해서 활성 영역을 노출시키도록 형성한다. 상기 이온 저지막 패턴을 이온 주입 마스크로 사용해서 활성 영역의 상기 반도체 기판에 채널 영역을 형성한다. 상기 반도체 기판의 주 표면 및 상기 채널 영역 사이에 채널부 홀을 형성한다. 상기 채널부 홀은 그 하부가 채널 영역으로 둘러싸이도록 형성한다. 상기 활성 영역 상에 라인 패턴을 형성하는데, 상기 라인 패턴은 채널부 홀을 채우도록 형성한다.
상기 제조방법의 다른 실시예는 반도체 기판에 활성 영역을 고립시키는 트랜 치 절연막을 형성하는 것을 포함한다. 상기 트랜치 절연막을 갖는 반도체 기판 상에 이온 저지막 패턴들을 형성하는데, 상기 이온 저지막 패턴들은 그 패턴들 사이를 통해서 활성 영역을 노출시키도록 형성한다. 상기 이온 저지막 패턴을 이온 주입 마스크로 사용해서 활성 영역의 반도체 기판에 복수 개의 채널 영역들을 형성한다. 상기 반도체 기판의 주 표면 아래에 배치해서 채널 영역들과 각각 접촉하는 채널부 홀들을 형성한다. 상기 채널부 홀들은 각각이 그 하부가 채널 영역들로 둘러싸이도록 형성한다. 상기 활성 영역 및 트랜치 절연막 상에 제 1 및 제 2 라인 패턴들을 각각 형성한다. 상기 제 2 라인 패턴들은 제 1 라인 패턴들 중의 적어도 하나의 반대편에 배치되도록 형성하고 동시에 제 1 라인 패턴들은 각각이 채널부 홀들을 채우도록 형성한다.
본 발명에 따른 트랜지스터를 첨부 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따른 트랜지스터의 배치도이고, 도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 트랜지스터의 단면도이다.
도 1 및 도 2 를 참조하면, 반도체 기판(5)에 트랜치 절연막(10)이 배치되고, 상기 트랜치 절연막(10)은 활성 영역(20)을 한정한다. 상기 활성 영역(20)의 반도체 기판(5)에 적어도 하나의 채널부 홀(70)이 배치되고, 상기 채널부 홀(70)은 트랜치 형태(Trench-Form)를 갖는다. 상기 채널부 홀(70)의 하부를 감싸는 채널 영역(65)이 배치되는데, 상기 채널 영역(65)은 채널부 홀(70)의 개 수와 동일하게 반도체 기판(5)에 형성된다. 상기 채널 영역(65) 및 반도체 기판(5)은 각각이 서로 다른 타입의 도전형들을 가지거나 또는, 상기 채널 영역(65) 및 반도체 기판(5)은동일한 타입의 도전형을 갖는다.
상기 활성 영역(20) 및 상기 트랜치 절연막(10) 상에 제 1 및 제 2 라인 패턴들(110, 114)이 각각 배치된다. 상기 제 1 및 제 2 라인 패턴들(110, 114)은 각각이 차례로 적층된 라인막 패턴(95) 및 라인 캐핑막 패턴(105)으로 형성된다. 상기 채널부 홀(70)이 활성 영역(20)에 한 개 배치된 경우, 상기 활성 영역(20) 상에 제 1 라인 패턴(110)이 하나 배치되고 동시에 상기 트랜치 절연막(10) 상에 제 2 라인 패턴(114)이 하나 이상 배치된다. 또한, 상기 채널부 홀(70)이 활성 영역(20)에 복수 개 배치된 경우, 상기 활성 영역(20) 상에 제 1 라인 패턴(110)이 복수 개 배치되고 동시에 상기 트랜치 절연막(10) 상에 제 2 라인 패턴(114)이 하나 이상 배치될 수도 있다. 이때에, 상기 제 1 라인 패턴(110)의 라인막 패턴(95)은 활성 영역(20)에 배치된 채널부 홀(70)을 채우도록 형성되며, 상기 제 1 및 제 2 라인 패턴들(110, 114)은 반도체 회로를 구성하는 워드 라인(Word Lines) 패턴들이다.
더우기, 상기 제 1 및 제 2 라인 패턴들(110, 114)이 각각 복수 개 형성된 경우, 상기 제 2 라인 패턴(114)들은 제 1 라인 패턴(110)들 중의 적어도 하나의 반대편에 평행하게 배치되도록 트랜치 절연막(10) 상에 배치된다. 상기 라인막 패턴(95)은 차례로 적층된 N 또는 P 타입의 도전형을 갖는 폴리실리콘 막 및 금속 실리사이드 막이다. 상기 라인막 패턴(95)은 단독으로 N 또는 P 타입의 도전형을 갖는 폴리실리콘 막일 수도 있다. 상기 폴리 실리콘 막은 도 6 의 채널 영역(65)이 나타내는 도전형과 반대로 결정되어져서 반도체 기판(5)에 형성된다. 상기 라인 캐 핑막 패턴(105)은 질화막(Si3N4)인 것이 바람직하다.
상기 제 1 및 제 2 라인 패턴들(110, 114)의 측벽에 라인 스페이서(118)들이 배치되는데, 상기 제 1 및 제 2 라인 패턴들(110, 114)과 함께 라인 스페이서(118)들 아래에 라인 절연막 패턴(85)이 각각 배치되는 것이 바람직하다. 상기 라인 스페이서(118)들은 라인 캐핑막 패턴(105)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 라인 절연막 패턴(85)은 라인 캐핑막 패턴(105)과 다른 식각률을 갖는 절연막이고, 상기 라인 절연막 패턴(85)은 산화막(SiXOY) 및 질화 규소막(SiXOYNZ) 중의 선택된 하나인 것이 바람직하다.
상기 제 1 및 제 2 라인 패턴들(110, 114) 사이에 전극 불순물 영역(125)들이 배치되는데, 상기 전극 불순물 영역(125)들은 제 1 및 제 2 라인 패턴들(110, 114)과 중첩한다. 상기 전극 불순물 영역(125)들은 채널부 홀(70)의 하부를 감싸는 채널 영역(65)과 다른 도전형을 갖으며, 상기 전극 불순물 영역(125)들은 트랜지스터의 소오스 및 드레인 영역들(Source and Drain Regions)을 각각 지칭한다. 상기 제 1 및 제 2 라인 패턴들(110, 114) 사이에 배치되고 동시에 제 1 및 제 2 라인 패턴들(110, 114)의 상면으로부터 연장된 랜딩 패드(150)들이 배치되는데, 그 패드(150)들은 상부측이 층간절연막(130)으로 둘러싸여져서 서로 전기적으로 절연된다. 상기 랜딩 패드(150)들은 각각이 전극 불순물 영역(125)들과 전기적으로 접속하도록 반도체 기판(5) 상에 배치된다.
이제, 본 발명에 따른 트랜지스터의 제조방법을 참조 도면들 및 실시예들을 통해서 설명하기로 한다.
도 3 내지 도 15 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 트랜지스터의 제조방법을 설명하는 단면도들이다.
도 1 및 도 3 내지 도 5 를 참조하면, 반도체 기판(5)에 활성 영역(20)을 고립시키는 트랜치 절연막(10)을 형성하고, 상기 트랜치 절연막(10)을 갖는 반도체 기판 상에 차례로 적층된 이온 저지막(30) 및 반사막(40)과 함께 포토레지스트 막(50)을 형성한다. 상기 반사막(40)은 포토 공정이 미세한 포토레지스트 패턴을 정의할 수 있다면 형성하지 않을 수도 있다.
상기 포토레지스트 막(50)에 포토 공정을 수행해서 반사막(40) 상에 포토레지스트 패턴(55)들을 형성하고, 상기 포토레지스트 패턴(55)들을 식각 마스크로 사용해서 반사막(40) 및 이온 저지막(30)에 식각 공정을 수행하여 활성 영역(20)의 반도체 기판(5)을 노출시킨다. 상기 식각 공정은 반도체 기판(5) 상에 차례로 적층된 이온 저지막 패턴(35) 및 반사막 패턴(45)을 형성한다.
도 1 및 도 6 내지 도 8 을 참조하면, 상기 포토레지스트 패턴(55)들 및 반사막 패턴(45)들과 함께 이온 저지막 패턴(35)들을 이온 주입 마스크로 사용해서 반도체 기판(5)에 이온 주입 공정(60)을 실시하여 적어도 하나의 채널 영역(65)을 형성한다. 상기 채널 영역(65)은 반도체 기판(5)의 주 표면으로부터 그 기판(5) 아래의 소정 깊이에 형성하는데, 상기 채널 영역(65)은 트랜지스터의 바디 효과(Body Effect)를 최소화하기 위해서 이온 저지막 패턴(35)들을 통하여 반도체 기판(5)에 제한된 영역을 갖도록 형성하는 것이 바람직하다. 상기 채널 영역(65) 및 반도체 기판(5)은 각각이 서로 다른 타입의 도전형들을 갖도록 형성하거나 또는, 상기 채널 영역(65) 및 반도체 기판(5)은 동일한 타입의 도전형을 갖도록 형성한다.
상기 포토레지스트 패턴(55)들을 반도체 기판(5)으로부터 제거하고, 상기 반사막 패턴(45)들 및 이온 저지막 패턴(35)들을 식각 마스크로 사용해서 반도체 기판(5)에 식각 공정을 수행하여 채널 영역(65)과 동일 개수의 채널부 홀(70)을 형성한다. 상기 채널부 홀(70)을 갖는 반도체 기판에 산화 공정(Oxidation Process)을 수행하여 채널부 홀(70)에 희생 절연막(75)을 형성한다. 이때에, 상기 채널 영역(65)은 산화 공정을 통해서 채널부 홀(70)의 하부를 감싸도록 형성된다. 또한, 상기 채널 영역(65)은 산화 공정을 통해서 채널부 홀(70)을 한정하는 반도체 기판(5)을 따라서 확산되어질 수도 있다. 상기 희생 절연막(75)은 채널부 홀(70)을 이루는 반도체 기판(5)의 계면의 상태를 안정하게 해주는 역할을 하며, 상기 희생 절연막(75)은 산화막(SiO2)으로 형성하는 것이 바람직하다.
다음으로, 상기 반사막 패턴(45)들 및 이온 저지막 패턴(35)들과 함께 상기 희생 절연막(75)을 제거하고, 상기 채널부 홀(70)을 갖는 반도체 기판에 다른 산화 공정을 수행해서 라인 절연막(80)을 형성한다. 상기 라인 절연막(80)은 반도체 기판(5)의 상면 및 채널부 홀(70)에 컨포멀하게 형성하는데, 상기 라인 절연막(80)은 산화막(SiXOY) 및 질화 규소막(SiXOYNZ) 중의 선택된 하나를 사용해서 형성하는 것이 바람직하다.
도 1 및 도 9 내지 도 11 을 참조하면, 상기 라인 절연막(80)을 갖는 반도체 기판 상에 라인 막(90) 및 라인 캐핑막(100)을 차례로 적층하는데, 상기 라인 막(90)은 차례로 적층된 N 또는 P 타입의 도전형을 갖는 폴리실리콘 막 및 금속 실리사이드 막으로 형성한다. 상기 라인 막(90)은 단독으로 N 또는 P 타입의 도전형을 갖는 폴리실리콘 막을 사용해서 형성할 수도 있다. 상기 폴리 실리콘 막은 도 6 의 채널 영역(65)이 나타내는 도전형과 반대로 결정되어져서 반도체 기판에 형성한다. 상기 라인 캐핑막(100)은 라인 절연막(80)과 다른 식각률을 갖는 절연막, 예를 들면, 질화막(Si3N4)으로 형성하는 것이 바람직하다.
상기 라인 막(90) 및 라인 캐핑막(100)을 갖는 반도체 기판 상에 라인 절연막(80)을 식각 버퍼막으로 사용하여 포토 및 식각 공정들을 수행하여 제 1 및 제 2 라인 패턴들(110, 114)을 형성하는데, 상기 제 1 및 제 2 라인 패턴들(110, 114)은 각각이 활성 영역(20) 및 트랜치 절연막(10) 상에 형성한다. 상기 제 1 및 제 2 라인 패턴들(110, 114)은 각각이 차례로 적층된 라인막 패턴(95) 및 라인 캐핑막 패턴(105)으로 형성한다. 이때에, 도 7 또는 도 8 의 채널부 홀(70)이 활성 영역(20)에 한 개 배치된 경우, 상기 활성 영역(20) 상에 제 1 라인 패턴(110)을 하나 형성하고 동시에 상기 트랜치 절연막(10) 상에 제 2 라인 패턴(114)을 하나 이상 형성한다. 또한, 상기 채널부 홀(70)이 활성 영역(20)에 복수 개 배치된 경우, 상기 활성 영역(20) 상에 제 1 라인 패턴(110)을 복수 개 형성하고 동시에 상기 트랜치 절연막(10) 상에 제 2 라인 패턴(114)을 하나 이상 형성할 수도 있다. 상기 제 1 라인 패턴(110)의 라인막 패턴(95)은 활성 영역(20)에 배치된 채널부 홀(70)을 채우 도록 형성한다. 더우기, 상기 제 1 및 제 2 라인 패턴들(110, 114)이 각각 복수 개 형성된 경우, 상기 제 2 라인 패턴(114)들은 제 1 라인 패턴(110)들 중의 적어도 하나의 반대편에 배치되어 평행하도록 트랜치 절연막(10) 상에 형성한다. 상기 제 1 및 제 2 라인 패턴들(110, 114)은 각각이 워드 라인(Word Line) 패턴들이다.
다음으로, 상기 제 1 및 제 2 라인 패턴들(110, 114)의 측벽에 라인 스페이서(118)들을 형성한다. 상기 라인 스페이서(118)들은 그들 사이에 반도체 기판(5)이 노출되도록 형성한다. 그리고, 상기 제 1 및 제 2 라인 패턴들(110, 114)과 함께 라인 스페이서(118)들 아래에 라인 절연막 패턴(85)을 형성한다. 상기 라인 스페이서(118)는 라인 캐핑막 패턴(105)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다.
도 1, 도 12 내지 도 15 를 참조하면, 상기 제 1 및 제 2 라인 패턴들(110, 114)과 함께 라인 스페이서(118)들을 이온 주입 마스크로 사용해서 반도체 기판(5)에 이온 주입 공정(120)을 실시하여 전극 불순물 영역(125)들을 형성한다. 상기 전극 불순물 영역(125)들은 제 1 및 제 2 라인 패턴들(110, 114)과 중첩하도록 형성한다. 또한, 상기 전극 불순물 영역(125)들은 채널부 홀(70)의 하부를 감싸는 채널 영역(65)과 다른 도전형을 갖도록 형성하며, 상기 전극 불순물 영역(125)들은 채널 영역(65)보다 높은 도즈(Dose)를 갖도록 형성한다. 상기 전극 불순물 영역(125)들은 각각이 트랜지스터의 소오스 및 드레인 영역들(Source And Drain Regions)을 한정한다.
다음으로, 상기 전극 불순물 영역(125)들을 갖는 반도체 기판 상에 층간절연 막(130)을 형성하는데, 상기 층간절연막(130)은 제 1 및 제 2 라인 패턴들(110, 114)을 충분하게 덮도록 형성한다. 상기 층간절연막(130)을 관통해서 제 1 및 제 2 라인 패턴들(110, 114) 사이에 랜딩 패드 홀(135)들을 형성한다. 상기 랜딩 패드 홀(135)들은 상부측이 하부측의 직경보다 크도록 형성하는 것이 바람직하다.
계속해서, 상기 랜딩 패드 홀(135)들을 채우는 랜딩 패드(150)들을 형성한다. 상기 랜딩 패드(150)들은 각각이 전극 불순물 영역(125)들과 전기적으로 접속한다. 이때에, 상기 랜딩 패드(150)들을 형성하기 전에 이온 주입 공정(140)을 실시할 수 있다. 왜냐하며, 상기 랜딩 패드(150) 및 전극 불순물 영역(125) 사이의 접촉 저항을 개선하거나 트랜지스터의 특성을 개선하기 위해서 실시한다. 상기 랜딩 패드(150)는 전극 불순물 영역(125)과 동일한 도전형을 갖는 폴리 실리콘 막으로 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 적어도 하나의 채널부 홀을 갖는 트랜지스터에 채널 영역을 형성하여 채널부 홀의 하부를 감싸서 트랜지스터의 바디 효과(Body Effect)를 최소화할 수 있는 방안을 제시해준다. 상기 트랜지스터가 구비된 반도체 장치는 트랜지스터의 전류 구동 능력을 극대화할 수 있고 또한, 상기 트랜지스터가 디램(DRAM) 반도체 장치에 구비된 경우에는 감소된 바디 효과로 인해서 셀 어레이 영역의 리퓨레쉬(Refresh) 특성을 향상시킬 수 있게 해준다.

Claims (30)

  1. 트랜치 절연막으로 고립시킨 활성 영역;
    상기 활성 영역 아래의 반도체 기판에 위치된 채널부 홀;
    상기 채널부 홀을 채우고 동시에 상기 활성 영역 상에 배치된 라인 패턴;
    상기 라인 패턴 아래에 위치되도록 상기 반도체 기판에 배치된 채널 영역을 포함하되,
    상기 채널 영역은 상기 반도체 기판의 주 표면으로부터 이격되도록 배치되어서 상기 채널부 홀의 하부를 감싸는 것이 특징인 트랜지스터.
  2. 제 1 항에 있어서,
    상기 라인 패턴은 워드 라인 패턴인 것이 특징인 트랜지스터.
  3. 제 1 항에 있어서,
    상기 채널부 홀은 트랜치 형태를 갖는 것이 특징인 트랜지스터.
  4. 제 1 항에 있어서,
    상기 채널 영역 및 상기 반도체 기판은 각각이 서로 다른 타입의 도전형들을 갖는 것이 특징인 트랜지스터.
  5. 제 1 항에 있어서,
    상기 채널 영역 및 상기 반도체 기판은 동일한 타입의 도전형을 갖는 것이 특징인 트랜지스터.
  6. 제 1 항에 있어서,
    상기 라인 패턴의 측벽에 배치된 라인 스페이서들;
    상기 반도체 기판에 위치되어서 상기 라인 패턴에 중첩하는 전극 불순물 영역들;
    상기 라인 패턴의 양 측부들에 위치되어서 반도체 기판의 상부를 향하도록 연장된 랜딩 패드들을 더 포함하되,
    상기 랜딩 패드들은 각각이 상기 전극 불순물 영역들과 전기적으로 접속하는 것이 특징인 트랜지스터.
  7. 제 1 항에 있어서,
    상기 채널부 홀을 따라서 컨포멀하게 배치된 라인 절연막 패턴을 더 포함하는 것이 특징인 트랜지스터.
  8. 반도체 기판에 배치된 트랜치 절연막으로 고립시킨 활성 영역;
    상기 활성 영역 아래에 배치된 채널부 홀들;
    상기 채널부 홀들을 채우고 상기 활성 영역 상에 배치된 복수 개의 제 1 라 인 패턴들;
    상기 제 1 라인 패턴들과 함께 상기 트랜치 절연막 상에 위치되되, 그들의 각각은 상기 활성 영역에 인접되고 동시에 상기 제 1 라인 패턴들 중의 적어도 하나의 반대 편에 평행하도록 배치된 제 2 라인 패턴들;
    상기 제 1 라인 패턴들 아래에 각각 위치되도록 상기 반도체 기판에 배치된 채널 영역들을 포함하되,
    상기 채널 영역들은 각각이 상기 반도체 기판의 주 표면으로부터 이격되도록 배치되어서 상기 채널부 홀들의 하부를 감싸는 것이 특징인 트랜지스터.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 라인 패턴들은 각각이 워드 라인 패턴들인 것이 특징인 트랜지스터.
  10. 제 9 항에 있어서,
    상기 채널부 홀들은 트랜치 형태를 갖는 것이 특징인 트랜지스터.
  11. 제 9 항에 있어서,
    상기 채널 영역 및 상기 반도체 기판은 각각이 서로 다른 타입의 도전형들을 갖는 것이 특징인 트랜지스터.
  12. 제 9 항에 있어서,
    상기 채널 영역 및 상기 반도체 기판은 동일한 타입의 도전형을 갖는 것이 특징인 트랜지스터.
  13. 제 9 항에 있어서,
    상기 제 1 및 제 2 라인 패턴들의 측벽에 배치된 라인 스페이서들;
    상기 반도체 기판에 위치되어서 상기 제 1 및 제 2 라인 패턴들에 중첩하는 전극 불순물 영역들;
    상기 제 1 및 제 2 라인 패턴들 사이에 위치되어서 반도체 기판의 상부를 향하도록 연장된 랜딩 패드들을 더 포함하되,
    상기 랜딩 패드들은 각각이 상기 전극 불순물 영역들과 전기적으로 접속하는 것이 특징인 트랜지스터.
  14. 제 9 항에 있어서,
    상기 채널부 홀들을 따라서 컨포멀하게 각각 배치된 라인 절연막 패턴들을 더 포함하는 것이 특징인 트랜지스터.
  15. 반도체 기판에 활성 영역을 고립시키는 트랜치 절연막을 형성하고,
    상기 트랜치 절연막을 갖는 반도체 기판 상에 이온 저지막 패턴들을 형성하되, 상기 이온 저지막 패턴들은 그 사이를 통해서 상기 활성 영역을 노출시키도록 형성하고,
    상기 이온 저지막 패턴들을 이온 주입 마스크로 사용해서 상기 활성 영역의 상기 반도체 기판에 이온 주입 공정을 실시하여 채널 영역을 형성하고,
    상기 반도체 기판의 주 표면 및 상기 채널 영역 사이에 채널부 홀을 형성하되, 상기 채널부 홀은 그 하부가 상기 채널 영역으로 둘러싸이도록 형성하고,
    상기 이온 저지막 패턴들을 상기 반도체 기판으로부터 제거하고,
    상기 활성 영역 상에 라인 패턴을 형성하되, 상기 라인 패턴은 상기 채널부 홀을 채우도록 형성하는 것을 포함하는 것이 특징인 트랜지스터의 제조방법.
  16. 제 15 항에 있어서,
    상기 이온 저지막 패턴은 상기 트랜치 절연막과 다른 식각률을 갖는 절연막으로 형성하는 것이 특징인 트랜지스터의 제조방법.
  17. 제 15 항에 있어서,
    상기 채널 영역 및 상기 반도체 기판은 각각이 서로 다른 타입의 도전형들을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  18. 제 15 항에 있어서,
    상기 채널 영역 및 상기 반도체 기판은 동일한 타입의 도전형을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  19. 제 15 항에 있어서,
    상기 채널부 홀은 트랜치 형태를 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  20. 제 15 항에 있어서,
    상기 라인 패턴은 차례로 적층된 라인막 패턴 및 라인 캐핑막 패턴으로 형성하되, 상기 채널부 홀은 상기 라인막 패턴으로 채워지고 동시에 상기 라인막 패턴은 상기 채널 영역과 다른 도전형을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  21. 제 15 항에 있어서,
    상기 라인 패턴의 측벽에 라인 스페이서들을 형성하고,
    상기 라인 패턴에 중첩하도록 상기 반도체 기판에 전극 불순물 영역들을 형성하고,
    상기 전극 불순물 영역들을 갖는 반도체 기판에 층간절연막을 형성하고,
    상기 층간절연막을 관통해서 상기 라인 패턴의 양 측부들에 랜딩 패드 홀들을 각각 형성하고,
    상기 랜딩 패드 홀들을 채운 랜딩 패드들을 형성하는 것을 더 포함하되,
    상기 랜딩 패드들은 각각이 상기 전극 불순물 영역들과 전기적으로 접속하도 록 형성하는 것이 특징인 트랜지스터의 제조방법.
  22. 제 15 항에 있어서,
    상기 라인 패턴을 형성하기 전에,
    상기 채널부 홀을 따라서 컨포멀하게 배치한 라인 절연막 패턴을 형성하는 것을 더 포함하는 것이 특징인 트랜지스터의 제조방법.
  23. 반도체 기판에 활성 영역을 고립시키는 트랜치 절연막을 형성하고,
    상기 트랜치 절연막을 갖는 반도체 기판 상에 이온 저지막 패턴들을 형성하되, 상기 이온 저지막 패턴들은 그 사이를 통해서 상기 활성 영역을 노출시키도록 형성하고,
    상기 이온 저지막 패턴들을 이온 주입 마스크로 사용해서 상기 활성 영역의 상기 반도체 기판에 이온 주입 공정을 실시하여 복수 개의 채널 영역들을 형성하고,
    상기 반도체 기판의 주 표면 아래에 배치해서 상기 채널 영역들과 접촉하는 채널부 홀들을 형성하되, 상기 채널부 홀들은 그 하부가 상기 채널 영역들로 둘러싸이도록 형성하고,
    상기 이온 저지막 패턴들을 상기 반도체 기판으로부터 제거하고,
    상기 활성 영역 및 상기 트랜치 절연막 상에 제 1 및 제 2 라인 패턴들을 각각 형성하되, 상기 제 2 라인 패턴들은 상기 제 1 라인 패턴들 중의 적어도 하나의 반대편에 배치되도록 형성하고 동시에 상기 제 1 라인 패턴들은 각각이 상기 채널부 홀들을 채우도록 형성하는 것을 포함하는 것이 특징인 트랜지스터의 제조방법.
  24. 제 23 항에 있어서,
    상기 이온 저지막 패턴은 상기 트랜치 절연막과 다른 식각률을 갖는 절연막으로 형성하는 것이 특징인 트랜지스터의 제조방법.
  25. 제 23 항에 있어서,
    상기 채널 영역들 및 상기 반도체 기판은 각각이 서로 다른 타입의 도전형들을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  26. 제 23 항에 있어서,
    상기 채널 영역들 및 상기 반도체 기판은 동일한 타입의 도전형을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  27. 제 23 항에 있어서,
    상기 채널부 홀들은 트랜치 형태를 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  28. 제 23 항에 있어서,
    상기 제 1 및 제 2 라인 패턴들의 각각은 차례로 적층된 라인막 패턴 및 라인 캐핑막 패턴으로 형성하되, 상기 채널부 홀들은 각각이 상기 제 1 라인 패턴들의 라인막 패턴으로 채워지고 동시에 상기 라인막 패턴은 상기 채널 영역과 다른 도전형을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  29. 제 23 항에 있어서,
    상기 제 1 및 제 2 라인 패턴들의 측벽에 라인 스페이서들을 형성하고,
    상기 제 1 및 제 2 라인 패턴들에 중첩하도록 상기 반도체 기판에 전극 불순물 영역들을 형성하고,
    상기 전극 불순물 영역들을 갖는 반도체 기판에 층간절연막을 형성하고,
    상기 층간절연막을 관통해서 상기 제 1 및 제 2 라인 패턴들 사이에 랜딩 패드 홀들을 형성하고,
    상기 랜딩 패드 홀들을 채운 랜딩 패드들을 형성하는 것을 더 포함하되,
    상기 랜딩 패드들은 각각이 상기 전극 불순물 영역들과 전기적으로 접속하도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  30. 제 23 항에 있어서,
    상기 제 1 및 제 2 라인 패턴들을 형성하기 전에,
    상기 채널부 홀들을 따라서 컨포멀하게 배치한 라인 절연막 패턴들을 각각 형성하는 것을 더 포함하는 것이 특징인 트랜지스터의 제조방법.
KR1020040009122A 2004-02-11 2004-02-11 트랜지스터들 및 그 제조방법들 KR100593443B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040009122A KR100593443B1 (ko) 2004-02-11 2004-02-11 트랜지스터들 및 그 제조방법들
US11/051,834 US20050173744A1 (en) 2004-02-11 2005-02-04 Recessed-type field effect transistor with reduced body effect
US11/452,867 US7534708B2 (en) 2004-02-11 2006-06-14 Recessed-type field effect transistor with reduced body effect

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040009122A KR100593443B1 (ko) 2004-02-11 2004-02-11 트랜지스터들 및 그 제조방법들

Publications (2)

Publication Number Publication Date
KR20050080940A KR20050080940A (ko) 2005-08-18
KR100593443B1 true KR100593443B1 (ko) 2006-06-28

Family

ID=34825173

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040009122A KR100593443B1 (ko) 2004-02-11 2004-02-11 트랜지스터들 및 그 제조방법들

Country Status (2)

Country Link
US (2) US20050173744A1 (ko)
KR (1) KR100593443B1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100605500B1 (ko) * 2005-03-03 2006-07-28 삼성전자주식회사 라인형 활성영역을 갖는 반도체소자들 및 그 제조방법들
KR100712989B1 (ko) * 2005-03-14 2007-05-02 주식회사 하이닉스반도체 리세스 채널 및 비대칭접합 구조를 갖는 반도체 소자의제조방법
KR100618893B1 (ko) * 2005-04-14 2006-09-01 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100600044B1 (ko) * 2005-06-30 2006-07-13 주식회사 하이닉스반도체 리세스게이트를 구비한 반도체소자의 제조 방법
KR100612947B1 (ko) * 2005-06-30 2006-08-14 주식회사 하이닉스반도체 비대칭 스텝구조의 게이트를 구비하는 반도체소자의 제조방법
TWI309066B (en) * 2005-12-19 2009-04-21 Nanya Technology Corp Semiconductor device having a trench gate the fabricating method of the same
KR100843716B1 (ko) * 2007-05-18 2008-07-04 삼성전자주식회사 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자
KR100942983B1 (ko) * 2007-10-16 2010-02-17 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
KR100920045B1 (ko) * 2007-12-20 2009-10-07 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR101004482B1 (ko) * 2008-05-27 2010-12-31 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR101094373B1 (ko) * 2009-07-03 2011-12-15 주식회사 하이닉스반도체 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법
US8765432B2 (en) 2009-12-18 2014-07-01 Oligasis, Llc Targeted drug phosphorylcholine polymer conjugates
JP2012234964A (ja) 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
JP2012248686A (ja) * 2011-05-27 2012-12-13 Elpida Memory Inc 半導体装置及びその製造方法
JP2014022388A (ja) 2012-07-12 2014-02-03 Ps4 Luxco S A R L 半導体装置及びその製造方法
EP2843696A1 (en) * 2013-08-27 2015-03-04 IMEC vzw A method for dopant implantation of FinFET structures
JP6463361B2 (ja) 2013-09-08 2019-01-30 コディアック サイエンシーズ インコーポレイテッドＫｏｄｉａｋ Ｓｃｉｅｎｃｅｓ Ｉｎｃ． 第ｖｉｉｉ因子両性イオンポリマーコンジュゲート
US9840553B2 (en) 2014-06-28 2017-12-12 Kodiak Sciences Inc. Dual PDGF/VEGF antagonists
CN107208076A (zh) 2014-10-17 2017-09-26 科达制药 丁酰胆碱酯酶两性离子聚合物缀合物
US11066465B2 (en) 2015-12-30 2021-07-20 Kodiak Sciences Inc. Antibodies and conjugates thereof
US10522549B2 (en) * 2018-02-17 2019-12-31 Varian Semiconductor Equipment Associates, Inc. Uniform gate dielectric for DRAM device
KR102528205B1 (ko) * 2018-06-26 2023-05-03 에스케이하이닉스 주식회사 매립 채널 어레이 트랜지스터를 포함하는 극저온 반도체 소자
AU2020364071A1 (en) 2019-10-10 2022-05-26 Kodiak Sciences Inc. Methods of treating an eye disorder

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0294477A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
TW347561B (en) * 1997-06-20 1998-12-11 Ti Acer Co Ltd Method of forming a T-gate Lightly-Doped Drain semiconductor device
US6358817B1 (en) * 1997-12-09 2002-03-19 Matsushita Electric Industrial Co., Ltd. Semiconductor storage unit and method of manufacturing the same
US5937297A (en) * 1998-06-01 1999-08-10 Chartered Semiconductor Manufacturing, Ltd. Method for making sub-quarter-micron MOSFET
JP2003023150A (ja) * 2001-07-10 2003-01-24 Sony Corp トレンチゲート型半導体装置及びその作製方法
KR100507856B1 (ko) * 2002-12-30 2005-08-17 주식회사 하이닉스반도체 Ｍｏｓ트랜지스터 제조방법
KR100471001B1 (ko) * 2003-07-02 2005-03-14 삼성전자주식회사 리세스형 트랜지스터 및 그의 제조방법
US6844591B1 (en) * 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
KR100549950B1 (ko) * 2003-12-23 2006-02-07 삼성전자주식회사 리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조
US6974743B2 (en) * 2004-02-02 2005-12-13 Infineon Technologies Ag Method of making encapsulated spacers in vertical pass gate DRAM and damascene logic gates
KR100549007B1 (ko) * 2004-03-10 2006-02-02 삼성전자주식회사 펀치쓰루 방지막을 갖는 반도체 장치의 트랜지스터들 및그 제조 방법들
US7282401B2 (en) * 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate

Also Published As

Publication number Publication date
US20050173744A1 (en) 2005-08-11
US7534708B2 (en) 2009-05-19
KR20050080940A (ko) 2005-08-18
US20060234437A1 (en) 2006-10-19

Similar Documents

Publication Publication Date Title
KR100593443B1 (ko) 트랜지스터들 및 그 제조방법들
KR100675285B1 (ko) 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
KR100330621B1 (ko) 반도체 디바이스 및 그 제조 방법
KR100734313B1 (ko) 수직 채널을 갖는 반도체 소자 및 그 제조방법
US7247541B2 (en) Method of manufacturing a semiconductor memory device including a transistor
US7491603B2 (en) Transistors of semiconductor device having channel region in a channel-portion hole and methods of forming the same
JP4417601B2 (ja) 半導体装置及びその形成方法
US7189605B2 (en) Method for fabricating semiconductor device
US8039895B2 (en) Transistors having a channel region between channel-portion holes and methods of forming the same
US20090173992A1 (en) Semiconductor device with improved performance characteristics
US7393769B2 (en) Transistor of a semiconductor device having a punchthrough protection layer and methods of forming the same
JP2008004894A (ja) 半導体装置及びその製造方法
US7368778B2 (en) DRAM having at least three layered impurity regions between channel holes and method of fabricating same
CN114284270A (zh) 存储单元、存储器及其制作方法
US20050186732A1 (en) Semiconductor devices having plug contact holes extending downward from a main surface of a semiconductor substrate and methods of forming the same
JP2000174225A (ja) 半導体集積回路装置およびその製造方法
CN110752212A (zh) 半导体器件
KR100549014B1 (ko) 스페이서 패턴을 갖는 반도체 장치들 및 그 형성방법들
US7351625B2 (en) Recessed transistors and methods of forming the same
KR20040009383A (ko) 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법
CN116053136A (zh) 半导体存储器件的制作方法
JP2000323652A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090615

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee