JP2917922B2 - 半導体装置及びその製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【発明の属する技術分野】本発明は縦型ＭＯＳトランジ
スタを備える半導体装置に関し、特に比較的高電圧かつ
大電流を制御するための半導体装置とその製造方法に関
する。
スタを備える半導体装置に関し、特に比較的高電圧かつ
大電流を制御するための半導体装置とその製造方法に関
する。
【０００２】
【従来の技術】従来、この種の半導体装置として、図４
に示すようなトレンチを用いてチャネルを縦型に形成し
たＭＯＳ型トランジスタが提案されている。この縦型Ｍ
ＯＳトランジスタは、ｎ型基板３０１上にドレイン領域
としてのｎ- 電界緩和領域３０２が形成されており、さ
らにその表面上にイオン注入と熱拡散等によりｐ型ボデ
ィ領域３０３、ｎ+ ソース領域３０４、ｐ+ バックゲー
ト領域３０５が形成されている。そして、その表面から
ｎ- 電界緩和領域３０２に達するトレンチ３０６が形成
され、このトレンチ３０６の側壁はゲート酸化膜３０７
として形成され、かつトレンチ３０６内にゲート電極３
０８が埋設されている。なお、ゲート電極３０８上には
絶縁膜３０９が形成されてｎ+ ソース領域３０４との絶
縁を図っており、その上に形成されたソース電極３１０
によりｎ+ ソース領域３０４とｐ+バックゲート領域３
０５とが電気接続されている。
に示すようなトレンチを用いてチャネルを縦型に形成し
たＭＯＳ型トランジスタが提案されている。この縦型Ｍ
ＯＳトランジスタは、ｎ型基板３０１上にドレイン領域
としてのｎ- 電界緩和領域３０２が形成されており、さ
らにその表面上にイオン注入と熱拡散等によりｐ型ボデ
ィ領域３０３、ｎ+ ソース領域３０４、ｐ+ バックゲー
ト領域３０５が形成されている。そして、その表面から
ｎ- 電界緩和領域３０２に達するトレンチ３０６が形成
され、このトレンチ３０６の側壁はゲート酸化膜３０７
として形成され、かつトレンチ３０６内にゲート電極３
０８が埋設されている。なお、ゲート電極３０８上には
絶縁膜３０９が形成されてｎ+ ソース領域３０４との絶
縁を図っており、その上に形成されたソース電極３１０
によりｎ+ ソース領域３０４とｐ+バックゲート領域３
０５とが電気接続されている。
【０００３】この縦型ＭＯＳトランジスタでは、ゲート
酸化膜３０７の近傍の、ｎ- 電界緩和領域３０２とｎ+
ソース領域３０４に挟まれたｐ型ボディ領域３０３がチ
ャネルとなる。そのため、電流経路は縦型になり、チャ
ネルが横型となる横型のＭＯＳ型トランジスタよりもト
ランジスタオン時の低抵抗化が可能でなる。
酸化膜３０７の近傍の、ｎ- 電界緩和領域３０２とｎ+
ソース領域３０４に挟まれたｐ型ボディ領域３０３がチ
ャネルとなる。そのため、電流経路は縦型になり、チャ
ネルが横型となる横型のＭＯＳ型トランジスタよりもト
ランジスタオン時の低抵抗化が可能でなる。
【０００４】しかしながら、この縦型ＭＯＳ型トランジ
スタは、ゲート酸化膜３０７を介してｎ- 電界緩和領域
３０２とゲート電極３０８とが形成する寄生容量が横型
ＭＯＳ型トランジスタと比べてチップ面積比で大きくな
る。そのため、帰還容量が大きくなり、スイッチング損
失が大きくなる。寄生容量を低減するためには、ゲート
酸化膜３０７を厚くする方法があるが、ＭＯＳ型トラン
ジスタのしきい値電圧が高くなってしまう。
スタは、ゲート酸化膜３０７を介してｎ- 電界緩和領域
３０２とゲート電極３０８とが形成する寄生容量が横型
ＭＯＳ型トランジスタと比べてチップ面積比で大きくな
る。そのため、帰還容量が大きくなり、スイッチング損
失が大きくなる。寄生容量を低減するためには、ゲート
酸化膜３０７を厚くする方法があるが、ＭＯＳ型トラン
ジスタのしきい値電圧が高くなってしまう。
【０００５】このような問題を解消するものとして、特
開平５−３３５５８２号公報では、図５のようなＭＯＳ
型トランジスタが提案されている。この提案された縦型
ＭＯＳ型トランジスタは、トレンチ３０６を形成した後
に、減圧ＣＶＤ等を用いてトレンチが平坦になるまで、
酸化膜３０７Ａを堆積し、その後この酸化膜３０７Ａを
エッチングバックすることにより、第１の酸化膜３０７
Ａをトレンチの底部に形成し、しかる上で熱酸化により
トレンチ側面に第２の酸化膜３０７を形成している。こ
の結果、トレンチ３０６は底部の第１の酸化膜３０７Ａ
が厚く形成されることになる。
開平５−３３５５８２号公報では、図５のようなＭＯＳ
型トランジスタが提案されている。この提案された縦型
ＭＯＳ型トランジスタは、トレンチ３０６を形成した後
に、減圧ＣＶＤ等を用いてトレンチが平坦になるまで、
酸化膜３０７Ａを堆積し、その後この酸化膜３０７Ａを
エッチングバックすることにより、第１の酸化膜３０７
Ａをトレンチの底部に形成し、しかる上で熱酸化により
トレンチ側面に第２の酸化膜３０７を形成している。こ
の結果、トレンチ３０６は底部の第１の酸化膜３０７Ａ
が厚く形成されることになる。
【０００６】この提案された縦型ＭＯＳトランジスタで
は、ＭＯＳ型トランジスタのしきい値は第２の酸化膜３
０７で決まるのでＭＯＳ型トランジスタのしきい値は変
わらない。また、底部の第１の酸化膜３０７Ａが厚いの
で、第１の酸化膜３０７Ａ６を介して、ｎ- 電界緩和領
域３０２とゲート電極３０８とが形成する寄生容量は低
減でき、スイッチング損失を低減できる。
は、ＭＯＳ型トランジスタのしきい値は第２の酸化膜３
０７で決まるのでＭＯＳ型トランジスタのしきい値は変
わらない。また、底部の第１の酸化膜３０７Ａが厚いの
で、第１の酸化膜３０７Ａ６を介して、ｎ- 電界緩和領
域３０２とゲート電極３０８とが形成する寄生容量は低
減でき、スイッチング損失を低減できる。
【０００７】
【発明が解決しようとする課題】ところで、このような
縦型ＭＯＳトランジスタにおいては、ドレイン−ソース
間のオン抵抗は、ｎ- 電界緩和領域における抵抗（ＲＪ
ＦＥＴ）が大きな要因となっており、ドレイン−ソース
間耐圧が約６０ＶのＭＯＳ型トランジスタでは、オン時
抵抗中、ＲＪＦＥＴの占める割合は３０％以上になる。
そのためオン抵抗を低減するには、ＲＪＦＥＴの低減が
課題となる。また、図５の縦型ＭＯＳトランジスタにお
いては、その製造に際してトレンチ３０６を平坦化する
までＣＶＤ酸化膜を堆積させるには、例えば、トレンチ
深さ２．０μｍ、トレンチ幅２．０μｍの場合、約２０
０００Å程度の膜厚が必要である。そのため、エッチン
グバックの制御性が悪く、第１の酸化膜３０７Ａを精度
よく形成することが困難となり、トランジスタ特性のば
らつきが著しいものとなる。さらに、平坦化には９５０
度程度の高温の熱処理が必要となるため、しきい値等の
トランジスタ特性が変化して特性の安定したトランジス
タが得られないという問題がある。
縦型ＭＯＳトランジスタにおいては、ドレイン−ソース
間のオン抵抗は、ｎ- 電界緩和領域における抵抗（ＲＪ
ＦＥＴ）が大きな要因となっており、ドレイン−ソース
間耐圧が約６０ＶのＭＯＳ型トランジスタでは、オン時
抵抗中、ＲＪＦＥＴの占める割合は３０％以上になる。
そのためオン抵抗を低減するには、ＲＪＦＥＴの低減が
課題となる。また、図５の縦型ＭＯＳトランジスタにお
いては、その製造に際してトレンチ３０６を平坦化する
までＣＶＤ酸化膜を堆積させるには、例えば、トレンチ
深さ２．０μｍ、トレンチ幅２．０μｍの場合、約２０
０００Å程度の膜厚が必要である。そのため、エッチン
グバックの制御性が悪く、第１の酸化膜３０７Ａを精度
よく形成することが困難となり、トランジスタ特性のば
らつきが著しいものとなる。さらに、平坦化には９５０
度程度の高温の熱処理が必要となるため、しきい値等の
トランジスタ特性が変化して特性の安定したトランジス
タが得られないという問題がある。
【０００８】本発明は、縦型ＭＯＳトランジスタのオン
抵抗を低減するとともに、トランジスタ特性のばらつき
や安定化を図った半導体装置とその製造方法を提供する
ことを目的としたものである。
抵抗を低減するとともに、トランジスタ特性のばらつき
や安定化を図った半導体装置とその製造方法を提供する
ことを目的としたものである。
【０００９】
【課題を解決するための手段】本発明は、第１の導電型
の半導体装置基板上にドレイン領域としての低不純物濃
度の第１の導電型の電界緩和領域と、第２の導電型のボ
ディ領域と、高不純物濃度の第１の導電型のソース領域
と、このソース領域と平面方向に接続される高不純物濃
度の第２の導電型のバックゲート領域とが順次積層さ
れ、かつ前記ソース領域から前記電界緩和領域にまで達
するトレンチが開設され、このトレンチは内面に沿って
酸化膜が形成され、かつその内部には導電性のゲート電
極が形成されてなる縦型ＭＯＳトランジスタを備える半
導体装置において、電界緩和領域にはトレンチ底面の近
傍領域に前記トレンチ側面に臨む前記ボディ領域よりも
不純物濃度の高い高濃度領域が形成され、かつトレンチ
内面の酸化膜は熱酸化膜で形成され、かつその底面の膜
厚は側面の膜厚よりも厚く形成されている。
の半導体装置基板上にドレイン領域としての低不純物濃
度の第１の導電型の電界緩和領域と、第２の導電型のボ
ディ領域と、高不純物濃度の第１の導電型のソース領域
と、このソース領域と平面方向に接続される高不純物濃
度の第２の導電型のバックゲート領域とが順次積層さ
れ、かつ前記ソース領域から前記電界緩和領域にまで達
するトレンチが開設され、このトレンチは内面に沿って
酸化膜が形成され、かつその内部には導電性のゲート電
極が形成されてなる縦型ＭＯＳトランジスタを備える半
導体装置において、電界緩和領域にはトレンチ底面の近
傍領域に前記トレンチ側面に臨む前記ボディ領域よりも
不純物濃度の高い高濃度領域が形成され、かつトレンチ
内面の酸化膜は熱酸化膜で形成され、かつその底面の膜
厚は側面の膜厚よりも厚く形成されている。
【００１０】また、本発明の製造方法は、第１の導電型
の半導体装置基板上にドレイン領域としての低不純物濃
度の第１の導電型の電界緩和領域と、第２の導電型のボ
ディ領域と、高不純物濃度の第１の導電型のソース領域
と、このソース領域と平面方向に接続される高不純物濃
度の第２の導電型のバックゲート領域とを順次積層する
工程と、前記ソース領域から前記電界緩和領域にまで達
するトレンチを開設する工程と、このトレンチの底面か
ら前記電界緩和領域に不純物を導入してトレンチ底面近
傍領域にトレンチ側面領域よりも不純物濃度の高い高濃
度領域を形成する工程と、前記トレンチの内面を熱酸化
し、底面には厚い熱酸化膜を側面には薄い熱酸化膜をそ
れぞれ形成する工程と、前記熱酸化膜で囲まれたトレン
チ内に導電性材料を埋設してゲート電極を形成する工程
を含んでいる。
の半導体装置基板上にドレイン領域としての低不純物濃
度の第１の導電型の電界緩和領域と、第２の導電型のボ
ディ領域と、高不純物濃度の第１の導電型のソース領域
と、このソース領域と平面方向に接続される高不純物濃
度の第２の導電型のバックゲート領域とを順次積層する
工程と、前記ソース領域から前記電界緩和領域にまで達
するトレンチを開設する工程と、このトレンチの底面か
ら前記電界緩和領域に不純物を導入してトレンチ底面近
傍領域にトレンチ側面領域よりも不純物濃度の高い高濃
度領域を形成する工程と、前記トレンチの内面を熱酸化
し、底面には厚い熱酸化膜を側面には薄い熱酸化膜をそ
れぞれ形成する工程と、前記熱酸化膜で囲まれたトレン
チ内に導電性材料を埋設してゲート電極を形成する工程
を含んでいる。
【００１１】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の半
導体装置の断面図である。基板１０１はできる限り低抵
抗な素材の半導体基板として構成され、この基板１０１
上にはドレイン領域として、ｐｎ接合の降伏電圧を維持
するためにある程度の抵抗率を持ったｎ型半導体の電界
緩和領域１０２が形成される。さらに、この表面上にチ
ャネル領域としての所要の厚さのｐ型ボディ領域１０３
が形成される。さらに、その上にボディ領域１０３と電
界緩和領域１０２の接合に達しない深さのｎ型ソース領
域１０４と、これに隣り合う領域の前記ボディ領域１０
３の表面上に半導体表面から電気的接続するためのｐ型
バックゲート領域１０５が形成される。
参照して説明する。図１は本発明の第１の実施形態の半
導体装置の断面図である。基板１０１はできる限り低抵
抗な素材の半導体基板として構成され、この基板１０１
上にはドレイン領域として、ｐｎ接合の降伏電圧を維持
するためにある程度の抵抗率を持ったｎ型半導体の電界
緩和領域１０２が形成される。さらに、この表面上にチ
ャネル領域としての所要の厚さのｐ型ボディ領域１０３
が形成される。さらに、その上にボディ領域１０３と電
界緩和領域１０２の接合に達しない深さのｎ型ソース領
域１０４と、これに隣り合う領域の前記ボディ領域１０
３の表面上に半導体表面から電気的接続するためのｐ型
バックゲート領域１０５が形成される。
【００１２】そして、前記電界緩和領域１０２中に向け
て、表面から基板１０１に達しない深さのトレンチ
（溝）１０６が開設され、かつこのトレンチ１０６の底
部の近傍は電界緩和領域より高濃度なｎ型高濃度領域１
１１が形成される。また、トレンチ１０６の内壁の表面
には熱酸化膜１０７が形成され、側面の熱酸化膜１０７
ａの膜厚と底面の熱酸化膜１０７ｂの膜厚とでは、底面
の膜厚の方を５〜７倍厚く形成する。熱酸化膜１０７を
介したトレンチ１０６の内部はゲート電極１０８となる
素材で埋め込まれている。ゲート電極１０８の素材は、
できるだけ低抵抗であることが望ましい。ゲート電極１
０８とソース領域１０４は絶縁膜１０９により絶縁され
ている。また、ソース領域１０４とバックゲート領域１
０５はソース電極１１０で電気的に短絡されている。ソ
ース電極１１０は一般に金属が用いられる。
て、表面から基板１０１に達しない深さのトレンチ
（溝）１０６が開設され、かつこのトレンチ１０６の底
部の近傍は電界緩和領域より高濃度なｎ型高濃度領域１
１１が形成される。また、トレンチ１０６の内壁の表面
には熱酸化膜１０７が形成され、側面の熱酸化膜１０７
ａの膜厚と底面の熱酸化膜１０７ｂの膜厚とでは、底面
の膜厚の方を５〜７倍厚く形成する。熱酸化膜１０７を
介したトレンチ１０６の内部はゲート電極１０８となる
素材で埋め込まれている。ゲート電極１０８の素材は、
できるだけ低抵抗であることが望ましい。ゲート電極１
０８とソース領域１０４は絶縁膜１０９により絶縁され
ている。また、ソース領域１０４とバックゲート領域１
０５はソース電極１１０で電気的に短絡されている。ソ
ース電極１１０は一般に金属が用いられる。
【００１３】したがって、この縦型ＭＯＳトランジスタ
では、ＭＯＳ型トランジスタのしきい値はトレンチ１０
６の側面の熱酸化膜１０７ａの膜厚で決まるのでＭＯＳ
型トランジスタのしきい値は変わらない。また、底面の
熱酸化膜１０７ｂが厚く形成されているためｎ- 電界緩
和領域１０２とゲート電極１０８とが形成する寄生容量
は低減でき、スイッチング損失が低減される。
では、ＭＯＳ型トランジスタのしきい値はトレンチ１０
６の側面の熱酸化膜１０７ａの膜厚で決まるのでＭＯＳ
型トランジスタのしきい値は変わらない。また、底面の
熱酸化膜１０７ｂが厚く形成されているためｎ- 電界緩
和領域１０２とゲート電極１０８とが形成する寄生容量
は低減でき、スイッチング損失が低減される。
【００１４】さらに、この構成の縦型ＭＯＳトランジス
タによれば、その動作に際しては、基板１０１に正、ソ
ース電極１１０に負の電圧を印加した上で、ゲート電極
１０８に正の電圧を入力してトランジスタオン状態にす
ると、電流は基板１０１から、ドレイン領域（電界緩和
領域）１０２、ボディ領域１０３内のゲート電極１０８
の近傍のチャネル領域、ソース領域１０４、ソース電極
１１０という経路で流れる。この時、電界緩和領域１０
２内に高濃度領域１１１が存在するので、電界緩和領域
１０２で生じる抵抗が低減される。また、このとき、ゲ
ート電極１０８がソース電極１１０と同電位ならば、両
電極間には熱酸化膜１０７を挟んで電位差が生じ、電荷
がチャージされる。この時、熱酸化膜１０７が厚い程チ
ャージされる電荷量は少なくなり、ゲート電極１０８に
正の電圧が印加されてトランジスタがオンするまでの時
間が短くなる。また、トランジスタオン状態からオフ状
態へ変わる時間も同様に短くなる。
タによれば、その動作に際しては、基板１０１に正、ソ
ース電極１１０に負の電圧を印加した上で、ゲート電極
１０８に正の電圧を入力してトランジスタオン状態にす
ると、電流は基板１０１から、ドレイン領域（電界緩和
領域）１０２、ボディ領域１０３内のゲート電極１０８
の近傍のチャネル領域、ソース領域１０４、ソース電極
１１０という経路で流れる。この時、電界緩和領域１０
２内に高濃度領域１１１が存在するので、電界緩和領域
１０２で生じる抵抗が低減される。また、このとき、ゲ
ート電極１０８がソース電極１１０と同電位ならば、両
電極間には熱酸化膜１０７を挟んで電位差が生じ、電荷
がチャージされる。この時、熱酸化膜１０７が厚い程チ
ャージされる電荷量は少なくなり、ゲート電極１０８に
正の電圧が印加されてトランジスタがオンするまでの時
間が短くなる。また、トランジスタオン状態からオフ状
態へ変わる時間も同様に短くなる。
【００１５】図２は図１の製造工程の一部を示す断面図
である。先ず、図２（ａ）のように、基板１０１上にｎ
型半導体の電界緩和領域１０２、ｐ型ボディ領域１０
３、ｎ型ソース領域１０４を形成し、かつこのボディ領
域１０３上にｐ型不純物を導入してｐ型バックゲート領
域１０５を形成する。ついで、図２（ｂ）のように、フ
ォトリソグラフィ技術を用いて酸化膜のマスク１１２を
形成し、このマスク１１２を利用して前記バックゲート
領域１０５、ボディ領域１０３、電界緩和領域１０２を
順次エッチングし、底面が電界緩和領域にまで達するト
レンチ１０６を開設する。さらに、前記マスク１１２を
利用してイオン注入を行い、トレンチ１０６の底面にｎ
型不純物をイオン注入し、トレンチ底面の近傍の電界緩
和領域１０２に高濃度領域１１１を形成する。さらに、
図２（ｃ）のように、前記マスク１１２を除去した後、
熱酸化を行い、トレンチ１０６の内面に熱酸化膜１０７
を形成する。このとき、不純物濃度の相違により、トレ
ンチ１０６の底面では側面よりも熱酸化が進行され、底
面の熱酸化膜１０７ｂは側面の熱酸化膜１０７ａよりも
厚く形成される。しかる後、トレンチ内に導電材を充填
し、ゲート電極１０８を形成する。また、トレンチを含
む領域にｎ型不純物を導入してソース領域１０４を形成
し、さらにトレンチ上に絶縁膜１０９を選択的に形成
し、さらにソース電極１１０を形成する。
である。先ず、図２（ａ）のように、基板１０１上にｎ
型半導体の電界緩和領域１０２、ｐ型ボディ領域１０
３、ｎ型ソース領域１０４を形成し、かつこのボディ領
域１０３上にｐ型不純物を導入してｐ型バックゲート領
域１０５を形成する。ついで、図２（ｂ）のように、フ
ォトリソグラフィ技術を用いて酸化膜のマスク１１２を
形成し、このマスク１１２を利用して前記バックゲート
領域１０５、ボディ領域１０３、電界緩和領域１０２を
順次エッチングし、底面が電界緩和領域にまで達するト
レンチ１０６を開設する。さらに、前記マスク１１２を
利用してイオン注入を行い、トレンチ１０６の底面にｎ
型不純物をイオン注入し、トレンチ底面の近傍の電界緩
和領域１０２に高濃度領域１１１を形成する。さらに、
図２（ｃ）のように、前記マスク１１２を除去した後、
熱酸化を行い、トレンチ１０６の内面に熱酸化膜１０７
を形成する。このとき、不純物濃度の相違により、トレ
ンチ１０６の底面では側面よりも熱酸化が進行され、底
面の熱酸化膜１０７ｂは側面の熱酸化膜１０７ａよりも
厚く形成される。しかる後、トレンチ内に導電材を充填
し、ゲート電極１０８を形成する。また、トレンチを含
む領域にｎ型不純物を導入してソース領域１０４を形成
し、さらにトレンチ上に絶縁膜１０９を選択的に形成
し、さらにソース電極１１０を形成する。
【００１６】この製造方法によれば、トレンチ１０６の
底面の酸化膜１０７ｂは熱酸化法により形成されたもの
であるため、図５に示した従来構成のＣＶＤ酸化膜を厚
く堆積させたものをエッチングによりトレンチ底面に形
成したものに比較して膜厚の精度がよくなり、トランジ
スタの特性にばらつきが生じにくくなる。また、熱酸化
膜であるため信頼性も高く、安定した特性のＭＯＳトラ
ンジスタが得られる。さらに、トレンチの底面と側面の
各熱酸化膜を１回の熱酸化処理により形成できるため、
従来のトレンチ内酸化膜を形成するような、減圧ＣＶＤ
成長工程、平坦化のための熱処理工程、エッチングバッ
クの工程が不要となり、工程数が削減でき、生産性が向
上できる。
底面の酸化膜１０７ｂは熱酸化法により形成されたもの
であるため、図５に示した従来構成のＣＶＤ酸化膜を厚
く堆積させたものをエッチングによりトレンチ底面に形
成したものに比較して膜厚の精度がよくなり、トランジ
スタの特性にばらつきが生じにくくなる。また、熱酸化
膜であるため信頼性も高く、安定した特性のＭＯＳトラ
ンジスタが得られる。さらに、トレンチの底面と側面の
各熱酸化膜を１回の熱酸化処理により形成できるため、
従来のトレンチ内酸化膜を形成するような、減圧ＣＶＤ
成長工程、平坦化のための熱処理工程、エッチングバッ
クの工程が不要となり、工程数が削減でき、生産性が向
上できる。
【００１７】図３は本発明の他の実施形態の断面図であ
り、図１と等価な部分には下２桁が同一の符号を付して
ある。この実施形態では、ゲート電極２０８をトレンチ
２０６に埋め込むのではなく、トレンチ２０６の内面に
沿って所要の膜厚で導電膜を形成することによって形成
している。このため、トレンチ内に導電材を埋設するよ
りもゲート電極２０８の製造を容易に行うことが可能と
なる。
り、図１と等価な部分には下２桁が同一の符号を付して
ある。この実施形態では、ゲート電極２０８をトレンチ
２０６に埋め込むのではなく、トレンチ２０６の内面に
沿って所要の膜厚で導電膜を形成することによって形成
している。このため、トレンチ内に導電材を埋設するよ
りもゲート電極２０８の製造を容易に行うことが可能と
なる。
【００１８】
【実施例】次に、図１及び図２に示した実施形態の実施
例を説明する。抵抗率０．００１〜０．００６Ωｃｍの
ｎ型基板１０１上に電界緩和領域として抵抗率０．８５
Ωｃｍ、厚さ７．５μｍのエピタキシャル層１０２を成
長させる。次に、エピタキシャル層表面を熱酸化し、２
００Å程度の酸化膜を成長させた後、ボロンをドーズ量
２．５Ｅ１３／ｃｍ2 、エネルギー７０ＫｅＶでイオン
注入し、１１４０度、１０分の熱処理により、ｐ型ボデ
ィ領域１０３を形成する。次に、フォトレジストを塗布
し、フォトリソグラフィ技術により、ｐ型ボディ領域１
０３の表面から選択的にボロンをドーズ量４．０Ｅ１５
／ｃｍ2 、エネルギー５０ＫｅＶでイオン注入し、ｐ+
バックゲート領域１０５を形成する。
例を説明する。抵抗率０．００１〜０．００６Ωｃｍの
ｎ型基板１０１上に電界緩和領域として抵抗率０．８５
Ωｃｍ、厚さ７．５μｍのエピタキシャル層１０２を成
長させる。次に、エピタキシャル層表面を熱酸化し、２
００Å程度の酸化膜を成長させた後、ボロンをドーズ量
２．５Ｅ１３／ｃｍ2 、エネルギー７０ＫｅＶでイオン
注入し、１１４０度、１０分の熱処理により、ｐ型ボデ
ィ領域１０３を形成する。次に、フォトレジストを塗布
し、フォトリソグラフィ技術により、ｐ型ボディ領域１
０３の表面から選択的にボロンをドーズ量４．０Ｅ１５
／ｃｍ2 、エネルギー５０ＫｅＶでイオン注入し、ｐ+
バックゲート領域１０５を形成する。
【００１９】次に、酸化膜を３０００Åの厚さにＣＶＤ
成長させ、フォトレジストを塗布し、フォトリソグラフ
ィ技術によりＣＶＤ酸化膜を選択的に異方性エッチング
し、フォトレジスト剥離後に前記ＣＶＤ酸化膜をマスク
１１２としてシリコンを深さ２μｍ、幅１μｍに異方性
エッチングし、トレンチ１０６を形成する。次に、前記
ＣＶＤ酸化膜をマスクとしてヒ素をドーズ量５．０Ｅ１
５／ｃｍ2 、エネルギー７０ＫｅＶでイオン注入し、ト
レンチ１０６の底面のシリコンにヒ素の高濃度な領域１
１１を形成する。次に、Ｈ2 −Ｏ2 雰囲気内の９５０度
６分３０秒の熱酸化でゲート酸化膜１０７をトレンチ側
面で約５００Å、トレンチ底面で約３０００Åの厚さに
形成する。次に、ポリシリコンを８０００Åの厚さに減
圧ＣＶＤ成長させ、トレンチ１０６をポリシリコンで完
全に埋め込んだ後、エッチングバックによりトレンチ１
０６以外のシリコン表面を露出させ、ゲートポリシリコ
ン電極１０８を形成する。
成長させ、フォトレジストを塗布し、フォトリソグラフ
ィ技術によりＣＶＤ酸化膜を選択的に異方性エッチング
し、フォトレジスト剥離後に前記ＣＶＤ酸化膜をマスク
１１２としてシリコンを深さ２μｍ、幅１μｍに異方性
エッチングし、トレンチ１０６を形成する。次に、前記
ＣＶＤ酸化膜をマスクとしてヒ素をドーズ量５．０Ｅ１
５／ｃｍ2 、エネルギー７０ＫｅＶでイオン注入し、ト
レンチ１０６の底面のシリコンにヒ素の高濃度な領域１
１１を形成する。次に、Ｈ2 −Ｏ2 雰囲気内の９５０度
６分３０秒の熱酸化でゲート酸化膜１０７をトレンチ側
面で約５００Å、トレンチ底面で約３０００Åの厚さに
形成する。次に、ポリシリコンを８０００Åの厚さに減
圧ＣＶＤ成長させ、トレンチ１０６をポリシリコンで完
全に埋め込んだ後、エッチングバックによりトレンチ１
０６以外のシリコン表面を露出させ、ゲートポリシリコ
ン電極１０８を形成する。
【００２０】次に、フォトレジストを塗布し、フォトリ
ソグラフィ技術により選択的にヒ素をドーズ量５．０Ｅ
１５／ｃｍ2 、エネルギー７０ＫｅＶでイオン注入し、
ｎ+ソース領域１０４を形成する。次に、ＢＰＳＧを６
５００Åの厚さにＣＶＤ成長させ、８５０度３０分程度
の熱処理でリフローした後、フォトレジストを塗布し、
フォトリソグラフィ技術により選択的に異方性エッチン
グを行い、層間ＢＰＳＧ１０９とソース・ドレインコン
タクトホールを形成する。次に、アルミニウムを４．５
μｍの厚さに蒸着またはスパッタリングし、フォトレジ
ストを塗布し、フォトリソグラフィ技術によりアルミニ
ウムを選択的に異方性エッチングし、アルミニウム電極
１１０を形成する。
ソグラフィ技術により選択的にヒ素をドーズ量５．０Ｅ
１５／ｃｍ2 、エネルギー７０ＫｅＶでイオン注入し、
ｎ+ソース領域１０４を形成する。次に、ＢＰＳＧを６
５００Åの厚さにＣＶＤ成長させ、８５０度３０分程度
の熱処理でリフローした後、フォトレジストを塗布し、
フォトリソグラフィ技術により選択的に異方性エッチン
グを行い、層間ＢＰＳＧ１０９とソース・ドレインコン
タクトホールを形成する。次に、アルミニウムを４．５
μｍの厚さに蒸着またはスパッタリングし、フォトレジ
ストを塗布し、フォトリソグラフィ技術によりアルミニ
ウムを選択的に異方性エッチングし、アルミニウム電極
１１０を形成する。
【００２１】本発明の図３の実施形態の実施例を説明す
る。抵抗率０．００１〜０．００６Ωｃｍのｎ型基板２
０１上に電界緩和領域として抵抗率０．８５Ωｃｍ、厚
さ７．５μｍのエピタキシャル層２０２を成長させる。
次に、前記シリコン表面を熱酸化し、２００Å程度の酸
化膜を成長させた後、ボロンをドーズ量２．５Ｅ１３／
ｃｍ2 、エネルギー７０ＫｅＶでイオン注入し、１１４
０度、１０分の熱処理により、ｐ型ボディ領域２０３を
形成する。次に、フォトレジストを塗布し、フォトリソ
グラフィ技術によりｐ型ボディ領域１０３の表面から選
択的にボロンをドーズ量４．０Ｅ１５／ｃｍ2 、エネル
ギー５０ＫｅＶでイオン注入し、ｐ+ バックゲート領域
２０５を形成する。
る。抵抗率０．００１〜０．００６Ωｃｍのｎ型基板２
０１上に電界緩和領域として抵抗率０．８５Ωｃｍ、厚
さ７．５μｍのエピタキシャル層２０２を成長させる。
次に、前記シリコン表面を熱酸化し、２００Å程度の酸
化膜を成長させた後、ボロンをドーズ量２．５Ｅ１３／
ｃｍ2 、エネルギー７０ＫｅＶでイオン注入し、１１４
０度、１０分の熱処理により、ｐ型ボディ領域２０３を
形成する。次に、フォトレジストを塗布し、フォトリソ
グラフィ技術によりｐ型ボディ領域１０３の表面から選
択的にボロンをドーズ量４．０Ｅ１５／ｃｍ2 、エネル
ギー５０ＫｅＶでイオン注入し、ｐ+ バックゲート領域
２０５を形成する。
【００２２】次に、フォトレジストを塗布し、フォトリ
ソグラフィ技術により選択的にヒ素をドーズ量５．０Ｅ
１５／ｃｍ2 、エネルギー７０ＫｅＶでイオン注入し、
ｎ+ソース領域２０４を形成する。次に、酸化膜を３０
００Åの厚さにＣＶＤ成長させ、フォトレジストを塗布
し、フォトリソグラフィ技術によりＣＶＤ酸化膜を選択
的に異方性エッチングし、フォトレジスト剥離後に前記
ＣＶＤ酸化膜をマスクとしてシリコンを約２μｍ深さに
異方性エッチングし、トレンチ２０６を形成する。次
に、前記ＣＶＤ酸化膜をマスクとしてヒ素をドーズ量
５．０Ｅ１５／ｃｍ2 、エネルギー７０ＫｅＶでイオン
注入し、トレンチ２０６を底面のシリコンにヒ素の高濃
度な領域２１１を形成する。次に、Ｈ2 −Ｏ2 雰囲気内
の９５０度６分３０秒の熱酸化でゲート酸化膜２０７を
トレンチ側面で約５００Å、トレンチ底面で約３０００
Åの厚さに形成する。
ソグラフィ技術により選択的にヒ素をドーズ量５．０Ｅ
１５／ｃｍ2 、エネルギー７０ＫｅＶでイオン注入し、
ｎ+ソース領域２０４を形成する。次に、酸化膜を３０
００Åの厚さにＣＶＤ成長させ、フォトレジストを塗布
し、フォトリソグラフィ技術によりＣＶＤ酸化膜を選択
的に異方性エッチングし、フォトレジスト剥離後に前記
ＣＶＤ酸化膜をマスクとしてシリコンを約２μｍ深さに
異方性エッチングし、トレンチ２０６を形成する。次
に、前記ＣＶＤ酸化膜をマスクとしてヒ素をドーズ量
５．０Ｅ１５／ｃｍ2 、エネルギー７０ＫｅＶでイオン
注入し、トレンチ２０６を底面のシリコンにヒ素の高濃
度な領域２１１を形成する。次に、Ｈ2 −Ｏ2 雰囲気内
の９５０度６分３０秒の熱酸化でゲート酸化膜２０７を
トレンチ側面で約５００Å、トレンチ底面で約３０００
Åの厚さに形成する。
【００２３】次に、ポリシリコンを４５００Åの厚さに
減圧ＣＶＤ成長させ、フォトレジストを塗布し、フォト
リソグラフィ技術によりポリシリコンをプラズマエッチ
ング等で選択的に異方性エッチングし、ゲートポリシリ
コン電極２０８を形成する。次に、ＢＰＳＧを６５００
Åの厚さにＣＶＤ成長させ、９５０度３０分程度の熱処
理でリフローし、トレンチ２０６をＢＰＳＧで完全に埋
め込んだ後、フォトレジストを塗布し、フォトリソグラ
フィ技術により選択的に異方性エッチングを行い、層間
ＢＰＳＧ２０９とソース・ドレインコンタクトホールを
形成する。次に、アルミニウムを４．５μｍの厚さに蒸
着またはスパッタリングし、フォトレジストを塗布し、
フォトリソグラフィ技術によりアルミニウムを選択的に
異方性エッチングし、アルミニウム電極２１０を形成す
る。
減圧ＣＶＤ成長させ、フォトレジストを塗布し、フォト
リソグラフィ技術によりポリシリコンをプラズマエッチ
ング等で選択的に異方性エッチングし、ゲートポリシリ
コン電極２０８を形成する。次に、ＢＰＳＧを６５００
Åの厚さにＣＶＤ成長させ、９５０度３０分程度の熱処
理でリフローし、トレンチ２０６をＢＰＳＧで完全に埋
め込んだ後、フォトレジストを塗布し、フォトリソグラ
フィ技術により選択的に異方性エッチングを行い、層間
ＢＰＳＧ２０９とソース・ドレインコンタクトホールを
形成する。次に、アルミニウムを４．５μｍの厚さに蒸
着またはスパッタリングし、フォトレジストを塗布し、
フォトリソグラフィ技術によりアルミニウムを選択的に
異方性エッチングし、アルミニウム電極２１０を形成す
る。
【００２４】なお、前記した実施形態および実施例は、
いずれもｎチャネルＭＯＳトランジスタに本発明を適用
した例であるが、ｐチャネルＭＯＳトランジスタにおい
ても本発明を同様に適用できることは言うまでもない。
いずれもｎチャネルＭＯＳトランジスタに本発明を適用
した例であるが、ｐチャネルＭＯＳトランジスタにおい
ても本発明を同様に適用できることは言うまでもない。
【００２５】
【発明の効果】以上説明したように本発明は、縦型ＭＯ
Ｓトランジスタのゲート電極を形成するためのトレンチ
の底面近傍の電界緩和領域にトレンチ側面に臨むチャネ
ル領域よりも不純物濃度の高い高濃度領域が形成されて
いるため、ＭＯＳトランジスタのオン抵抗を低減するこ
とができる。また、トレンチ内面の酸化膜は熱酸化膜で
形成され、かつその底面の膜厚は側面の膜厚よりも厚く
形成されているので、絶縁耐量を向上する一方で、膜厚
の精度および信頼性が向上されることになり、トランジ
スタ特性のばらつきと安定性が高められる。また、本発
明においては、トレンチの底面にトレンチ側面領域より
も不純物濃度の高い高濃度領域が形成された状態で熱酸
化によりトレンチ内面に熱酸化膜を形成するため、１回
の熱酸化処理により、トレンチの底面と側面とで異なる
膜厚の酸化膜を同時に形成することができ、工程数を削
減して生産性を向上することが可能となる。
Ｓトランジスタのゲート電極を形成するためのトレンチ
の底面近傍の電界緩和領域にトレンチ側面に臨むチャネ
ル領域よりも不純物濃度の高い高濃度領域が形成されて
いるため、ＭＯＳトランジスタのオン抵抗を低減するこ
とができる。また、トレンチ内面の酸化膜は熱酸化膜で
形成され、かつその底面の膜厚は側面の膜厚よりも厚く
形成されているので、絶縁耐量を向上する一方で、膜厚
の精度および信頼性が向上されることになり、トランジ
スタ特性のばらつきと安定性が高められる。また、本発
明においては、トレンチの底面にトレンチ側面領域より
も不純物濃度の高い高濃度領域が形成された状態で熱酸
化によりトレンチ内面に熱酸化膜を形成するため、１回
の熱酸化処理により、トレンチの底面と側面とで異なる
膜厚の酸化膜を同時に形成することができ、工程数を削
減して生産性を向上することが可能となる。
【図１】本発明の第１の実施形態および実施例の断面図
である。
である。
【図２】図１の構成の製造方法を説明するための断面図
である。
である。
【図３】本発明の第２の実施形態および実施例の断面図
である。
である。
【図４】従来の縦型ＭＯＳトランジスタの断面図であ
る。
る。
【図５】従来の改良された縦型ＭＯＳトランジスタの断
面図である。
面図である。
１０１，２０１ 基板 １０２，２０２ 電界緩和領域 １０３，２０３ ボディ領域 １０４，２０４ ソース領域 １０５，２０５ バックゲート領域 １０６ ，２０６ トレンチ １０７，２０７ 熱酸化膜 １０８，２０８ ゲート電極 １０９，２０９ 絶縁膜 １１０，２１０ ソース電極 １１１，２１１ 高濃度領域
Claims (4)
- 【請求項１】 第１の導電型の半導体装置基板上にドレ
イン領域としての低不純物濃度の第１の導電型の電界緩
和領域と、第２の導電型のボディ領域と、高不純物濃度
の第１の導電型のソース領域と、このソース領域と平面
方向に接続される高不純物濃度の第２の導電型のバック
ゲート領域とが順次積層され、かつ前記ソース領域から
前記電界緩和領域にまで達するトレンチが開設され、こ
のトレンチは内面に沿って酸化膜が形成され、かつその
内部には導電性のゲート電極が形成されてなる縦型ＭＯ
Ｓトランジスタを備え、前記電界緩和領域には前記トレ
ンチ底面の近傍領域に前記トレンチ側面に臨む前記ボデ
ィ領域よりも不純物濃度の高い高濃度領域が形成され、
かつ前記トレンチ内面の酸化膜は熱酸化膜で形成され、
かつその底面の膜厚は側面の膜厚よりも厚く形成されて
いることを特徴とする半導体装置。 - 【請求項２】 第１の導電型の半導体装置基板上にドレ
イン領域としての低不純物濃度の第１の導電型の電界緩
和領域と、第２の導電型のボディ領域と、高不純物濃度
の第１の導電型のソース領域と、このソース領域と平面
方向に接続される高不純物濃度の第２の導電型のバック
ゲート領域とを順次積層する工程と、前記ソース領域か
ら前記電界緩和領域にまで達するトレンチを開設する工
程と、このトレンチの底面から前記電界緩和領域に不純
物を導入してトレンチ底面近傍領域にトレンチ側面領域
よりも不純物濃度の高い高濃度領域を形成する工程と、
前記トレンチの内面を熱酸化し、底面には厚い熱酸化膜
を側面には薄い熱酸化膜をそれぞれ形成する工程と、前
記熱酸化膜で囲まれたトレンチ内に導電性材料を埋設し
てゲート電極を形成する工程を含むことを特徴とする半
導体装置の製造方法。 - 【請求項３】 前記トレンチ内面の熱酸化膜は、酸化す
る半導体層における不純物の濃度差を利用し、１回の熱
酸化によって底面と側面とで厚さの異なる膜を形する請
求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記トレンチの開設工程と、前記トレン
チ底面への不純物の導入工程は、同一のマスクを用いて
いる請求項２または３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184521A JP2917922B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184521A JP2917922B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032331A JPH1032331A (ja) | 1998-02-03 |
| JP2917922B2 true JP2917922B2 (ja) | 1999-07-12 |
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ID=16154664
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8184521A Expired - Fee Related JP2917922B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917922B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010001494A1 (en) * | 1999-04-01 | 2001-05-24 | Christopher B. Kocon | Power trench mos-gated device and process for forming same |
| JP2001036071A (ja) * | 1999-07-16 | 2001-02-09 | Toshiba Corp | 半導体装置の製造方法 |
| JP2002368220A (ja) * | 2001-06-04 | 2002-12-20 | Hitachi Ltd | 半導体装置及びこれを用いた電源システム |
| JP4225711B2 (ja) * | 2001-06-29 | 2009-02-18 | 株式会社東芝 | 半導体素子及びその製造方法 |
| US7033876B2 (en) | 2001-07-03 | 2006-04-25 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same |
| US6849898B2 (en) | 2001-08-10 | 2005-02-01 | Siliconix Incorporated | Trench MIS device with active trench corners and thick bottom oxide |
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