JPH1032331A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1032331A JPH1032331A JP8184521A JP18452196A JPH1032331A JP H1032331 A JPH1032331 A JP H1032331A JP 8184521 A JP8184521 A JP 8184521A JP 18452196 A JP18452196 A JP 18452196A JP H1032331 A JPH1032331 A JP H1032331A
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 230000005684 electric field Effects 0.000 claims abstract description 33
- 210000000746 body region Anatomy 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000000034 method Methods 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- Engineering & Computer Science (AREA)
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Abstract
間のオン抵抗が高く、かつトレンチ内に形成するゲート
酸化膜が要因とされるトランジスタ特性のばらつきや安
定性の劣化が生じる。 【解決手段】 縦型MOSトランジスタのチャネル領域
およびゲート電極を形成するためのトレンチ106の底
面近傍の電界緩和領域102に高濃度領域111が形成
され、かつトレンチの内面に熱酸化膜107が形成され
る。高濃度領域111により、トランジスタのオン抵抗
が低減される。また、トレンチ内面の熱酸化膜107は
高濃度領域111によって底面107bの膜厚が側面1
07aの膜厚よりも厚く形成されるので、絶縁耐量を向
上する一方で、膜厚の精度および信頼性が向上されるこ
とになり、トランジスタ特性のばらつきと安定性が高め
られる。
Description
スタを備える半導体装置に関し、特に比較的高電圧かつ
大電流を制御するための半導体装置とその製造方法に関
する。
に示すようなトレンチを用いてチャネルを縦型に形成し
たMOS型トランジスタが提案されている。この縦型M
OSトランジスタは、n型基板301上にドレイン領域
としてのn- 電界緩和領域302が形成されており、さ
らにその表面上にイオン注入と熱拡散等によりp型ボデ
ィ領域303、n+ ソース領域304、p+ バックゲー
ト領域305が形成されている。そして、その表面から
n- 電界緩和領域302に達するトレンチ306が形成
され、このトレンチ306の側壁はゲート酸化膜307
として形成され、かつトレンチ306内にゲート電極3
08が埋設されている。なお、ゲート電極308上には
絶縁膜309が形成されてn+ ソース領域304との絶
縁を図っており、その上に形成されたソース電極310
によりn+ ソース領域304とp+バックゲート領域3
05とが電気接続されている。
酸化膜307の近傍の、n- 電界緩和領域302とn+
ソース領域304に挟まれたp型ボディ領域303がチ
ャネルとなる。そのため、電流経路は縦型になり、チャ
ネルが横型となる横型のMOS型トランジスタよりもト
ランジスタオン時の低抵抗化が可能でなる。
スタは、ゲート酸化膜307を介してn- 電界緩和領域
302とゲート電極308とが形成する寄生容量が横型
MOS型トランジスタと比べてチップ面積比で大きくな
る。そのため、帰還容量が大きくなり、スイッチング損
失が大きくなる。寄生容量を低減するためには、ゲート
酸化膜307を厚くする方法があるが、MOS型トラン
ジスタのしきい値電圧が高くなってしまう。
開平5−335582号公報では、図5のようなMOS
型トランジスタが提案されている。この提案された縦型
MOS型トランジスタは、トレンチ306を形成した後
に、減圧CVD等を用いてトレンチが平坦になるまで、
酸化膜307Aを堆積し、その後この酸化膜307Aを
エッチングバックすることにより、第1の酸化膜307
Aをトレンチの底部に形成し、しかる上で熱酸化により
トレンチ側面に第2の酸化膜307を形成している。こ
の結果、トレンチ306は底部の第1の酸化膜307A
が厚く形成されることになる。
は、MOS型トランジスタのしきい値は第2の酸化膜3
07で決まるのでMOS型トランジスタのしきい値は変
わらない。また、底部の第1の酸化膜307Aが厚いの
で、第1の酸化膜307A6を介して、n- 電界緩和領
域302とゲート電極308とが形成する寄生容量は低
減でき、スイッチング損失を低減できる。
縦型MOSトランジスタにおいては、ドレイン−ソース
間のオン抵抗は、n- 電界緩和領域における抵抗(RJ
FET)が大きな要因となっており、ドレイン−ソース
間耐圧が約60VのMOS型トランジスタでは、オン時
抵抗中、RJFETの占める割合は30%以上になる。
そのためオン抵抗を低減するには、RJFETの低減が
課題となる。また、図5の縦型MOSトランジスタにお
いては、その製造に際してトレンチ306を平坦化する
までCVD酸化膜を堆積させるには、例えば、トレンチ
深さ2.0μm、トレンチ幅2.0μmの場合、約20
000Å程度の膜厚が必要である。そのため、エッチン
グバックの制御性が悪く、第1の酸化膜307Aを精度
よく形成することが困難となり、トランジスタ特性のば
らつきが著しいものとなる。さらに、平坦化には950
度程度の高温の熱処理が必要となるため、しきい値等の
トランジスタ特性が変化して特性の安定したトランジス
タが得られないという問題がある。
抵抗を低減するとともに、トランジスタ特性のばらつき
や安定化を図った半導体装置とその製造方法を提供する
ことを目的としたものである。
の半導体装置基板上にドレイン領域としての低不純物濃
度の第1の導電型の電界緩和領域と、第2の導電型のボ
ディ領域と、高不純物濃度の第1の導電型のソース領域
と、このソース領域と平面方向に接続される高不純物濃
度の第2の導電型のバックゲート領域とが順次積層さ
れ、かつ前記ソース領域から前記電界緩和領域にまで達
するトレンチが開設され、このトレンチは内面に沿って
酸化膜が形成され、かつその内部には導電性のゲート電
極が形成されてなる縦型MOSトランジスタを備える半
導体装置において、電界緩和領域にはトレンチ底面の近
傍領域に高濃度領域が形成され、かつトレンチ内面の酸
化膜は熱酸化膜で形成され、かつその底面の膜厚は側面
の膜厚よりも厚く形成されている。
の半導体装置基板上にドレイン領域としての低不純物濃
度の第1の導電型の電界緩和領域と、第2の導電型のボ
ディ領域と、高不純物濃度の第1の導電型のソース領域
と、このソース領域と平面方向に接続される高不純物濃
度の第2の導電型のバックゲート領域とを順次積層する
工程と、前記ソース領域から前記電界緩和領域にまで達
するトレンチを開設する工程と、このトレンチの底面か
ら前記電界緩和領域に不純物を導入してトレンチ底面近
傍領域に高濃度領域を形成する工程と、前記トレンチの
内面を熱酸化し、底面には厚い熱酸化膜を側面には薄い
熱酸化膜をそれぞれ形成する工程と、前記熱酸化膜で囲
まれたトレンチ内に導電性材料を埋設してゲート電極を
形成する工程を含んでいる。
参照して説明する。図1は本発明の第1の実施形態の半
導体装置の断面図である。基板101はできる限り低抵
抗な素材の半導体基板として構成され、この基板101
上にはドレイン領域として、pn接合の降伏電圧を維持
するためにある程度の抵抗率を持ったn型半導体の電界
緩和領域102が形成される。さらに、この表面上にチ
ャネル領域としての所要の厚さのp型ボディ領域103
が形成される。さらに、その上にボディ領域103と電
界緩和領域102の接合に達しない深さのn型ソース領
域104と、これに隣り合う領域の前記ボディ領域10
3の表面上に半導体表面から電気的接続するためのp型
バックゲート領域105が形成される。
て、表面から基板101に達しない深さのトレンチ
(溝)106が開設され、かつこのトレンチ106の底
部の近傍は電界緩和領域より高濃度なn型高濃度領域1
11が形成される。また、トレンチ106の内壁の表面
には熱酸化膜107が形成され、側面の熱酸化膜107
aの膜厚と底面の熱酸化膜107bの膜厚とでは、底面
の膜厚の方を5〜7倍厚く形成する。熱酸化膜107を
介したトレンチ106の内部はゲート電極108となる
素材で埋め込まれている。ゲート電極108の素材は、
できるだけ低抵抗であることが望ましい。ゲート電極1
08とソース領域104は絶縁膜109により絶縁され
ている。また、ソース領域104とバックゲート領域1
05はソース電極110で電気的に短絡されている。ソ
ース電極110は一般に金属が用いられる。
では、MOS型トランジスタのしきい値はトレンチ10
6の側面の熱酸化膜107aの膜厚で決まるのでMOS
型トランジスタのしきい値は変わらない。また、底面の
熱酸化膜107bが厚く形成されているためn- 電界緩
和領域102とゲート電極108とが形成する寄生容量
は低減でき、スイッチング損失が低減される。
タによれば、その動作に際しては、基板101に正、ソ
ース電極110に負の電圧を印加した上で、ゲート電極
108に正の電圧を入力してトランジスタオン状態にす
ると、電流は基板101から、ドレイン領域(電界緩和
領域)102、ボディ領域103内のゲート電極108
の近傍のチャネル領域、ソース領域104、ソース電極
110という経路で流れる。この時、電界緩和領域10
2内に高濃度領域111が存在するので、電界緩和領域
102で生じる抵抗が低減される。また、このとき、ゲ
ート電極108がソース電極110と同電位ならば、両
電極間には熱酸化膜107を挟んで電位差が生じ、電荷
がチャージされる。この時、熱酸化膜107が厚い程チ
ャージされる電荷量は少なくなり、ゲート電極108に
正の電圧が印加されてトランジスタがオンするまでの時
間が短くなる。また、トランジスタオン状態からオフ状
態へ変わる時間も同様に短くなる。
である。先ず、図2(a)のように、基板101上にn
型半導体の電界緩和領域102、p型ボディ領域10
3、n型ソース領域104を形成し、かつこのボディ領
域103上にp型不純物を導入してp型バックゲート領
域105を形成する。ついで、図2(b)のように、フ
ォトリソグラフィ技術を用いて酸化膜のマスク112を
形成し、このマスク112を利用して前記バックゲート
領域105、ボディ領域103、電界緩和領域102を
順次エッチングし、底面が電界緩和領域にまで達するト
レンチ106を開設する。さらに、前記マスク112を
利用してイオン注入を行い、トレンチ106の底面にn
型不純物をイオン注入し、トレンチ底面の近傍の電界緩
和領域102に高濃度領域111を形成する。さらに、
図2(c)のように、前記マスク112を除去した後、
熱酸化を行い、トレンチ106の内面に熱酸化膜107
を形成する。このとき、不純物濃度の相違により、トレ
ンチ106の底面では側面よりも熱酸化が進行され、底
面の熱酸化膜107bは側面の熱酸化膜107aよりも
厚く形成される。しかる後、トレンチ内に導電材を充填
し、ゲート電極108を形成する。また、トレンチを含
む領域にn型不純物を導入してソース領域104を形成
し、さらにトレンチ上に絶縁膜109を選択的に形成
し、さらにソース電極110を形成する。
底面の酸化膜107bは熱酸化法により形成されたもの
であるため、図5に示した従来構成のCVD酸化膜を厚
く堆積させたものをエッチングによりトレンチ底面に形
成したものに比較して膜厚の精度がよくなり、トランジ
スタの特性にばらつきが生じにくくなる。また、熱酸化
膜であるため信頼性も高く、安定した特性のMOSトラ
ンジスタが得られる。さらに、トレンチの底面と側面の
各熱酸化膜を1回の熱酸化処理により形成できるため、
従来のトレンチ内酸化膜を形成するような、減圧CVD
成長工程、平坦化のための熱処理工程、エッチングバッ
クの工程が不要となり、工程数が削減でき、生産性が向
上できる。
り、図1と等価な部分には下2桁が同一の符号を付して
ある。この実施形態では、ゲート電極208をトレンチ
206に埋め込むのではなく、トレンチ206の内面に
沿って所要の膜厚で導電膜を形成することによって形成
している。このため、トレンチ内に導電材を埋設するよ
りもゲート電極208の製造を容易に行うことが可能と
なる。
例を説明する。抵抗率0.001〜0.006Ωcmの
n型基板101上に電界緩和領域として抵抗率0.85
Ωcm、厚さ7.5μmのエピタキシャル層102を成
長させる。次に、エピタキシャル層表面を熱酸化し、2
00Å程度の酸化膜を成長させた後、ボロンをドーズ量
2.5E13/cm2 、エネルギー70KeVでイオン
注入し、1140度、10分の熱処理により、p型ボデ
ィ領域103を形成する。次に、フォトレジストを塗布
し、フォトリソグラフィ技術により、p型ボディ領域1
03の表面から選択的にボロンをドーズ量4.0E15
/cm2 、エネルギー50KeVでイオン注入し、p+
バックゲート領域105を形成する。
成長させ、フォトレジストを塗布し、フォトリソグラフ
ィ技術によりCVD酸化膜を選択的に異方性エッチング
し、フォトレジスト剥離後に前記CVD酸化膜をマスク
112としてシリコンを深さ2μm、幅1μmに異方性
エッチングし、トレンチ106を形成する。次に、前記
CVD酸化膜をマスクとしてヒ素をドーズ量5.0E1
5/cm2 、エネルギー70KeVでイオン注入し、ト
レンチ106の底面のシリコンにヒ素の高濃度な領域1
11を形成する。次に、H2 −O2 雰囲気内の950度
6分30秒の熱酸化でゲート酸化膜107をトレンチ側
面で約500Å、トレンチ底面で約3000Åの厚さに
形成する。次に、ポリシリコンを8000Åの厚さに減
圧CVD成長させ、トレンチ106をポリシリコンで完
全に埋め込んだ後、エッチングバックによりトレンチ1
06以外のシリコン表面を露出させ、ゲートポリシリコ
ン電極108を形成する。
ソグラフィ技術により選択的にヒ素をドーズ量5.0E
15/cm2 、エネルギー70KeVでイオン注入し、
n+ソース領域104を形成する。次に、BPSGを6
500Åの厚さにCVD成長させ、850度30分程度
の熱処理でリフローした後、フォトレジストを塗布し、
フォトリソグラフィ技術により選択的に異方性エッチン
グを行い、層間BPSG109とソース・ドレインコン
タクトホールを形成する。次に、アルミニウムを4.5
μmの厚さに蒸着またはスパッタリングし、フォトレジ
ストを塗布し、フォトリソグラフィ技術によりアルミニ
ウムを選択的に異方性エッチングし、アルミニウム電極
110を形成する。
る。抵抗率0.001〜0.006Ωcmのn型基板2
01上に電界緩和領域として抵抗率0.85Ωcm、厚
さ7.5μmのエピタキシャル層202を成長させる。
次に、前記シリコン表面を熱酸化し、200Å程度の酸
化膜を成長させた後、ボロンをドーズ量2.5E13/
cm2 、エネルギー70KeVでイオン注入し、114
0度、10分の熱処理により、p型ボディ領域203を
形成する。次に、フォトレジストを塗布し、フォトリソ
グラフィ技術によりp型ボディ領域103の表面から選
択的にボロンをドーズ量4.0E15/cm2 、エネル
ギー50KeVでイオン注入し、p+ バックゲート領域
205を形成する。
ソグラフィ技術により選択的にヒ素をドーズ量5.0E
15/cm2 、エネルギー70KeVでイオン注入し、
n+ソース領域204を形成する。次に、酸化膜を30
00Åの厚さにCVD成長させ、フォトレジストを塗布
し、フォトリソグラフィ技術によりCVD酸化膜を選択
的に異方性エッチングし、フォトレジスト剥離後に前記
CVD酸化膜をマスクとしてシリコンを約2μm深さに
異方性エッチングし、トレンチ206を形成する。次
に、前記CVD酸化膜をマスクとしてヒ素をドーズ量
5.0E15/cm2 、エネルギー70KeVでイオン
注入し、トレンチ206を底面のシリコンにヒ素の高濃
度な領域211を形成する。次に、H2 −O2 雰囲気内
の950度6分30秒の熱酸化でゲート酸化膜207を
トレンチ側面で約500Å、トレンチ底面で約3000
Åの厚さに形成する。
減圧CVD成長させ、フォトレジストを塗布し、フォト
リソグラフィ技術によりポリシリコンをプラズマエッチ
ング等で選択的に異方性エッチングし、ゲートポリシリ
コン電極208を形成する。次に、BPSGを6500
Åの厚さにCVD成長させ、950度30分程度の熱処
理でリフローし、トレンチ206をBPSGで完全に埋
め込んだ後、フォトレジストを塗布し、フォトリソグラ
フィ技術により選択的に異方性エッチングを行い、層間
BPSG209とソース・ドレインコンタクトホールを
形成する。次に、アルミニウムを4.5μmの厚さに蒸
着またはスパッタリングし、フォトレジストを塗布し、
フォトリソグラフィ技術によりアルミニウムを選択的に
異方性エッチングし、アルミニウム電極210を形成す
る。
いずれもnチャネルMOSトランジスタに本発明を適用
した例であるが、pチャネルMOSトランジスタにおい
ても本発明を同様に適用できることは言うまでもない。
Sトランジスタのチャネル領域およびゲート電極を形成
するためのトレンチの底面近傍の電界緩和領域に高濃度
領域が形成されているため、MOSトランジスタのオン
抵抗を低減することができる。また、トレンチ内面の酸
化膜は熱酸化膜で形成され、かつその底面の膜厚は側面
の膜厚よりも厚く形成されているので、絶縁耐量を向上
する一方で、膜厚の精度および信頼性が向上されること
になり、トランジスタ特性のばらつきと安定性が高めら
れる。また、本発明においては、トレンチの底面に高濃
度領域が形成された状態で熱酸化によりトレンチ内面に
熱酸化膜を形成するため、1回の熱酸化処理により、ト
レンチの底面と側面とで異なる膜厚の酸化膜を同時に形
成することができ、工程数を削減して生産性を向上する
ことが可能となる。
である。
である。
である。
る。
面図である。
Claims (4)
- 【請求項1】 第1の導電型の半導体装置基板上にドレ
イン領域としての低不純物濃度の第1の導電型の電界緩
和領域と、第2の導電型のボディ領域と、高不純物濃度
の第1の導電型のソース領域と、このソース領域と平面
方向に接続される高不純物濃度の第2の導電型のバック
ゲート領域とが順次積層され、かつ前記ソース領域から
前記電界緩和領域にまで達するトレンチが開設され、こ
のトレンチは内面に沿って酸化膜が形成され、かつその
内部には導電性のゲート電極が形成されてなる縦型MO
Sトランジスタを備え、前記電界緩和領域には前記トレ
ンチ底面の近傍領域に高濃度領域が形成され、かつ前記
トレンチ内面の酸化膜は熱酸化膜で形成され、かつその
底面の膜厚は側面の膜厚よりも厚く形成されていること
を特徴とする半導体装置。 - 【請求項2】 第1の導電型の半導体装置基板上にドレ
イン領域としての低不純物濃度の第1の導電型の電界緩
和領域と、第2の導電型のボディ領域と、高不純物濃度
の第1の導電型のソース領域と、このソース領域と平面
方向に接続される高不純物濃度の第2の導電型のバック
ゲート領域とを順次積層する工程と、前記ソース領域か
ら前記電界緩和領域にまで達するトレンチを開設する工
程と、このトレンチの底面から前記電界緩和領域に不純
物を導入してトレンチ底面近傍領域に高濃度領域を形成
する工程と、前記トレンチの内面を熱酸化し、底面には
厚い熱酸化膜を側面には薄い熱酸化膜をそれぞれ形成す
る工程と、前記熱酸化膜で囲まれたトレンチ内に導電性
材料を埋設してゲート電極を形成する工程を含むことを
特徴とする半導体装置の製造方法。 - 【請求項3】 トレンチ内面の熱酸化膜は、酸化する半
導体層における不純物の濃度差を利用し、1回の熱酸化
によって底面と側面とで厚さの異なる膜を形する請求項
2の半導体装置の製造方法。 - 【請求項4】 トレンチの開設工程と、トレンチ底面へ
の不純物の導入工程は、同一のマスクを用いている請求
項2または3の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP8184521A JP2917922B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP8184521A JP2917922B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1032331A true JPH1032331A (ja) | 1998-02-03 |
JP2917922B2 JP2917922B2 (ja) | 1999-07-12 |
Family
ID=16154664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP8184521A Expired - Fee Related JP2917922B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置及びその製造方法 |
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Country | Link |
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JP (1) | JP2917922B2 (ja) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 9 |
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|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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