JP2003529940A - 改善されたオン状態特性を有する高電圧薄膜トランジスタおよびその製造方法 - Google Patents

改善されたオン状態特性を有する高電圧薄膜トランジスタおよびその製造方法

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Abstract

(57)【要約】 この発明は、改善された電流処理能力を有するＳＯＩ・ＬＤＭＯＳ装置、特に改善されたブレークダウン電圧能力を維持しながら、ソースフォロワモードで用いられる装置を指向している。電流処理能力における改善は、ソースと薄いドリフト領域との間にオフセット領域を導入することにより第１実施形態において達成されている。オフセット領域は、直線状に不純物を添加する始まり、および薄いドリフト領域となるＳＯＩ層が薄くなったところまでの間のオフセットを実現している。第２実施形態においては、ＳＯＩ装置の電流処理能力の更なる増加が、オフセット領域上に酸化層を製造することにより達成され、この酸化層の厚さは最大で、薄いドリフト層上に形成された酸化層の厚さの約半分にまで変化している。

Description

【発明の詳細な説明】
【０００１】 この発明は、オン状態で動作しているときに改善された電流処理能力を有する
高電圧用で薄膜の絶縁物上半導体（Semiconductor-On-Insulator―ＳＯＩ―）装
置を備えている。特に、この発明は、ＳＯＩ装置の電流処理能力を顕著に改善す
る薄いドリフト領域と本体との間の厚さを変化させるオフセット領域を導入する
ようにした、特別なＳＯＩ装置の構成およびこの装置を製造する方法を備えてい
る。
【０００２】 この発明は、高電圧の適用に適合される集積化された回路装置に係り、特に絶
縁物上半導体（Semiconductor-On-Insulator―ＳＯＩ―）の使用により製造され
ると共に、改善されたオフ状態電圧ブレークダウン能力を維持しながら改善され
たオン状態電流処理能力を示す集積化回路装置に関する。
【０００３】 従来の高電圧トランジスタはこれまで長い間、高電圧を切り換えてきていた。
これらの装置を用いるとき、高電圧トランジスタの切換機能を制御するために、
関連（associated―付属された）する制御装置（好ましくは複数に応用される集
積化回路）を使用することが必要であった。関連制御機器は具体的には、高電圧
トランジスタよりもより低い電圧で動作している。動作電圧が異なるといった理
由を含むたくさんの実用上の理由により、低電圧回路および高電圧トランジスタ
は、それぞれ独立した装置内に１回で加工（fabricated―実装）されていた。
【０００４】 最大限のパッケージング効率と総部品点数の低減との相互目標を達成するため
に、高電圧トランジスタおよび集積化回路内の関連制御機器を製造することが望
まれてきている。単一の集積化回路内での製造は、これらの回路の低電圧部分が
高電圧部分から電気的に絶縁されていること、およびこれらの回路が所定の適用
のために充分な電流処理能力を明らかにすることを要求している。
【０００５】 これらの要求は、オフ状態およびオン状態という−高電圧トランジスタ集積化
回路の２つの明確な動作モードを含んでいる。オフ状態の性能は、ブレークダウ
ン能力により評価されている。オン状態の性能は、オン抵抗と電流処理能力とに
よって評価されている。高電圧集積化回路が直面している第１の問題は、装置の
オフ状態の間の電圧ブレークダウンを含んでいたことであった。このような問題
は、種々の構成要素および従属回路の不十分な電気的な絶縁により引き起こされ
ており、このような装置は、オン状態への異常電圧ブレークダウンの傾向があっ
た。
【０００６】 集積回路内の電気的に絶縁する構成要素のこのような１つの方法は、いわゆる
“誘電絶縁”方法である。この方法においては、例えば二酸化シリコンのような
電気的に絶縁する材料が異なる電位で動作する個々の構成要素を絶縁するために
用いられている。“絶縁物”が二酸化シリコンとして引用され“シリコン”が絶
縁層の表面に堆積（または蒸着）された半導体層として引用されている、いわゆ
る“絶縁物上シリコン”（ＳＯＩ）は、このような誘電絶縁方法の１つの具体例
である。この技術において、これらの装置は、その厚さがおよそ０．１−２ミク
ロン（μｍ）で、具体的には０．１−５ミクロン（μｍ）の厚さの二酸化シリコ
ンの誘電層によりシリコン基板から分離された、シリコン層となるように製造さ
れている。
【０００７】 高電圧集積化回路の電圧ブレークダウン能力への更なる改善は、本体とドレイ
ン領域との間の薄いドリフト領域内の直線状のドーピング（不純物添加）の導入
により達成されている。ここへの記載により、その全体が参考文献として組み込
まれるマーチャントほか（Merchant et al）へ付与された米国特許第５，３００
，４４８号公報は、とりわけ非常に薄い（１ミクロン（μｍ）よりも薄い）ＳＯ
Ｉ膜への、とりわけ高電圧のブレークダウン能力を達成する、装置構成と製造方
法とを開示している。これらの装置は、オフ状態の間に（７００ボルト以上の）
高電圧ブレークダウン能力を達成すると共に、適用例が相対的に高電流処理能力
を要求しているような瞬間に直面している第２の限定用ではないたくさんの高電
圧適用のための興味を喚起する設計上の解決法を提供しようとするものであろう
。この発明の主題はとりわけ、これらの電流および電力処理能力を改善すること
によりこの限定を克服する非常に薄い（１ミクロン―μｍ―よりも薄い）ＳＯＩ
膜を有する装置に対する更なる改善を含んでいる。
【０００８】 解決されるこれらの問題や限定の克服は、本体領域に隣接する薄膜層内にピン
チオフする（摘み取る）このような装置の感受性を含んでいる。この問題は、特
にソースフォロワ（ソースの方が高い）適用例で動作している薄膜ＳＯＩ装置に
ついてとりわけ言明される。具体的な例としては、電子安定器やモータドライブ
がある。このような回路において、２つのスイッチ―ソースフォロワの高い側の
トランジスタ―の上側のソースは、上述した接地電位よりも上を（高い電位で）
浮遊していなくてはならず、かつ、回路内の最も高い電圧にまでバイアスされて
いても良い。
【０００９】 ソース電極が、（ゼロかまたは接地電位である）基板に関して正極（Ｖｓ）に
バイアスされているとき、装置のドリフト領域の一部は空乏化されて、これによ
り電流の流れにとって役立つ切断面領域を低減でき、オン抵抗を増大させること
ができる。さらに、シリコン基板は電流を高いドレイン電圧で飽和させる電界プ
レートとして作用している。ドリフト領域内の空乏（デプレッション）層は、飽
和電流の大きさを小さくする。
【００１０】 増加する層の厚さは装置の電力処理能力を増加させることはないであろうし、
その理由は、直線状の不純物添加がブレークダウン電圧能力を増加させることは
薄膜層内のみのことだからである。このような限定は従来、相対的に高い電流処
理能力が追求されていた薄膜ＳＯＩ装置の実用性を制限していた。
【００１１】
【発明の概要】
したがって、この発明の目的は、装置の所望の電圧ブレークダウン能力（絶縁
破壊の強さ）を維持している間に、薄膜で高電圧のＳＯＩ装置の電流および電力
処理能力を増加させることにある。
【００１２】 したがって、この発明の他の目的は、装置の所望の電圧ブレークダウン能力を
維持している間に、薄膜で高電圧のＳＯＩ装置のオン抵抗を低減させることにあ
る。
【００１３】 したがってまた、この発明のさらに他の目的は、受け入れがたい装置の寸法を
大きくすることなく、薄膜で高電圧のＳＯＩ装置の電流および電力処理能力を増
加させることにある。
【００１４】 したがって、この発明の更なる目的は、受け入れがたい装置の寸法を大きくす
ることなく、薄膜で高電圧のＳＯＩ装置のオン抵抗を低減させることにある。
【００１５】 したがってまた、この発明のより更なる目的は、この装置がソースフォロワモ
ードで動作しているときに、薄膜で高電圧のＳＯＩ装置の電流および電力処理能
力を増加させることにある。
【００１６】 したがって、この発明の目的は、この装置がソースフォロワモードで動作して
いるときに、薄膜で高電圧のＳＯＩ装置のオン抵抗を低下させることにある。
【００１７】 したがって、この発明の他の目的は、改善された電流および電力処理能力を有
すると共に製造に際して経済的な薄膜で高電圧のＳＯＩ装置を提供することにあ
る。
【００１８】 したがって、この発明のさらに他の目的は、電流および電力処理能力を改善さ
せた薄膜で高電圧のＳＯＩ装置を製造する方法を提供することにある。
【００１９】 したがってまた、この発明の更なる目的は、オン抵抗を低減させた薄膜で高電
圧のＳＯＩ装置を製造する方法を提供することにある。
【００２０】 したがってまた、この発明のより更なる目的は、ソースフォロワモードで動作
するときに、電流および電力処理能力を改善させた薄膜で高電圧のＳＯＩ装置を
製造する方法を提供することにある。
【００２１】 したがってまた、この発明の目的は、ソースフォロワモードで動作していると
きに、オン抵抗を低減させた薄膜で高電圧のＳＯＩ装置を製造する方法を提供す
ることにある。
【００２２】 従来の技術において直面していたこれらの問題は、薄膜のＳＯＩ装置の構成を
変更することにより、この発明の実施形態において解決された。この装置の所望
の電圧ブレークダウン能力を維持しながら、ドリフト領域における直線状のドー
ピングプロファイル（不純物を添加すること）の始まりに関連してＬＤＭＯＳ装
置内のドリフト領域を薄くすることが、装置のソースフォロワ電流の流れを改善
していることが見出だされた。さらに、この装置の所望の電圧ブレークダウン能
力を同様に維持しながら、薄いドリフト領域の上側を覆って形成された隣接する
絶縁層の厚さの約半分にまで変更しているオフセット領域の上側を覆って酸化層
を形成することが、また、この装置のソースフォロワ電流処理能力を改善してい
ることも見出された。この発明の第１の実施形態において、改善されたソースフ
ォロワ電流処理能力を有する薄膜ＳＯＩ装置は、シリコン基板の上方に堆積され
たＳＯＩ層を備えている。側方への連続において、ソース領域、本体領域、オフ
セット領域、ドリフト領域およびドレイン領域が、ＳＯＩ層内に形成されている
。酸化層は、ドリフト領域の上方に作られる。直線状の不純物の添加が、高電圧
ブレークダウン電圧能力を与えるためにオフセットおよびドリフト領域内に提供
される。直線状の不純物添加のオフセットに関連するドリフト領域を薄くするこ
とをオフセットすることによる本体と薄いドリフト領域との間のオフセット領域
の導入は、従来技術の薄膜ＳＯＩ装置で直面させられている空乏（デプレション
）効果を顕著に低減させ、これにより、装置の所望の電圧ブレークダウン能力（
絶縁破壊への強さ）を維持しながら、装置の電流および電力処理能力を顕著に増
加させている。
【００２３】 この発明の第２の実施形態においては、同様に改善されたソースフォロワ電流
処理能力を有する薄膜ＳＯＩ装置が、シリコン基板上に堆積されたＳＯＩ層を備
えている。側方への連続において、ソース領域、本体領域、オフセット領域、ド
リフト領域およびドレイン領域が、ＳＯＩ層内に形成されている。酸化層は、ド
リフト領域の上方に作られる。オフセット領域の上方の酸化層の厚さは、ドリフ
ト領域の上の酸化層の厚さの約半分に変化している。直線状の不純物の添加が、
装置のために高電圧ブレークダウン電圧能力を与えるためにオフセットおよびド
リフト領域内に提供される。オフセット領域の上方の酸化層の形成は、オフセッ
ト領域の側方への広がりがさらに増加させられることを許容し、これにより、装
置の所望の電圧ブレークダウン能力（絶縁破壊への強さ）を依然として維持させ
ながら、装置のソースフォロワ電流処理能力を一層改善している。
【００２４】 ＳＯＩ装置のソースフォロワ電流処理能力における改善を達成する、この発明
の方法は、本体領域と薄いドリフト領域との間の薄膜ＳＯＩ層にオフセット領域
を導入する追加的製造ステップを備える製造技術を含んでいる。これらの製造ス
テップは直線状の不純物添加の始まりに関連するドリフト領域を薄くすることの
始まりを位置ずれさせる効果を有している。この発明の追加的方法は、薄いドリ
フト領域の上方に堆積された酸化層の厚さの役半分の厚さを有するオフセット領
域の上方に酸化層を形成する製造ステップを備えている。オフセット領域の上方
の酸化層の製造は、オフセット領域の側方への広がりが増加させられることを許
容し、これにより、この装置のブレークダウン電圧能力を低下させることなしに
、装置のソースフォロア電流処理能力をさらに増加させることになる。
【００２５】
【発明の実施の形態】
この発明の上述したおよびその他の目的および長所は、添付図面と結合して与
えられる以下の詳細な説明を熟慮することにより明らかとなるであろう。
【００２６】Ａ．従来の技術 図１は、従来技術により製造された従来技術による高電圧ＳＯＩ・ＬＤＭＯＳ
トランジスタを示している。このトランジスタは、基板１０と、酸化層２０と、
エピタキシャル膜層３０と、ソース電極６０と、ゲート電極７０と、ドレイン電
極８０と、を備えている。
【００２７】 ソース領域３１に関連する説明から開始すると、薄膜層３０はさらに、横方向
の連続において左から右に向かって、ソース領域３１、本体領域３２、薄いドリ
フト領域３５、およびドレイン領域３６を備えている。薄いドリフト領域３５の
延長は、参考線５により示された原点からスタートして参考線７へと延長する長
さＬだけ延長されている。ゲート酸化層４１およびドリフト領域絶縁層４２が、
薄膜層３０の上に形成されている。多結晶シリコンゲート５０は、ゲート酸化層
４１とドリフト領域絶縁層４２の上に作られている。高い電圧ブレークダウン能
力（絶縁破壊の強さ）を達成するために、ドリフト領域３５は、１ミクロン（μ
ｍ）よりも薄く形成され、直線状の不純物の添加がドリフト領域に導入される。
不純物の添加は、本体領域３２に近い領域３３の最小の部分からドレイン領域３
６に隣接するドリフト領域３５における最大の部分へと変化している。図１に示
される装置の直線状の不純物の添加の始まりは、参考線５により示された原点か
ら両方ともが開始する薄いドリフト領域３５を生成するＳＯＩ層３０を薄くする
ことに一致している。この構成が、（７００ボルト以上の）高ブレークダウン電
圧の達成を可能にしている。しかしながら、ソースフォロワモードにおいて、図
２に示されるように先行技術の装置は上述した問題に直面していた。
【００２８】 図２は、同一のチップ上の２つの電力トランジスタを含む典型的な集積化され
たハーフブリッジ回路を示している。この回路は、制御回路９２と、ソースフォ
ロワトランジスタ９４と、共通ソーストランジスタ９６と、負荷９８と、を備え
ている。この回路において、ソースフォロワトランジスタ９４のソースノードは
動作状態に依存して７００ボルトにまでバイアスされることが可能になる。
【００２９】 ソース電極が（接地電位またはゼロ電位である）基板に関連して正極（Ｖｓ）
にバイアスされるときに、装置の本体に隣接するドリフト領域３５の一部分３３
は、空乏化して、これにより、電流の流れにとって役に立つ断面領域を減少させ
てその結果としてオン抵抗が増加することになる。さらに、シリコン基板は電界
プレートとして作用し、電流を高いドレイン電圧で飽和させている。ドリフト領
域内の空乏層は飽和電流の振幅を低くしている。図５の曲線（ａ）は従来技術に
したがって製造された装置のためのドレイン電圧対ドレイン電流特性を示してお
り、この装置の相対的に低い電流処理能力を示している。この発明はこれらの問
題を解決し、これによって、以下のようなやり方によりこれらの装置の電流処理
能力を改善させている。
【００３０】Ｂ．第１実施形態 図３は、この発明の第１実施形態を示している。トランジスタは、基板１１０
と、酸化層１２０と、エピタキシャル膜層１３０と、ソース電極１６０と、ゲー
ト電極１７０と、ドレイン電極１８０とを備えている。ソース領域１３１から説
明を開始すると、薄膜層１３０はさらに、横方向の連続において左から右に向か
って、ソース領域１３１と、本体領域１３２、オフセット領域１３４と、ドリフ
ト領域１３５と、ドレイン領域１３６とを備えている。ドリフト領域１３５は、
参考線１０５により示される原点から開始して参考線１０７まで延びる横方向の
長さＬだけ延長している。オフセット領域は、参考線１０５から参考線１０６ま
での横方向の長さＤだけ延長している。
【００３１】 ゲート電極１４１およびドリフト領域絶縁層１４２は、薄膜層１３０の上に形
成されている。多結晶シリコンゲート１５０は、ゲート酸化層１４０およびドリ
フト領域絶縁層１４２の上に作られている。図１においては、ドリフト領域が薄
くなる始まりの部分と直線状の不純物の添加の始まる部分とは、原点５で一致し
ていた。図３の装置においては、直線状の不純物の添加の始める部分は原点１０
５であるが、ドリフト領域の薄くなり始める部分は原点１０５で一致しておらず
、その代わりに、参考線１０５と参考線１０６との間の横方向の距離を表示して
いる距離Ｄだけオフセットされている。薄いドリフト領域１３５よりも大きい厚
さを有するオフセット領域を導入することによって、本体領域１３２に隣接する
電流の流れに役に立つ断面領域が、図１の装置に鑑みて顕著に増加される。
【００３２】 オフセット領域１３４の導入は、ＳＯＩ装置の構成における高電圧ブレークダ
ウン能力に妥協することなく、２ミクロン（μｍ）のオフセット分で、図５の曲
線（ｂ）に示されているように、電流の流れが飽和されたソースフォロワにおけ
る顕著な増大を結果している。このことは、ソースフォロワモードでの負荷に対
して高電力レベルを供給することができる装置を結果している。この装置の構成
は、例えば、最高で１１００Ｖまでの広い電圧（したがって適用）範囲にわたっ
て用いることができる。この電圧レベルにおいて、具体的な装置の寸法は、ＳＯ
Ｉ層の厚さ：０．２５ないし１．５ミクロン（μｍ）；埋め込まれた酸化物の厚
さ：１．０ないし６．０ミクロン（μｍ）；オフセット領域長Ｄ：２ないし６ミ
クロン（μｍ）；オフセット領域の厚さＴｏｆｆｓｅｔ：１．０ないし１．５ミ
クロン（μｍ）；ドリフト領域長Ｌ：１０．０ないし１００．０ミクロン（μｍ
）；ドリフト領域の厚さＴｄｒｉｆｔ：０．２ないし０．５ミクロン（μｍ）。
【００３３】 この装置の高ブレークダウン電圧能力は、オフセット領域１３４および薄いド
リフト領域１３５に直線状の不純物の添加を導入することにより達成されている
。この不純物の添加は、本体領域１３２に隣接するオフセット領域１３４内の最
小位置から、ドレイン領域１３６に隣接する薄いドリフト領域内の最大位置まで
変化する。この不純物添加は、以下の式にしたがって最適に変化しており、この
式において、Ｑ（０）は最小の添加値；Ｘは参考原点１０５からの横方向の距離
；Ｌは薄いドリフト領域の長さ；そして、Ｄはオフセット領域の長さである： Ｑ（Ｘ）＝Ｑ（０）＋（（Ｘ／（ｌ＋Ｄ））Ｑｍａｘ Ｑ（０）に関する具体的値は、６×１０１１ｃｍ−２〜１．５×１０１２ｃｍ−２ であり、Ｑｍａｘに関する具体的値は、１．４×１０１３ｃｍ−２〜３．４
×１０１３ｃｍ−２である。
【００３４】 図１の装置に対して図３の装置の改善されたソースフォロワ電流処理能力は、
距離Ｄによる直線状不純物添加マスクに関するドリフト領域酸化層マスクをオフ
セットさせることにより達成されている。その結果、オフセット領域１３４内の
ＳＯＩ層１３０は、本体領域３２に隣接する図１の装置の対応する領域３３より
も薄くなると共に横方向にはより長く延長されている。この厚さにおける相違は
、何れかの電荷のバックグラウンドレベルＱのために、図３の装置のオフセット
領域１３４の添加の容積濃度が、図１の装置の本体領域３２に直ぐに隣接する薄
いドリフト領域３３のためのものよりも低くなるであろうということを意味して
いる。
【００３５】 担体移動度は、添加の容積濃度の機能であり、添加容積レベルが増加するにつ
れて移動度は減少する。図３の装置のオフセット領域１３４内の移動度は何れか
の電荷のバックグラウンドレベルのための図１の装置の本体領域に直ぐに隣接す
る薄いドリフト領域３３のための移動度よりも、より高くなっているので、オー
ム電流の流れは、より大きくなるに違いない。したがって、オフセット領域の濃
度は、ソースローおよびソースハイの両方のバイアスモードにおいても飽和電流
の流れを増加させる。
【００３６】 オフセット領域濃度の効果は、ソースハイのバイアスモードにおいて、より顕
著となる。図１または図３の装置のそれぞれのソース領域は基板ウェハのその上
方でバイアスされているので、空乏および反転層が図１の装置の領域３３内およ
び図３の装置のオフセット領域１３４内に形成されている。図１の装置は、図３
の装置のより薄いオフセット領域１３４に比較してその相対的な層の厚さに起因
して、空乏層の形成にとってとりわけ影響を受け易いものである。その結果、図
１の装置内に形成された空乏層は、図１の装置の領域３３内を流れる電流の流れ
にとって役に立つ断面領域を実質的に低減させ、これにより、装置の飽和電流の
流れを減少させることができる。
【００３７】 層の厚さを増加させる相対的な効果は、電圧制御トランジスタとしての図３の
オフセット領域１３４を処理することにより決定することができる。したがって
飽和電流密度は下式（１）のように表現できる： Ｊｓａｔ〜ｑｖｓａｔ（ｔｓｏｉ−ｗ）Ｑ／ｑｔｓｏｉ （１）
【００３８】 ここで、Ｑは電荷バックグラウンドレベルであり、ｔｓｏｉ はオフセット領
域１３４または領域３３内のＳＯＩ層の厚さであり、ｖｓａｔ は飽和速度であ
り、またｗはソースフォロワバイアスに起因する基板ＭＯＳキャパシタからの空
乏層の幅である。何れかの点における空乏層の最大幅は下式により表現できる： ｗ（ｘ）＝[（４ｅｓｉ ｔｓｏｉ（ｘ）Ｖｆ（ｘ）／Ｑ（ｘ））]１／２
（２）
【００３９】 ここで、ＶｆはＳＯＩ／埋め込み酸化インターフェースに沿ったフェルミ電位
である。Ｊｓａｔはｔｓｏｉ−ｔｓｏｉ １／２に沿って比例しているので、図３
の装置のオフセット領域１３４と図１の装置の領域３３の厚さとの間の相対的な
厚さの差により表現されるＳＯＩ層の厚さにおける増加は、Ｊｓａｔ を増加さ
せるであろう。図３のオフセット領域１３４における厚さｔｓｏｉ は、ＭＯＳ
キャパシタからの最大空乏幅よりもより大きくなるべきであるし、より薄いｔｓ ｏｉ は、飽和電流をより大きくさせる。
【００４０】 したがって、直線状の不純物の添加の原点に関してドリフト領域酸化層マスク
をオフセットさせることにより、ＳＯＩ層の厚さを増加させることが、ソースロ
ーおよびソースハイのオームおよび飽和電流密度を改善することは既に証明され
ている。用いられることが可能な最大の長さが、装置の構成における横方向の電
界を平均化するために重大な比率とＳＯＩおよび酸化層の相対的な厚さにより決
定される。
【００４１】 示されているように、飽和電流密度は、オフセット領域内の電荷バックグラン
ドレベルに対して正比例している。不純物添加のバックグランドレベルを増加さ
せることは、オーム伝導の増加のように、飽和電流における顕著な増加を結果す
るであろうし、ソースハイバイアスでの基板ＭＯＳからの空乏領域のネット効果
がより小さくなって電流の流れのためのより大きな断面の提供を結果することに
なる。
【００４２】Ｃ．第２実施形態 図４は、この発明の第２実施形態を示している。トランジスタは、基板２１０
と、酸化層２２０と、エピタキシャル膜層２３０と、ソース電極２６０と、ゲー
ト電極２７０と、ドレイン電極２８０とを備えている。ソース領域２３１から説
明を開始すると、この薄膜層２３０はさらに、横方向に連続して左から右に、ソ
ース領域２３１と、本体領域２３２と、オフセット領域２３４と、ドリフト領域
２３５と、ドレイン領域２３６とを備えている。ゲート絶縁層２４１、オフセッ
ト領域酸化層２４２およびドリフト領域絶縁層２４３は、薄膜層２３０の上方に
形成されている。多結晶シリコンゲート２５０は、ゲート酸化層２４１、オフセ
ット領域酸化層２４２およびドリフト領域酸化層２４３の上方に、形成されてい
る。図３の装置のように、直線状の不純物添加が２０５で始まる間に、ドリフト
領域を薄くすることの始まりは、原点２０５に一致しないが、参考線２０５と参
考線２０６との間の間隔により測定された距離Ｄによってオフセットされている
。同様に図３に示された第１実施形態のように、薄いドリフト領域よりも薄いオ
フセット領域の導入は、本体領域に隣接する電流の流れに役立つ領域を増加させ
ている。
【００４３】 ＳＯＩ・ＬＤＭＯＳ薄膜構造の電流処理能力における更なる増加は、オフセッ
ト領域を覆って追加的酸化層２４２を形成することにより達成されている。オフ
セット領域上に酸化層２４２を形成しているので、この酸化層は、ドリフト領域
の上に堆積された酸化層２４３の厚さの約２分の１にまで変化する厚さを有し、
オフセット領域の横方向への広がりにおける更なる増加は、装置のブレークダウ
ン電圧能力を減少させることなく、導入可能である。１２ミクロン（μｍ）の長
さのオフセット領域を有する装置に関する電流特性は、図５に曲線（ｃ）によっ
て示されており、この特性はオフセット領域と酸化層との結合が実質的な利益を
有することを証明している。具体的な装置の寸法は：Ｄ＝２〜１２ミクロン（μ
ｍ）；Ｔｏｆｆｓｅｔ＝０．７５〜１．０ミクロン（μｍ）；Ｌ＝１０〜１００
ミクロン（μｍ）；Ｔｄｒｉｆｔ＝０．２〜０．５ミクロン（μｍ）である。オ
フセット領域酸化層およびドリフト領域酸化層の具体的な厚さは、それぞれ１．
０〜１．５ミクロン（μｍ）と２．０〜３．０ミクロン（μｍ）である。
【００４４】 二次元酸化技術は、ドリフト領域酸化層とオフセット領域酸化層との間の酸化
遷移層をさらに伸ばすために用いられていても良い。その結果、この装置は理想
的なゲーティッドダイオード構造に一層近い構造へと接近した改善された構造を
有している。オフセット領域は、オン状態特性（オン抵抗および最大電流）を改
善すると共に、オフセット領域絶縁層はオフセット構造のブレークダウン電圧を
改善している。
【００４５】 オフセット領域２３４の上で酸化層２４２が成長することは、オフセット領域
はドレインの方向に向かって横方向に延長するので、オフセット領域における全
体の電界は増加している。不純物の添加のバックグランドと横方向のオフセット
長との特定の結合のために、オフセット領域における装置構造のブレークダウン
が起こりそうになり、その理由はオフセット領域における縦方向の進路が全体と
してのイオン化の進路に寄与することになるからである。オフセット領域の構造
に起因するブレークダウン電圧を低減させる可能性を減少させるために、二酸化
シリコン層２４２は、この領域を薄くするオフセットシリコンの上面で成長され
る。この（酸化成長により）薄くすることは、電圧処理における以下のような効
果を有する。
【００４６】 第１に、オフセット領域内でＳＯＩ層を薄くすることは、縦方向のブレークダ
ウン通路の寄与を低減させ、これによりオフセット領域の追加がブレークダウン
電圧を低下させることがない。第２に、ドリフト領域酸化層の厚さにおける顕著
な部分での酸化の成長が、装置のこの領域における電界を形成し、これにより、
ブレークダウン電圧を増加させることができる電界のピークを丸く収めることが
できる。このことは、理想的なゲーティッドダイオード構造に一層近い構造へと
接近した構造を形成する。第３に、オフセット領域内での厚い酸化の成長は、ド
リフト領域酸化層の形成から残る欠陥を除去するために用いることもできる。
【００４７】Ｄ．製造方法 図４に示された６ミクロン（μｍ）の長さのオフセット領域と、およそ４４ミ
クロン（μｍ）の長さのドリフト領域と、７００ボルトのブレークダウン電圧と
を有する装置の構造が、以下のようにして、横方向ＭＯＳトランジスタを製造す
るために用いられる技術を採用して製造されても良い。以下の説明は、７００ボ
ルトのブレークダウン電圧を達成するために最適な装置のためのものであり、３
ミクロン（μｍ）の厚みの埋め込み酸化層と０．５ミクロン（μｍ）の厚さのＳ
ＯＩ層とを有している。最初のＳＯＩ層２３０は、例えば、ゾーンメルト再結晶
化または直接ボンディングなどの何れかの標準的な技術等により得られ、シリコ
ン基板２１０とＳＯＩ層２３０との間に介挿された埋め込み酸化層２２０をシリ
コン基板２１０上に形成している。今シリコン基板２１０は、ｎ型であってもｐ
型であっても何れでも良い。ＳＯＩ層２３０は、１．５ミクロン（μｍ）よりも
薄い厚さと、０．１ｏｈｍ−ｃｍよりも大きい抵抗とを有している。これはｎ型
またはｐ型の材料から製造されるが、説明の便宜のため、ｎ型の材料が用いられ
ていたものと仮定する。
【００４８】 オフセットおよびドリフト領域２３４，２３５の直線状の不純物添加は、図６
に示されたセグメント化されたマスク３７０を介してイオンの注入によりＳＯＩ
層２３０内に導入されている。このマスク３７０は、明瞭さのために縦方向に表
示されている。このマスク３７０の原点は、参考原点２０５に一致しており、標
準的な技術による写真露光的にパターン化されたフォトレジスト層により形成さ
れていても良い。その後、１６０ＫｅＶのエネルギーで、リンのイオンが打ち込
まれる。フォトレジストマスク３７０は、変化する量でリンのイオンがシリコン
層２３０ないに打ち込まれることを可能とするように寸法を変化させた５つの開
口部を有して設けられている。原点２０５にしたがったフォトレジストにおける
これら５つの開口部は、以下のような開始から終了する終了点までを有している
：開口部３７１は８．２５ミクロン（μｍ）で始まって９．７５ミクロン（μｍ
）で終了し；開口部３７２は１６．５ミクロン（μｍ）で始まって１９．５ミク
ロン（μｍ）で終了し；開口部３７３は２５ミクロン（μｍ）で始まって２８．
７５ミクロン（μｍ）で終了し；開口部３７４は３３．５ミクロン（μｍ）で始
まって３８．５ミクロン（μｍ）で終了し；そして開口部３７５は４１．７５ミ
クロン（μｍ）で始まって７１ミクロン（μｍ）で終了する。これら５つの開口
部は、異なる横方向の寸法を有しており、開口部分の大きさが左から右へと大き
くなっている。第１の開口部３７１の幅は、１．５ミクロン（μｍ）であり；第
２の開口部３７２の幅は、３．０ミクロン（μｍ）であり；第３の開口部３７３
の幅は、３．７５ミクロン（μｍ）であり；第４の開口部３７４の幅は、５ミク
ロン（μｍ）であり；そして第５の開口部の幅は、２８．２５ミクロン（μｍ）
である。４４ミクロン（μｍ）のドリフト領域用には、横方向の電界はおよそ１
５Ｖ／ミクロン（μｍ）とするべきである。これは、１．４〜１．６×１０１３ ｃｍ−２のオーダーとなるべきＱｍａｘの注入ドーズ量を特定している。ＳＯＩ
ドリフト領域内の最小ドーピング（ＳＯＩのスタート材料に注入の種をプラスし
たバックグランドドーピング）は、１．５×１０１２ｃｍ−２のｎ型よりも少な
くなるべきである。
【００４９】 上述したフォトレジストマスクの開口部を用いて横方向の均一な不純物の添加
を実現するために、熱拡散の長さは、（Ｄｔ）１／２＝ｃｃ／２の関係を追従す
べきであり、ここで、ｃｃはフォトレジストマスクのウィンドウ開口部の中心−
中心の空間であり（この場合９．０ミクロン（μｍ））、（Ｄｔ）１／２は打ち
込み種の拡散温度での拡散の長さである。これは、イオンの打ち込みが実行され
た後にフォトレジスト層３７０を除去し、０．１４ミクロン（μｍ）の薄い窒化
シリコン層でウェハを覆ってからアニーリングすることにより、行なわれる。こ
のアニーリングは、およそ１，１５０℃で種々の時間区分の間で実行されている
。この時間区分は、左から右へと添加の集中度における単純な増加を保証するの
に充分な長さでなければならない。マスク、イオン打ち込み、およびアニールの
この結合は、ＳＯＩ層２３０のオフセット領域２３４およびドリフト領域２３５
におけるリンの不純物としての添加の直線状に近似した変化を確実にしている。
この直線状の横方向不純物添加は、この装置において達成される改善されたブレ
ークダウン電圧値に対する応答可能な鍵となる特徴である。
【００５０】 オフセット領域酸化層２４２およびドリフト領域酸化層２４３は、産業上標準
的なＬＯＣＯＳ（シリコンの局所的酸化）プロセスを用いて選択的に成長させら
れ、これらのステップは図７および図８に示されている。ＬＯＣＯＳプロセスの
進歩に関する詳細な説明は、この明細書の参考として組み入れられる“ＬＯＣＯ
Ｓの発明”Ｅ・コオイ著、ＩＥＥＥ、ＮＹ，ＮＹ、１９９１により提供される。
ＳＯＩに対して適用される典型的なＬＯＣＯＳプロセスの簡単な説明を以下に述
べる。
【００５１】 ０．０６ミクロン（μｍ）パッドの（ウェット）酸化は、ＳＯＩ層の表面で成
長すると共に、ＬＰＣＶＤシリコン窒化層が、０．１４ミクロン（μｍ）の厚さ
までのパッド酸化上に蒸着堆積されている。この窒化層（図示されず）は、フォ
トリソグラフィックマスクおよび反応性イオンエッチング処理を用いてパターン
化されて、フォトレジストが除去される。これは、窒化層内に開口部３８０をそ
のままにしておくことになる。開口部３８０の境界は、図８〜図１１に示されて
いる他のマスキングステップの境界と同じように、原点２０５を基準にして示さ
れている。拡散清浄（ＨＦを伴うＲＣＡ清浄）は、高温拡散に先立って用いられ
ている。ドリフト領域酸化層２４３は、２．２ミクロン（μｍ）のオーダーの層
の厚さで結果の層に特定されるような拡散時間により１０５０℃で成長させられ
ている。同様のステップはオフセット領域酸化層２４２を形成するためにも実行
され、ギャップ３９５を有する適切にエッチングされた窒化層３９０が結果とし
て得られる。図８に示されているように、このギャップ３９５ａの部分は、オフ
セット領域酸化層２４２が成長させられている領域内にＳＯＩ層２３０を露出さ
せられたままにして、前のステップにおいて形成されたドリフト領域絶縁膜２４
３を越えて延長している。オフセット領域酸化層２４２は、１．０ミクロン（μ
ｍ）の厚さまで成長させられる。緩衝化されたＨＦディップ（フッ化水素による
一浸し）が、窒化シリコン層上で成長してしまうかもしれない何れかの表面酸化
を取り除くために用いられており、この窒化層は反応性イオンエッチングまたは
ウェットな化学的処理の何れかにより取り除かれている。
【００５２】 ゲート酸化工程に先立って、ＬＯＣＯＳ工程のエッジの領域内に出現するであ
ろう何らかの欠陥を除去するために犠牲的な酸化が行なわれる。これらは、“白
いリボン”または“黒いベルト”欠陥として引用され、ＬＯＣＯＳ酸化の間のシ
リコン表面の横方向の窒化作用に起因して発生している。ドリフト領域酸化層成
長に伴って付け加えられた欠陥は、オフセット領域酸化層成長に伴って付け加え
られた欠陥よりも、数がより多くかつより厳しくなっている。この欠陥を取り除
くために、パッド酸化層がＨＦ（フッ化水素）の溶液により剥き出しにされて、
０．１ミクロン（μｍ）またはこれより小さいウェット（またはドライ）熱酸化
がＳＯＩの表面で成長する。この酸化は、その後、剥ぎ取られて（したがって犠
牲的である）、標準的なゲート酸化プロセスを適用することができる。
【００５３】 窒化の度合いは、ドリフト領域酸化層成長の酸化熱サイクルがオフセット領域
酸化層２４２の酸化熱サイクルの４倍以上長いという事実に起因して、ドリフト
領域酸化層成長２４３の方がより一層悪いことになる。ドリフト領域成長と共に
オフセット領域酸化層成長２４２を用いる図４に示されたこの発明の第２実施形
態は、より一層丈夫なゲート酸化性能を導いている。この理由は、犠牲的な酸化
はドリフト領域酸化層成長に起因する結果を除去する際に常に成功するとは言え
ず、また、このドリフト領域酸化層成長に続くオフセット領域酸化層成長は窒化
された欠陥構造を除去する際に非常に効果的であるからである。欠陥密度はオフ
セット領域酸化層成長の場合には非常に小さいので、犠牲的な酸化はオフセット
領域酸化層における窒化された欠陥を除去する際に非常に効果的である。
【００５４】 ０．０６ミクロン（μｍ）のゲート酸化層２４１は図９に示されるようにウェ
ハの上で成長させられている。フォトレジストマスク４００（再び、全てのマス
キング工程が明瞭性のために縦方向に示されており、従前の工程が各工程間の寸
法的および空間的関係を示すためにそのままにされている）が、多結晶シリコン
層を形成するために提供されている。およそ０．５μの厚さを有する多結晶シリ
コンの層２５０が蒸着堆積されて、マスク４０００により表現された領域を越え
て延長しているこの層のマスクされていない部分は反応性イオンエッチングによ
り除去される。フォトレジストマスク４００は、その後除去され、０．０３ミク
ロン（μｍ）の二酸化シリコン（図示されず）の層が多結晶シリコンゲート２５
０の上で成長させられている。
【００５５】 図１０に示すように、Ｐ−本体領域２３２は、フォトレジストマスク４１０を
介して領域２３２へ約３．０×１０１３ｃｍ２のドーズ量でボロンイオンを４０
ＫｅＶのエネルギーで、打ち込むことにより形成されている。このフォトレジス
トマスク４１０は、イオンの打ち込みが多結晶シリコンゲート２５０に対して自
己整列されるように、位置決めされている。このフォトレジストを剥ぎ取った後
、ウェハは１１００℃で３４０分間アニール（焼き戻し）されてボロンを埋め込
み酸化層２２０に駆動し、約１．５ミクロン（μｍ）幅のチャネル領域を形成し
ている。
【００５６】 その後、ソース領域２３１およびドレイン領域２３６が、マスク４２０を用い
て約５×１０１５／ｃｍ２のドーズ量のヒ素イオンを１９０ＫｅＶのエネルギー
で打ち込むことにより形成される。次に、ｐ型本体接点が、５×１０１５／ｃｍ２ のドーズ量のボロンをマスク４３０を用いて打ち込むことにより形成される。
ヒ素イオンは、Ｎ＋ソース２３１領域およびドレイン２３６領域を提供する。フ
ォトレジストを剥がした後に、ウェハは９５０℃で約３０分間だけアニールされ
ている。
【００５７】 約８パーセントのリンを有する二酸化シリコン層は、約１．３ミクロン（μｍ
）の厚さで受けは状に堆積させられている。この層は、図１１に示されるような
開口部４４０を有するフォトレジストによりマスクされて、アルミニウム接点が
ソース領域２３１、ゲート領域２５０およびドレイン領域２３６のために所望と
される領域のみに露出している。領域２３１，２５０および２３６への開口部４
４０は、反応性イオンエッチングにより提供され、その後フォトレジストが除去
される。ウェハは、アルミニウムの被覆を許容するように、エッチングされた二
酸化シリコンを平滑にするために約１０００℃で３０分間だけアニールされる。
残余の二酸化シリコンは何れのものも接点領域から取り除かれて、１パーセント
のシリコンと２５ｏｈｍ−ｃｍ２の抵抗を有する１．２ミクロン（μｍ）の層と
なったアルミニウムが堆積される。適切なマスキングにより、領域２６０，２７
０および２８０が反応性イオンエッチングにより形成される。ウェハは、むき出
しおよびマスキングの後に４０７℃で３０分間アニールされる。
【００５８】 この方法の最終ステップは、例えば厚さで１．２ミクロン（μｍ）またはプラ
ズマ蒸着による窒化シリコンの層などの、６パーセントのリンをドーピングした
二酸化シリコンの保護膜（図示せず）の蒸着堆積を含んでいる。パッド領域は、
幾つかの電極２６０，２７０および２８０に対する外部からの電気的な接続を行
なうことにより提供されても良い。
【００５９】 したがって、改善された電流および電力処理能力を有する、特にソースフォロ
ワモードの薄膜高電圧ＳＯＩ構造、および、これらの装置を製造する方法が提供
されていることが分かる。この技術分野における熟練者は、この発明が上述され
た実施形態以外によっても実現され得るものであること；これらが発明を説明す
るためのみを目的としておりこれらに発明が限定されないこと；この発明はそれ
ゆえに上述した特許請求の範囲のみに限定されること、を理解するであろう。
【図面の簡単な説明】
【図１】 従来技術による薄膜高電圧のＳＯＩトランジスタを示す断面図である。
【図２】 ソースフォロワモードで動作する１つとして、一対の薄膜で高電圧のＳＯＩト
ランジスタを備えている具体的なハーフブリッジ回路を示す平面図である。
【図３】 この発明の第１実施形態を示す断面図である。
【図４】 この発明の第２実施形態を示す断面図である。
【図５】 図１に示された従来技術と比較しながら図３および図４に示されたこの発明の
２つの実施形態のためのドレイン電圧に対するドレイン電流の関係を示すグラフ
である。
【図６】 直線状で横方向に添加割合が変化する不純物がＳＯＩ層内に注入される、製造
ステップを示す断面図である。
【図７】 酸化作用層がドリフト領域の上方に成長される、製造ステップを示す断面図で
ある。
【図８】 酸化層がオフセット領域の上方に成長される、製造ステップを示す断面図であ
る。
【図９】 多結晶シリコンゲートが装置内に作られる製造ステップを示す断面図である。
【図１０】 ＰＩチャネルの注入が行なわれる、製造ステップを示す断面図である。
【図１１】 ソースおよびドレイン領域が装置内に形成される、製造ステップを示す断面図
である。
【符号の説明】
Ｌ 第１（ドリフト領域）の長さ Ｄ 第２（オフセット領域）の長さ Ｔｄｒｉｆｔ 第１（ドリフト領域）の厚さ Ｔｏｆｆｓｅｔ 第２（オフセット領域）の厚さ ２１０ 基板 ２２０ 埋め込み酸化層 ２３０ 半導体層 ２３１ ソース領域 ２３２ 本体領域 ２３４ オフセット領域 ２３５ ドリフト領域 ２３６ ドレイン領域 ２４１ ゲート酸化層 ２４２ オフセット領域絶縁層 ２４３ ドリフト領域絶縁層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 テオドアー、ジェイ．レタビック オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 マーク、アール．シンプソン オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F110 AA07 AA13 BB12 CC02 DD05 EE09 EE22 EE37 FF02 FF12 GG02 GG12 GG32 HJ01 HJ07 HJ13 HM02 HM14 NN62 NN66

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 高電圧、絶縁物上半導体電子装置であって、 基板と； この基板上に埋め込まれると共に、埋め込まれた酸化層の厚さを有する埋め込
    み酸化層と； 前記埋め込み酸化層上に形成され、横方向の連続としてソース領域と、本体領
    域と、オフセット領域と、薄いドリフト領域と、ドレイン領域とをさらに備える
    半導体層と； 前記ゲート酸化層に続く前記ドリフト領域上に形成されたドリフト領域絶縁層
    と； 前記ドリフト領域に続いて前記ソース領域、本体領域およびオフセット領域上
    に形成されると共に、少なくとも前記ソース領域および本体領域上ではゲート酸
    化層を形成する更なる絶縁層と； 前記更なる絶縁層上に形成されると共に前記ドリフト領域絶縁層の一部分であ
    るゲート領域と； を備え、 前記ドリフト領域は横方向の第１の長さを有すると共に前記オフセット領域は
    横方向の第２の長さを有し；この第１の長さと第２の長さを足した長さは前記本
    体領域と前記ドレイン領域との間の横方向の距離に略々相当し；前記ドリフト領
    域は第１の厚さを有すると共に前記オフセット領域は第２の厚さを有し、両方の
    厚さは前記半導体層の前記横方向の寸法に対して実質的に直交しており；前記オ
    フセット領域の第２の厚さは、前記ドリフト領域の前記第１の厚さよりも厚くな
    っており；前記半導体層は前記本体領域とドレイン領域との間で、前記本体領域
    に隣接する前記オフセット領域内の最大値から、前記ドレイン領域に隣接する前
    記薄いドリフト領域内の最小値まで、直線状の不純物の添加を有している、電子
    装置。
  2. 【請求項２】 前記ドリフト領域の前記第１の長さは、実質的に１０から１００ミクロン（μ
    ｍ）の範囲内にあり；前記オフセット領域の前記第２の長さは、実質的に２から
    ６ミクロン（μｍ）の範囲内にあり；前記埋め込み酸化層は実質的に１から６ミ
    クロン（μｍ）の範囲内の厚さを有し；前記ドリフト領域の前記第１の厚さは、
    実質的に０．２から０．５ミクロン（μｍ）の範囲内にあり；前記オフセット領
    域の前記第２の厚さは、実質的に１．０から１．５ミクロン（μｍ）の範囲内に
    ある請求項１に記載の高電圧絶縁物上半導体電子装置。
  3. 【請求項３】 前記半導体層の実質的に直線状の不純物添加は、何れかの点で本体からの距離
    が約Ｘミクロン（μｍ）のときの関係が： Ｑ（Ｘ）＝Ｑ（０）＋（（Ｘ／（Ｌ＋Ｄ））Ｑｍａｘ となり、ここで、Ｑ（０）は、前記本体領域に隣接する前記オフセット領域内の
    単位面積当たりの不純物イオンの最小値であり、Ｑｍａｘは、前記ドリフト領域
    内に打ち込まれる単位面積当たりの不純物イオンの最大値である請求項１に記載
    の高電圧絶縁物上半導体電子装置。
  4. 【請求項４】 Ｑ（０）は、実質的に６×１０１１ｃｍ２から約１．５×１０１２ｃｍ２の範
    囲であり、Ｑｍａｘは、実質的に１．４×１０１３ｃｍ２から約３．４×１０１ ３ ｃｍ２の範囲である請求項３に記載の高電圧絶縁物上半導体電子装置。
  5. 【請求項５】 前記更なる絶縁層は、前記ソースおよび本体領域上に形成されたゲート酸化層
    を備えると共に、このゲート酸化層に隣接する前記オフセット領域上に形成され
    たオフセット領域絶縁層を備える請求項１に記載の高電圧絶縁物上半導体電子装
    置。
  6. 【請求項６】 前記ドリフト領域の前記第１の長さは、実質的に１０から１００ミクロン（μ
    ｍ）の範囲内にあり；前記オフセット領域の前記第２の長さは、実質的に２から
    １２ミクロン（μｍ）の範囲内にあり；前記ドリフト領域の前記第１の厚さは、
    実質的に０．２から０．５ミクロン（μｍ）の範囲内にあり；前記オフセット領
    域の前記第２の厚さは、実質的に０．７５から１．０ミクロン（μｍ）の範囲内
    にあり；前記ドリフト領域絶縁層の厚さは、実質的に２．０から３．０ミクロン
    （μｍ）の範囲内にあり；そして、前記オフセット領域酸化層の厚さは、実質的
    に１．０から１．５ミクロン（μｍ）の範囲内にある請求項５に記載の高電圧絶
    縁物上半導体電子装置。
  7. 【請求項７】 前記半導体層の実質的に直線状の不純物添加は、何れかの点で本体からの距離
    が約Ｘミクロン（μｍ）のときの関係が： Ｑ（Ｘ）＝Ｑ（０）＋（（Ｘ／（Ｌ＋Ｄ））Ｑｍａｘ となり、ここで、Ｑ（０）は、前記本体領域に隣接する前記オフセット領域内の
    単位面積当たりの不純物イオンの最小値であり、Ｑｍａｘは、前記ドリフト領域
    内に打ち込まれる単位面積当たりの不純物イオンの最大値である請求項５に記載
    の高電圧絶縁物上半導体電子装置。
  8. 【請求項８】 Ｑ（０）は、実質的に６×１０１１ｃｍ２から約１．５×１０１２ｃｍ２の範
    囲であり、Ｑｍａｘは、実質的に１．４×１０１３ｃｍ２から約３．４×１０１ ３ ｃｍ２の範囲である請求項７に記載の高電圧絶縁物上半導体電子装置。
  9. 【請求項９】 前記オフセット領域絶縁層は、前記ドリフト領域絶縁層の厚さの約１／２まで
    の厚さを有している請求項５に記載の高電圧絶縁物上半導体電子装置。
  10. 【請求項１０】 高電圧薄膜トランジスタを製造する方法において、 （ａ）シリコン基板上の酸化層の上側に単結晶シリコンの薄膜を提供し、 （ｂ）前記シリコンの薄膜の内部に不純物を不均一に導入することにより、前
    記シリコンの薄膜の抵抗を低減させ、 （ｃ）前記シリコンの薄膜の上側に、複数の開口部であってこれら複数の開口
    部のそれぞれが前の開口部からの横方向の寸法が増加していく開口部を有すると
    共に参考原点から整列しているマスクを形成し、 （ｄ）異なる幅を有する複数の不純物領域を形成するために、前記複数の開口
    部を介して前記シリコンの薄膜の内部に不純物を導入し、 （ｅ）前記マスクを除去し、前記シリコンの薄膜に窒化シリコンを被せ、前記
    シリコンの薄膜の横方向の間隔を越える前記複数の不純物領域から直線状に不純
    物の添加を形成するためにアニールし、前記直線状の不純物の添加は、前記横方
    向の間隔の第１の端部での最小の不純物濃度と、前記横方向の第２の反対側の端
    部での最大の不純物濃度とにより形成されており、 （ｆ）前記窒化シリコンを前記横方向の間隔の端を越える領域で除去すると共
    に、第２の長さと第２の厚さを有するオフセット領域を形成するために前記参考
    原点から横方向に前記第２の長さだけ位置ずれした地点から始まる前記シリコン
    の薄膜の露出された領域と、第１の長さと第１の厚さを有すると共に前記第２の
    厚さは前記第１の厚さよりも大きく設定されている薄いドリフト領域と、このド
    リフト領域の上に設けられての絶縁層とを熱酸化させ、 （ｇ）前記横方向の間隔の前記第１の端部で本体領域を形成するために不純物
    を打ち込み、 （ｈ）前記本体領域の範囲内にソース領域を形成するために前記本体領域内に
    不純物を打ち込み、 （ｉ）ドレイン領域を形成するために前記横方向の間隔の前記第２の端部に不
    純物を打ち込む、 ことを備える方法。
  11. 【請求項１１】 前記ドリフト領域の前記第１の長さは、実質的に１０から１００ミクロン（μ
    ｍ）の範囲内にあり；前記オフセット領域の第２の長さは実質的に２から６ミク
    ロン（μｍ）の範囲内にあり；前記ドリフト領域の厚さは実質的に０．２から０
    ．５ミクロン（μｍ）の範囲内にあり；前記オフセット領域の厚さは実質的に１
    ．０から１．５ミクロン（μｍ）の範囲内にある請求項１０に記載の方法。
  12. 【請求項１２】 前記半導体層の実質的に直線状の不純物添加は、何れかの点で本体からの距離
    が約Ｘミクロン（μｍ）のときの関係が： Ｑ（Ｘ）＝Ｑ（０）＋（（Ｘ／（Ｌ＋Ｄ））Ｑｍａｘ となり、ここで、Ｑ（０）は、前記本体領域に隣接する前記オフセット領域内の
    単位面積当たりの不純物イオンの最小値であり、Ｑｍａｘは、前記ドリフト領域
    内に打ち込まれる単位面積当たりの不純物イオンの最大値である請求項１０に記
    載の方法。
  13. 【請求項１３】 Ｑ（０）は、実質的に６×１０１１ｃｍ２から約１．５×１０１２ｃｍ２の範
    囲であり、Ｑｍａｘは、実質的に１．４×１０１３ｃｍ２から約３．４×１０１ ３ ｃｍ２の範囲である請求項１０に記載の方法。
  14. 【請求項１４】 絶縁層が前記オフセット領域上に形成されている請求項１０に記載の方法。
  15. 【請求項１５】 前記オフセット領域絶縁層は、前記ドリフト領域絶縁層の厚さの約１／２まで
    の厚さを有している請求項１４に記載の方法。
  16. 【請求項１６】 前記ドリフト領域の前記第１の長さは、実質的に１０から１００ミクロン（μ
    ｍ）の範囲内にあり；前記オフセット領域の前記第２の長さは、実質的に２から
    １２ミクロン（μｍ）の範囲内にあり；前記ドリフト領域の前記第１の厚さは、
    実質的に０．２から０．５ミクロン（μｍ）の範囲内にあり；前記オフセット領
    域の前記第２の厚さは、実質的に０．７５から１．０ミクロン（μｍ）の範囲内
    にあり；前記ドリフト領域絶縁層の厚さは、実質的に２．０から３．０ミクロン
    （μｍ）の範囲内にあり；そして、前記オフセット領域酸化層の厚さは、実質的
    に１．０から１．５ミクロン（μｍ）の範囲内にある請求項１４に記載の方法。
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