CN106847882A - 一种soi‑ligbt器件 - Google Patents

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Abstract

本发明提供一种SOI‑LIGBT器件，其元胞结构包括：衬底、埋氧层、厚介质层、厚硅层N型漂移区、P阱区、P型重掺杂发射极区和N型重掺杂区、超薄顶层硅N型漂移区、N型buffer区、P型重掺杂集电极区、发射极接触电极、集电极接触电极、栅氧化层、多晶硅栅；本发明利用介质场增强理论增强埋层电场，从而提高SOI器件的纵向击穿电压；在靠近源端发射极区域采用厚硅层N型漂移区来降低器件比导通电阻，对于超薄顶层硅N型漂移区和厚硅层N型漂移区分别采用横向线性变掺杂，调整表面电场分布，使其在保持器件高的击穿电压的同时，极大地降低了比导通电阻。

Description

一种SOI-LIGBT器件
技术领域
本发明属于半导体功率器件技术领域，具体涉及一种SOI-LIGBT器件。
背景技术
相较于常规的体硅技术，SOI技术具有高速、低功耗、高集成度、寄生效应小、隔离特性良好、闭锁效应小以及强抗辐射能力等优点，使集成电路的可靠性和抗软失误能力大大提高，从而正逐渐成为制造高速度、低功耗、高集成度和高可靠性的集成电路的主流技术。
横向绝缘栅双极晶体管(LIGBT：Lateral Insulated Gate Bipolar Transistor)具有高输入阻抗、电压控制以及低导通电阻等优点，且具有纵向器件所不具有的易于集成的优势。因此，横向绝缘栅双极晶体管越来越受到关注和推崇，从而发展越发迅速，应用领域越发广泛。然而，横向高压器件较低的纵向耐压限制了其在HVIC中的应用，根据SOI介质场增强(ENhanced DIelectric layer Field，简称ENDIF)普适理论，采用超薄顶层硅可提高SOI器件的纵向耐压，但同时也导致了较大的比导通电阻，器件耐压和导通电阻之间的相互制约关系限制了SOI-LIGBT即SOI横向绝缘栅双极晶体管的进一步发展。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提出一种保持器件高的击穿电压的同时降低器件比导通电阻的SOI-LIGBT器件结构。
为实现上述发明目的，本发明技术方案如下：
一种SOI-LIGBT器件，其元胞结构包括：衬底、设置在衬底上表面的埋氧层、埋氧层上方的厚介质层、厚介质层左侧的厚硅层N型漂移区、厚硅层N型漂移区内部左端的P阱区、所述P阱区内部设置的相互独立的P型重掺杂发射极区和N型重掺杂区；分别与厚介质层下表面和埋氧层上表面相切的超薄顶层硅N型漂移区、沿纵向方向贯穿设置在厚介质层右端的N型buffer区、N型buffer区内部的P型重掺杂集电极区、P阱区上表面的发射极接触电极、设置在P型重掺杂发射极区上表面的集电极接触电极、设置于P阱区上表面的栅氧化层、设置于栅氧化层上表面的多晶硅栅；所述埋氧层与厚硅层N型漂移区、超薄顶层硅N型漂移区以及N型buffer区的下表面相连接；所述厚介质层设置在靠近N型buffer区的一端，其下表面与超薄顶层硅N型漂移区的上表面相接触，所述P型重掺杂发射极区和N型重掺杂区的上表面与设置在P阱区上表面的发射极接触电极连接，栅氧化层的左边界与N型重掺杂区的右端部分重叠，栅氧化层的右边界延伸到P阱区的右端。
作为优选方式，还包括P条、N条，所述N条与P条在Z方向交替设置于P阱区和厚介质层之间的厚硅层漂移区中。
具体的，所述元胞结构中，交替设置的N条与P条，其排列的顺序与位置可以互换。例如可以为N–P–N–P……，也可为P–N–P–N……排列。
作为优选方式，所述衬底为P型硅或为N型硅，SOI层为P型或为N型。
作为优选方式，所述超薄顶层硅N型漂移区和厚硅层N型漂移区通过分段式线性变掺杂或均匀掺杂或阶梯掺杂的掺杂方式形成。
作为优选方式，厚介质层的右端与N型buffer区相切。
所述厚介质层与N型buffer区之间的相对距离可以根据不同的耐压要求进行调整，其中厚介质层右端与N型buffer区相切时可进一步降低集电极的高电场，从而使得器件的稳定性更好。
作为优选方式，厚硅层N型漂移区中交替设置的N条与P条不与埋氧层的上表面相接触。
作为优选方式，厚硅层N型漂移区中交替设置的N条与P条与埋氧层的上表面相接触。
作为优选方式，厚硅层N型漂移区中交替设置的N条与P条位于器件体内。
作为优选方式，P条的宽度大于N条的宽度。这样是考虑到器件实际吸硼排磷导致的对P条的辅助耗尽作用，因此可适当地调整P条的宽度，使得P条宽于N条。
作为优选方式，所述元胞结构中，发射极接触电极和集电极接触电极的上端分别通过第一通孔、第二通孔，引入第二层金属分别作为源极场板、漏极场板。从而进一步调节器件的表面电场分布，改善耐压。
根据SOI ENDIF普适理论，靠近集电极处采用超薄顶层硅N型漂移区提高SOI器件的纵向耐压，靠近发射极采用厚硅层N型漂移区降低器件比导通电阻，所述厚硅层N型漂移区和超薄顶层硅N型漂移区的下表面均与埋氧层的上表面相接触。
本发明的技术方案，首先在SOI-LIGBT的N型漂移区中靠近集电极区域采用部分超薄顶层硅N型漂移区，当集电极加正压时，根据ENDIF理论，通过提高硅的临界击穿电场的方法增强埋层电场，从而提高SOI器件的纵向击穿电压，其次，对于漂移区的超薄顶层硅N型漂移区采用横向线性变掺杂，改善靠近集电极漂移区的横向电场分布，使其分布更均匀，从而提高器件的横向击穿电压；然后在靠近发射极区域采用厚硅层N型漂移区，对于厚硅层N型漂移区也采用横向线性变掺杂的方式调整其表面电场分布，同时厚硅层N型漂移区可用来降低器件的比导通电阻，并通过在厚硅层漂移区中加入交替的N条与P条，使其在保持器件高的击穿电压的同时，极大地降低了比导通电阻，有着较低的导通损耗，最终达到有效减小器件面积、降低器件成本的目的。
本发明的有益效果为：通过在SOI横向绝缘栅双极晶体管的N型漂移区中靠近集电极区域采用部分超薄顶层硅N型漂移区，利用介质场增强理论增强埋层电场，从而提高SOI器件的纵向击穿电压；在靠近源端发射极区域采用厚硅层N型漂移区来降低器件比导通电阻，其次，对于超薄顶层硅N型漂移区和厚硅层N型漂移区分别采用横向线性变掺杂，调整表面电场分布，使其在保持功器件高的击穿电压的同时，极大地降低了比导通电阻，进一步的，在厚硅层N型漂移区中加入低阻导通通道使得器件比导通电阻再次降低，从而使得器件有着较低的导通损耗，最终达到有效减小器件面积、降低器件成本的目的。
附图说明
图1是传统横向绝缘栅双极晶体管器件结构示意图；
图2是本发明的一种SOI-LIGBT器件结构示意图；
图3是本发明中厚介质层的右端与N型buffer区相切时的器件结构示意图；
图4是本发明中厚硅层漂移区中交替设置的N条与P条不与埋氧层的上表面相接触的一种示例结构示意图；
图5是本发明中厚硅层漂移区中交替设置的N条与P条设置于器件体内的一种示例结构示意图；
图6是本发明中P条宽于N条的一种示例结构示意图；
图7是本发明元胞结构中P条与N条位置互换且与埋氧层上表面相接触的一种示例结构示意图；
图8是本发明元胞结构中P条与N条位置互换且不与埋氧层上表面相接触的一种示例结构示意图；
图9是本发明元胞结构中P条与N条位置互换且设置于器件体内的一种示例结构示意图；
图10是本发明元胞结构中P条与N条位置互换且P条宽于N条的一种示例结构示意图；
图11是本发明中无N条与P条的一种示例结构示意图；
图12是本发明中无N条与P条且厚介质层与N型buffer区相切时的器件结构示意图；
图13是本发明中引入金属场板的器件横截面结构示意图；
图14是本发明的一种SOI-LIGBT器件漂移区分段线性变掺杂的浓度分布图。
其中，1为衬底，2为埋氧层，3为厚介质层，4为厚硅层N型漂移区，5为发射极接触电极，6为集电极接触电极，7为多晶硅栅，8为栅氧化层，9为第一通孔，91为第二通孔，10为层间介质，11为P型重掺杂发射极区，12为P阱区，13为P型重掺杂集电极区，14为P条，41为N型buffer区，42为N型重掺杂区，43为超薄顶层硅N型漂移区，44为N条，51为源极场板，61为漏极场板。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
图14是本发明的一种SOI-LIGBT器件漂移区分段线性变掺杂的浓度分布图。从图14可看出，厚硅层漂移区4线性变掺杂浓度变化率低于超薄顶层硅漂移区43线性变掺杂浓度变化率，从而实现漂移区的分段式线性变掺杂。
实施例1
如图11所示，一种SOI-LIGBT器件，其元胞结构包括：衬底1、设置在衬底1上表面的埋氧层2、埋氧层2上方的厚介质层3、厚介质层3左侧的厚硅层N型漂移区4、厚硅层N型漂移区4内部左端的P阱区12、所述P阱区12内部设置的相互独立的P型重掺杂发射极区11和N型重掺杂区42；分别与厚介质层3下表面和埋氧层2上表面相切的超薄顶层硅N型漂移区43、沿纵向方向贯穿设置在厚介质层3右端的N型buffer区41、N型buffer区41内部的P型重掺杂集电极区13、P阱区12上表面的发射极接触电极5、设置在P型重掺杂发射极区13上表面的集电极接触电极6、设置于P阱区12上表面的栅氧化层8、设置于栅氧化层8上表面的多晶硅栅7；所述埋氧层2与厚硅层N型漂移区4、超薄顶层硅N型漂移区43以及N型buffer区41的下表面相连接；所述厚介质层3设置在靠近N型buffer区41的一端，其下表面与超薄顶层硅N型漂移区43的上表面相接触，所述P型重掺杂发射极区11和N型重掺杂区42的上表面与设置在P阱区12上表面的发射极接触电极5连接，栅氧化层8的左边界与N型重掺杂区42的右端部分重叠，栅氧化层8的右边界延伸到P阱区12的右端。
超薄顶层硅N型漂移区43相对于厚硅层区而言厚度小很多，所以叫超薄顶层硅N型漂移区。
作为优选方式，所述衬底1为P型硅或为N型硅，SOI层为P型或为N型。
作为优选方式，所述超薄顶层硅N型漂移区43和厚硅层N型漂移区4通过分段式线性变掺杂或均匀掺杂或阶梯掺杂的掺杂方式形成。
实施例2
如图12所示，本实施例和实施例1基本相同，区别在于：厚介质层3的右端与N型buffer区41相切。所述厚介质层3与N型buffer区41之间的相对距离可以根据不同的耐压要求进行调整，其中厚介质层3与N型buffer区41相切时可进一步降低集电极的高电场，从而使得器件的稳定性更好。
实施例3
如图2所示，一种SOI-LIGBT器件，其元胞结构包括：衬底1、设置在衬底1上表面的埋氧层2、埋氧层2上方的厚介质层3、厚介质层3左侧的厚硅层N型漂移区4、厚硅层N型漂移区4内部左端的P阱区12、所述P阱区12内部设置的相互独立的P型重掺杂发射极区11和N型重掺杂区42；分别与厚介质层3下表面和埋氧层2上表面相切的超薄顶层硅N型漂移区43、沿纵向方向贯穿设置在厚介质层3右端的N型buffer区41、N型buffer区41内部的P型重掺杂集电极区13、P阱区12上表面的发射极接触电极5、设置在P型重掺杂发射极区13上表面的集电极接触电极6、设置于P阱区12上表面的栅氧化层8、设置于栅氧化层8上表面的多晶硅栅7；所述埋氧层2与厚硅层N型漂移区4、超薄顶层硅N型漂移区43以及N型buffer区41的下表面相连接；所述厚介质层3设置在靠近N型buffer区41的一端，厚介质层3右端与N型buffer区41左端没有相切，其下表面与超薄顶层硅N型漂移区43的上表面相接触，所述P型重掺杂发射极区11和N型重掺杂区42的上表面与设置在P阱区12上表面的发射极接触电极5连接，栅氧化层8的左边界与N型重掺杂区42的右端部分重叠，栅氧化层8的右边界延伸到P阱区12的右端。
厚硅层N型漂移区4内部设有P条14、N条44，所述N条44与P条14在Z方向交替设置于P阱区12和厚介质层3之间的厚硅层漂移区4中。
作为优选方式，所述衬底1为P型硅或为N型硅，SOI层为P型或为N型。
作为优选方式，所述超薄顶层硅N型漂移区43和厚硅层N型漂移区4通过分段式线性变掺杂或均匀掺杂或阶梯掺杂的掺杂方式形成。
厚硅层N型漂移区4中交替设置的N条44与P条14与埋氧层2的上表面相接触。
实施例4
如图3所示，本实施例和实施例3基本相同，区别在于：厚介质层3的右端与N型buffer区41相切，厚介质层3与N型buffer区41相切时可进一步降低集电极的高电场，从而使得器件的稳定性更好。
实施例5
如图4所示，本实施例和实施例3基本相同，区别在于：厚硅层N型漂移区4中交替设置的N条44与P条14不与埋氧层2的上表面相接触。
实施例6
如图5所示，本实施例和实施例3基本相同，区别在于：厚硅层漂移区4中交替设置的N条44与P条14设置于器件体内。
实施例7
如图6所示，本实施例和实施例3基本相同，区别在于：考虑到器件实际吸硼排磷导致的对P条14的辅助耗尽作用，因此调整P条14的宽度，使得P条14的宽度大于N条44的宽度。
实施例8
如图7所示，本实施例和实施例3基本相同，区别在于：本实施例中元胞结构中P条14与N条44交替排列的顺序和位置互换。交替设置的N条44与P条14，其排列的顺序可以为N–P–N–P……，也可为P–N–P–N……排列。
实施例9
如图8所示，本实施例和实施例8基本相同，区别在于：本实施例中元胞结构中P条与N条不与埋氧层2上表面相接触。
实施例10
如图9所示，本实施例和实施例9基本相同，区别在于：本实施例中元胞结构中P条与N条设置于器件体内。
实施例11
如图10所示，本实施例和实施例8基本相同，区别在于：考虑到器件实际吸硼排磷导致的对P条14的辅助耗尽作用，因此调整P条14的宽度，使得P条14的宽度大于N条44的宽度。
实施例12
如图13所示，本实施例和实施例1基本相同，区别在于：所述元胞结构中，发射极接触电极5和集电极接触电极6的上端分别通过第一通孔9、第二通孔91，引入第二层金属分别作为源极场板51、漏极场板61。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种SOI-LIGBT器件，其特征在于其元胞结构包括：衬底(1)、设置在衬底(1)上表面的埋氧层(2)、埋氧层(2)上方的厚介质层(3)、厚介质层(3)左侧的厚硅层N型漂移区(4)、厚硅层N型漂移区(4)内部左端的P阱区(12)、所述P阱区(12)内部设置的相互独立的P型重掺杂发射极区(11)和N型重掺杂区(42)；分别与厚介质层(3)下表面和埋氧层(2)上表面相切的超薄顶层硅N型漂移区(43)、沿纵向方向贯穿设置在厚介质层(3)右端的N型buffer区(41)、N型buffer区(41)内部的P型重掺杂集电极区(13)、P阱区(12)上表面的发射极接触电极(5)、设置在P型重掺杂发射极区(13)上表面的集电极接触电极(6)、设置于P阱区(12)上表面的栅氧化层(8)、设置于栅氧化层(8)上表面的多晶硅栅(7)；所述埋氧层(2)与厚硅层N型漂移区(4)、超薄顶层硅N型漂移区(43)以及N型buffer区(41)的下表面相连接；所述厚介质层(3)设置在靠近N型buffer区(41)的一端，其下表面与超薄顶层硅N型漂移区(43)的上表面相接触，所述P型重掺杂发射极区(11)和N型重掺杂区(42)的上表面与设置在P阱区(12)上表面的发射极接触电极(5)连接，栅氧化层(8)的左边界与N型重掺杂区(42)的右端部分重叠，栅氧化层(8)的右边界延伸到P阱区(12)的右端。
2.根据权利要求1所述的一种SOI-LIGBT器件，其特征在于：还包括P条(14)、N条(44)，所述N条(44)与P条(14)在Z方向交替设置于P阱区(12)和厚介质层(3)之间的厚硅层漂移区(4)中。
3.根据权利要求1所述的一种SOI-LIGBT器件，其特征在于：所述衬底(1)为P型硅或为N型硅，SOI层为P型或为N型。
4.根据权利要求1所述的一种SOI-LIGBT器件，其特征在于：所述超薄顶层硅N型漂移区(43)和厚硅层N型漂移区(4)通过分段式线性变掺杂或均匀掺杂或阶梯掺杂的掺杂方式形成。
5.根据权利要求1所述的一种SOI-LIGBT器件，其特征在于：厚介质层(3)的右端与N型buffer区(41)相切。
6.根据权利要求2所述的一种SOI-LIGBT器件，其特征在于：厚硅层N型漂移区(4)中交替设置的N条(44)与P条(14)不与埋氧层(2)的上表面相接触。
7.根据权利要求2所述的一种SOI-LIGBT器件，其特征在于：厚硅层N型漂移区(4)中交替设置的N条(44)与P条(14)与埋氧层(2)的上表面相接触。
8.根据权利要求2所述的一种SOI-LIGBT器件，其特征在于：厚硅层N型漂移区(4)中交替设置的N条(44)与P条(14)位于器件体内。
9.根据权利要求2所述的一种SOI-LIGBT器件，其特征在于：P条(14)的宽度大于N条(44)的宽度。
10.根据权利要求1所述的一种SOI-LIGBT器件，其特征在于：所述元胞结构中，发射极接触电极(5)和集电极接触电极(6)的上端分别通过第一通孔(9)、第二通孔(91)，引入第二层金属分别作为源极场板(51)、漏极场板(61)。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1422442A (zh) * 2000-03-30 2003-06-04 皇家菲利浦电子有限公司 具有改进的导通状态特性的高压薄膜晶体管及其制造方法
CN1449057A (zh) * 2002-03-27 2003-10-15 株式会社东芝 场效应晶体管及其应用器件
CN101916727A (zh) * 2010-07-06 2010-12-15 中国科学院上海微系统与信息技术研究所 Soi高压功率器件的制备方法
US8482066B2 (en) * 2011-09-02 2013-07-09 Macronix International Co., Ltd. Semiconductor device
US20140203365A1 (en) * 2013-01-22 2014-07-24 Nxp B.V. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1422442A (zh) * 2000-03-30 2003-06-04 皇家菲利浦电子有限公司 具有改进的导通状态特性的高压薄膜晶体管及其制造方法
CN1449057A (zh) * 2002-03-27 2003-10-15 株式会社东芝 场效应晶体管及其应用器件
CN101916727A (zh) * 2010-07-06 2010-12-15 中国科学院上海微系统与信息技术研究所 Soi高压功率器件的制备方法
US8482066B2 (en) * 2011-09-02 2013-07-09 Macronix International Co., Ltd. Semiconductor device
US20140203365A1 (en) * 2013-01-22 2014-07-24 Nxp B.V. Semiconductor device

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