CN106847883A - 可抑制Snapback现象的SOI‑LIGBT器件及其制造方法 - Google Patents

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Abstract

本发明提供一种可抑制Snapback现象的SOI‑LIGBT器件及其制造方法，其元胞结构包括衬底、埋氧层、厚介质层、厚硅层漂移区、P阱区、P型重掺杂发射极区、第一N型重掺杂区、N型buffer区、P型重掺杂集电极区、第二N型重掺杂区、集电极介质阻挡层、集电极接触电极、超薄顶层硅漂移区、P发射极接触电极、栅氧化层、多晶硅栅、P条、N条，N条与P条在Z方向上交替设置在厚硅层漂移区中，本发明通过采用超薄顶层硅漂移区增强埋层电场提高SOI器件的纵向击穿电压；采用厚硅层漂移区来降低器件比导通电阻，对超薄顶层硅漂移区和厚硅层漂移区分别采用横向线性变掺杂调整表面电场分布，使其在保持器件高的击穿电压的同时极大地降低了比导通电阻。

Description

可抑制Snapback现象的SOI-LIGBT器件及其制造方法
技术领域
本发明属于半导体功率器件技术领域，具体涉及一种可抑制Snapback现象的SOI-LIGBT器件及其制造方法。
背景技术
相较于常规的体硅技术，SOI技术具有高速、低功耗、高集成度、寄生效应小、隔离特性良好、闭锁效应小以及强抗辐射能力等优点，使集成电路的可靠性和抗软失误能力大大提高，从而正逐渐成为制造高速度、低功耗、高集成度和高可靠性的集成电路的主流技术。
横向绝缘栅双极晶体管(LIGBT：Lateral Insulated Gate Bipolar Transistor)具有高输入阻抗、电压控制以及低导通电阻等优点，且具有纵向器件所不具有的易于集成的优势。因此，横向绝缘栅双极晶体管越来越受到关注和推崇，从而发展越发迅速，应用领域越发广泛。然而，一方面，横向高压器件较低的纵向耐压限制了其在HVIC中的应用，根据SOI介质场增强(ENhanced DIelectric layer Field，简称ENDIF)普适理论，采用超薄顶层硅可提高SOI器件的纵向耐压，但同时也导致了较大的比导通电阻，器件耐压和导通电阻之间的相互制约关系限制了SOI-LIGBT即SOI横向绝缘栅双极晶体管的进一步发展。另一方面，IGBT为单向导通器件，在实际应用中，反向导通时需要一个额外的二极管以通过负载中的无功电流，同时起到抑制寄生电感产生的额外电压的作用。解决这一问题的一种技术方案为逆导型绝缘栅双极晶体管(RC-IGBT)，然而该方案又将使IGBT引入一个新的问题，即负阻(Snapback)效应，从而影响器件的性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于在符合IGBT实际应用的前提下，提出一种可抑制Snapback现象的SOI-LIGBT器件结构及其制造方法。
为实现上述发明目的，本发明技术方案如下：
一种可抑制Snapback现象的SOI-LIGBT器件，其元胞结构包括衬底、衬底上表面的埋氧层、埋氧层上方的厚介质层、厚介质层左侧的厚硅层漂移区、厚硅层漂移区内部左端的P阱区、所述P阱区内部设置的相互独立的P型重掺杂发射极区和第一N型重掺杂区、沿纵向方向贯穿设置在厚介质层右端的N型buffer区、N型buffer区内部左端的P型重掺杂集电极区、N型buffer区内部右端的第二N型重掺杂区、位于P型重掺杂集电极区和第二N型重掺杂区之间的集电极介质阻挡层、设置在P型重掺杂集电极区与第二N型重掺杂区上表面的集电极接触电极、分别与厚介质层下表面和埋氧层上表面相切的超薄顶层硅漂移区、P阱区上表面的发射极接触电极，设置在第一N型重掺杂区、P阱区和厚硅层漂移区的上表面的栅氧化层、设置于栅氧化层上表面的多晶硅栅，所述P型重掺杂发射极区和第一N型重掺杂区的上表面与发射极接触电极连接，所述埋氧层与厚硅层漂移区、超薄顶层硅漂移区以及N型buffer区的下表面相连接，所述栅氧化层的左边界与第一N型重掺杂区的右端部分重叠，栅氧化层的右边界延伸到P阱区的右端。
作为优选方式，所述器件还包括P条、N条，所述N条与P条在Z方向上交替设置在P阱区和厚介质层之间的厚硅层漂移区中。
具体的，所述元胞结构中，交替设置的N条与P条，其排列的顺序与位置可以互换。例如可以为N–P–N–P……，也可为P–N–P–N……排列。
作为优选方式，所述衬底为P型硅或为N型硅，SOI层为P型或为N型。
作为优选方式，所述集电极介质阻挡层包括在Z方向上被N型buffer区隔开的多个子阻挡层，相邻子阻挡层之间在Z方向上的距离为a。
作为优选方式，所述超薄顶层硅漂移区和厚硅层漂移区通过分段式线性变掺杂或均匀掺杂或阶梯掺杂的掺杂方式形成。
作为优选方式，所述N条与P条和埋氧层的上表面相连接。
作为优选方式，所述N条与P条不和埋氧层的上表面相连接。
作为优选方式，所述N条与P条设置于器件的体内。
作为优选方式，所述P条的宽度大于N条的宽度。
作为优选方式，所述厚介质层的右端与N型buffer区相切。
作为优选方式，所述元胞结构中，发射极接触电极和集电极接触电极的上端分别通过第一通孔、第二通孔，引入第二层金属分别作为源极场板、漏极场板。
为实现上述发明目的，本发明还提供上述的可抑制Snapback现象的SOI-LIGBT器件的制造方法，包括以下步骤：
步骤1：选择SOI材料，其中包括衬底、埋氧层以及SOI层；
步骤2：在SOI层上进行漂移区的两段式线性变掺杂或均匀掺杂或阶梯掺杂形成厚硅层漂移区与超薄顶层硅漂移区；
步骤3：在器件SOI层上进行局部氧化，形成厚介质层以及集电极介质阻挡层；
步骤4：在器件SOI层上进行硼注入，形成P阱区；
步骤5：在器件SOI层上进行磷注入，形成N型buffer区；
步骤6：形成栅极前，在近栅极的位置表面生长一层场氧化层，形成栅氧化层；
步骤7：淀积多晶硅，形成多晶硅栅；
步骤8：使用同一道掩膜版利用高能离子注入进行N型杂质注入，严格控制注入能量与注入时间，形成N条；利用离子注入进行P型杂质注入，严格控制注入能量与注入时间，形成P条；
步骤10：进行P型重掺杂发射极区、P型重掺杂集电极区、第一N型重掺杂区以及第二N型重掺杂区的注入，形成欧姆接触，引出电极；
步骤11：进行接触孔刻蚀，淀积铝金属，形成发射极接触电极与集电极接触电极。
作为优选方式，所述集电极介质阻挡层利用厚介质层的掩膜版，通过挖槽、不同掩膜版开口宽度、选择性氧化方式实现，从而形成Z方向断续式介质阻挡层。
根据SOI ENDIF普适理论，靠近集电极处采用超薄顶层硅漂移区提高SOI器件的纵向耐压，靠近发射极采用厚硅层漂移区降低器件比导通电阻，所述厚硅层漂移区和超薄顶层硅漂移区的下表面均与埋氧层的上表面相接触，通过器件集电极端的设计，增大P型重掺杂集电极区与N型buffer区之间的寄生电阻，从而消除负阻(Snapback)效应。
本发明的有益效果为：本发明一方面，首先在SOI横向绝缘栅双极晶体管的N型漂移区中靠近集电极区域采用部分超薄顶层硅漂移区，当集电极加正压时，根据ENDIF理论，通过提高硅的临界击穿电场的方法增强埋层电场，从而提高SOI器件的纵向击穿电压，其次，对于漂移区的超薄顶层硅漂移区采用横向线性变掺杂，改善靠近集电极漂移区的横向电场分布，使其分布更均匀，从而提高器件的横向击穿电压；然后在靠近发射极区域采用厚硅层漂移区，对于厚硅层漂移区也采用横向线性变掺杂的方式调整其表面电场分布，同时厚硅层漂移区可用来降低器件的比导通电阻，使其在保持器件高的击穿电压的同时，极大地降低了比导通电阻，有着较低的导通损耗，最终达到有效减小器件面积、降低器件成本的目的。另一方面，在RC-IGBT集电极P型重掺杂集电极区与第二N型重掺杂区之间引入截止阻挡层，增大P型重掺杂集电极区与N型buffer区之间的寄生电阻，使得P型重掺杂集电极区与N型buffer区间的PN结二极管提前导通，P型重掺杂集电极区在适当的电压下为器件进行空穴大注入，从而消除影响器件性能的负阻(Snapback)效应，该设计可直接利用形成超薄顶层硅的厚介质区的掩膜版得到实现，无需另外增加掩膜版，使得本发明提出的一种可抑制Snapback现象的SOI-LIGBT器件既有双向导通性能，又克服了RC-IGBT的负阻(Snapback)效应，同时不会增加成本。
附图说明
图1是传统横向绝缘栅双极晶体管器件结构示意图；
图2是本发明的一种可抑制Snapback现象的SOI-LIGBT器件结构示意图；
图3是本发明中提出的SOI-LIGBT断续式介质阻挡层实现方式的结构示意图；
图4是本发明中N条与P条不与埋氧层上表面相接触的一种示例结构示意图；
图5是本发明中N条与P条设置于器件体内的一种示例结构示意图；
图6是本发明中P条宽于N条的一种示例结构示意图；
图7是本发明元胞结构中厚介质区不与N buffer区相切的一种示例结构示意图；
图8是本发明厚硅层漂移区中不引入N条与P条的器件结构示意图；
图9是本发明厚硅层漂移区中不引入N条与P条且厚介质区不与N buffer区相切的一种示例结构示意图；
图10是本发明引入金属场板的器件剖面图结构示意图；
图11是本发明的可抑制负阻效应的SOI-LIGBT器件结构分段线性变掺杂的浓度分布示意图；
图12是本发明器件制备工艺流程图；
图13A是本发明的工艺流程中所使用原材料的结构示意图；
图13B是本发明的工艺流程中漂移区两段式线性变掺杂结构实现方法示意图；
图13C是本发明的工艺流程中完成薄硅层区以及介质阻挡层结构的示意图；
图13D是本发明的工艺流程中形成P阱区后的器件结构示意图；
图13E是本发明的工艺流程中形成N型buffer区后的器件结构示意图；
图13F是本发明的工艺流程中完成栅氧化层生长并平坦化后的结构示意图；
图13G是本发明的工艺流程中完成多晶硅淀积形成栅电极后的结构示意图；
图13H是本发明的工艺流程中进行N条与P条注入后的器件结构示意图；
图13I是本发明的工艺流程中完成P型重掺杂发射极区、P型重掺杂集电极区、第一N型重掺杂区以及第二N型重掺杂区后的器件结构示意图；
图13J是本发明的工艺流程中完成金属Al的淀积、刻蚀以及平坦化后的器件结构示意图。
其中，1为衬底，2为埋氧层，3为厚介质层，4为厚硅层漂移区，5为发射极接触电极，6为集电极接触电极，7为多晶硅栅，8为栅氧化层，9为第一通孔，91为第二通孔，10为层间介质，11为P型重掺杂发射极区，12为P阱区，13为P型重掺杂集电极区，14为P条，41为N型buffer区，42为第一N型重掺杂区，43为超薄顶层硅漂移区，44为N条，45为第二N型重掺杂区，31为集电极介质阻挡层，51为源极场板，61为漏极场板，110为光刻胶。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
图11是本发明的低阻且可抑制负阻效应的SOI-LIGBT器件结构分段线性变掺杂的浓度分布示意图；从图11可看出，厚硅层漂移区4线性变掺杂浓度变化率低于超薄顶层硅漂移区43线性变掺杂浓度变化率，从而实现漂移区的分段式线性变掺杂。
实施例1
如图2所示，图2是本实施例的一种可抑制Snapback现象的SOI-LIGBT器件示意图；其元胞结构包括衬底1、衬底1上表面的埋氧层2、埋氧层2上方的厚介质层3、厚介质层3左侧的厚硅层漂移区4、厚硅层漂移区4内部左端的P阱区12、所述P阱区12内部设置的相互独立的P型重掺杂发射极区11和第一N型重掺杂区42、沿纵向方向贯穿设置在厚介质层3右端的N型buffer区41、N型buffer区41内部左端的P型重掺杂集电极区13、N型buffer区41内部右端的第二N型重掺杂区45、位于P型重掺杂集电极区13和第二N型重掺杂区45之间的集电极介质阻挡层31、设置在P型重掺杂集电极区13与第二N型重掺杂区45上表面的集电极接触电极6、分别与厚介质层3下表面和埋氧层2上表面相切的超薄顶层硅漂移区43、P阱区12上表面的发射极接触电极5，设置在第一N型重掺杂区42、P阱区12和厚硅层漂移区4的上表面的栅氧化层8、设置于栅氧化层8上表面的多晶硅栅7，所述P型重掺杂发射极区11和第一N型重掺杂区42的上表面与发射极接触电极5连接，所述埋氧层2与厚硅层漂移区4、超薄顶层硅漂移区43以及N型buffer区41的下表面相连接，所述栅氧化层8的左边界与第一N型重掺杂区42的右端部分重叠，栅氧化层8的右边界延伸到P阱区12的右端；所述器件还包括P条14、N条44，所述N条44与P条14在Z方向上交替设置在P阱区12和厚介质层3之间的厚硅层漂移区4中。N条44与P条14与埋氧层2上表面相接触。所述厚介质层3的右端与N型buffer区41相切。
优选的，所述衬底1为P型硅或为N型硅，SOI层为P型或为N型。
优选的，所述超薄顶层硅漂移区43和厚硅层漂移区4通过分段式线性变掺杂或均匀掺杂或阶梯掺杂的掺杂方式形成。
当器件正向导通时，多晶硅栅7逐渐加高电压直到沟道反型，集电极接触电极6接高电位，发射极接触电极5接低电位。电子从发射极接触电极5经沟道流向漂移区，并在集电极接触电极6的吸引下流向第二N型重掺杂区45，同时在P型重掺杂集电极区13与N型buffer区41形成的PN结上产生压降Vpn，当Vpn大于PN结的内建电势时，PN结导通，P型重掺杂集电极区13向漂移区中注入空穴，并与漂移区中的电子发生电导调制效应。传统RC-IGBT器件中，导通过程中存在两种导电模式的转换，Vpn压降从产生到大于PN结的内建电势使得PN结导通需要经过一段时间，当PN结导通后，由于器件由单极性导电转变为双极性导电，因此在很小的电压下就有较大的电流，从电流电压输出曲线上则反映出一个负阻现象，即Snapback现象。在本发明的器件结构中，器件导通伊始，由于集电极介质阻挡层的存在，使得电子流流向第二N型重掺杂区45所经过的路径变长，从而增加P型重掺杂集电极区13与N型buffer区41处的寄生电阻，增大同等条件下的Vpn，使得P型重掺杂集电极区13与N型buffer区41形成的PN结提前导通，达到抑制负阻(Snapback)效应的作用。导通时厚硅层漂移区4中N条与P条为载流子提供低阻导通通道，进一步降低了器件的导通电阻，从而减小导通压降。
当器件反向导通时，多晶硅栅7接零电位，集电极接触电极6接低电位，发射极接触电极5接高电位，从而沟道关闭，P阱区12与漂移区形成的PN结处于正偏状态，当该PN结上的压降高于PN结的内建电势时，P阱区12向漂移区中注入空穴，第二N型重掺杂区45向漂移区注入电子，使得器件在反向导通时也为双极性导电模式。
如图12、图13A～图13J所示，所述的可抑制Snapback现象的SOI-LIGBT器件的制造方法，包括以下步骤：
步骤1：选择SOI材料，其中包括衬底1、埋氧层2以及SOI层；
步骤2：在SOI层上进行漂移区的两段式线性变掺杂或均匀掺杂或阶梯掺杂形成厚硅层漂移区4与超薄顶层硅漂移区43；
步骤3：在器件SOI层上进行局部氧化，形成厚介质层3以及集电极介质阻挡层31；
步骤4：在器件SOI层上进行硼注入，形成P阱区12；
步骤5：在器件SOI层上进行磷注入，形成N型buffer区41；
步骤6：形成栅极前，在近栅极的位置表面生长一层场氧化层，形成栅氧化层8；
步骤7：淀积多晶硅，形成多晶硅栅7；
步骤8：使用同一道掩膜版利用高能离子注入进行N型杂质注入，严格控制注入能量与注入时间，形成N条44；利用离子注入进行P型杂质注入，严格控制注入能量与注入时间，形成P条14；
步骤10：进行P型重掺杂发射极区11、P型重掺杂集电极区13、第一N型重掺杂区42以及第二N型重掺杂区45的注入，形成欧姆接触，引出电极；
步骤11：进行接触孔刻蚀，淀积铝金属，形成发射极接触电极5与集电极接触电极6。
实施例2
如图3所示，本实施例和实施例1基本相同，区别在于：本实施例中所述集电极介质阻挡层31包括在Z方向上被N型buffer区41隔开的多个子阻挡层，相邻子阻挡层之间在Z方向上的距离为a。
实施例3
如图4所示，本实施例和实施例1基本相同，区别在于：本实施例中N条44与P条14不与埋氧层2上表面相接触。
实施例4
如图5所示，本实施例和实施例3基本相同，区别在于：所述N条44与P条14设置于器件的体内。
实施例5
如图6所示，本实施例和实施例1基本相同，区别在于：所述P条14的宽度大于N条44的宽度。
实施例6
如图7所示，本实施例和实施例1基本相同，区别在于：元胞结构中厚介质区3右端与N型buffer区41不相切。
实施例7
如图8所示，本实施例和实施例1基本相同，区别在于：厚硅层漂移区4中不引入N条44与P条14。
实施例8
如图9所示，本实施例和实施例7基本相同，区别在于：厚介质区3不与N型buffer区41相切。
实施例9
如图10所示，本实施例和实施例8基本相同，区别在于：所述元胞结构中，发射极接触电极5和集电极接触电极6的上端分别通过第一通孔9、第二通孔91，引入第二层金属分别作为源极场板51、漏极场板61。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种可抑制Snapback现象的SOI-LIGBT器件，其特征在于：其元胞结构包括衬底(1)、衬底(1)上表面的埋氧层(2)、埋氧层(2)上方的厚介质层(3)、厚介质层(3)左侧的厚硅层漂移区(4)、厚硅层漂移区(4)内部左端的P阱区(12)、所述P阱区(12)内部设置的相互独立的P型重掺杂发射极区(11)和第一N型重掺杂区(42)、沿纵向方向贯穿设置在厚介质层(3)右端的N型buffer区(41)、N型buffer区(41)内部左端的P型重掺杂集电极区(13)、N型buffer区(41)内部右端的第二N型重掺杂区(45)、位于P型重掺杂集电极区(13)和第二N型重掺杂区(45)之间的集电极介质阻挡层(31)、设置在P型重掺杂集电极区(13)与第二N型重掺杂区(45)上表面的集电极接触电极(6)、分别与厚介质层(3)下表面和埋氧层(2)上表面相切的超薄顶层硅漂移区(43)、P阱区(12)上表面的发射极接触电极(5)，设置在第一N型重掺杂区(42)、P阱区(12)和厚硅层漂移区(4)的上表面的栅氧化层(8)、设置于栅氧化层(8)上表面的多晶硅栅(7)，所述P型重掺杂发射极区(11)和第一N型重掺杂区(42)的上表面与发射极接触电极(5)连接，所述埋氧层(2)与厚硅层漂移区(4)、超薄顶层硅漂移区(43)以及N型buffer区(41)的下表面相连接，所述栅氧化层(8)的左边界与第一N型重掺杂区(42)的右端部分重叠，栅氧化层(8)的右边界延伸到P阱区(12)的右端。
2.根据权利要求1所述的可抑制Snapback现象的SOI-LIGBT器件，其特征在于：所述器件还包括P条(14)、N条(44)，所述N条(44)与P条(14)在Z方向上交替设置在P阱区(12)和厚介质层(3)之间的厚硅层漂移区(4)中。
3.根据权利要求1所述的可抑制Snapback现象的SOI-LIGBT器件，其特征在于：所述衬底(1)为P型硅或为N型硅，SOI层为P型或为N型。
4.根据权利要求1所述的可抑制Snapback现象的SOI-LIGBT器件，其特征在于：所述集电极介质阻挡层(31)包括在Z方向上被N型buffer区(41)隔开的多个子阻挡层，相邻子阻挡层之间在Z方向上的距离为a。
5.根据权利要求1所述的可抑制Snapback现象的SOI-LIGBT器件，其特征在于：所述超薄顶层硅漂移区(43)和厚硅层漂移区(4)通过分段式线性变掺杂或均匀掺杂或阶梯掺杂的掺杂方式形成。
6.根据权利要求2所述的可抑制Snapback现象的SOI-LIGBT器件，其特征在于：所述N条(44)与P条(14)设置于器件的体内。
7.根据权利要求2所述的可抑制Snapback现象的SOI-LIGBT器件，其特征在于：所述P条(14)的宽度大于N条(44)的宽度。
8.根据权利要求1所述的可抑制Snapback现象的SOI-LIGBT器件，其特征在于：所述厚介质层(3)的右端与N型buffer区(41)相切。
9.根据权利要求1所述的可抑制Snapback现象的SOI-LIGBT器件，其特征在于：所述元胞结构中，发射极接触电极(5)和集电极接触电极(6)的上端分别通过第一通孔(9)、第二通孔(91)，引入第二层金属分别作为源极场板(51)、漏极场板(61)。
10.权利要求1至9任意一项所述的可抑制Snapback现象的SOI-LIGBT器件的制造方法，其特征在于包括以下步骤：
步骤1：选择SOI材料，其中包括衬底(1)、埋氧层(2)以及SOI层；
步骤2：在SOI层上进行漂移区的两段式线性变掺杂或均匀掺杂或阶梯掺杂形成厚硅层漂移区(4)与超薄顶层硅漂移区(43)；
步骤3：在器件SOI层上进行局部氧化，形成厚介质层(3)以及集电极介质阻挡层(31)；
步骤4：在器件SOI层上进行硼注入，形成P阱区(12)；
步骤5：在器件SOI层上进行磷注入，形成N型buffer区(41)；
步骤6：形成栅极前，在近栅极的位置表面生长一层场氧化层，形成栅氧化层(8)；
步骤7：淀积多晶硅，形成多晶硅栅(7)；
步骤8：使用同一道掩膜版利用高能离子注入进行N型杂质注入，严格控制注入能量与注入时间，形成N条(44)；利用离子注入进行P型杂质注入，严格控制注入能量与注入时间，形成P条(14)；
步骤10：进行P型重掺杂发射极区(11)、P型重掺杂集电极区(13)、第一N型重掺杂区(42)以及第二N型重掺杂区(45)的注入，形成欧姆接触，引出电极；
步骤11：进行接触孔刻蚀，淀积铝金属，形成发射极接触电极(5)与集电极接触电极(6)。
11.根据权利要求10所述的可抑制Snapback现象的SOI-LIGBT器件的制造方法，其特征在于：所述集电极介质阻挡层(31)利用厚介质层(3)的掩膜版，通过挖槽、不同掩膜版开口宽度、选择性氧化方式实现，从而形成Z方向断续式介质阻挡层。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109920840A (zh) * 2019-03-20 2019-06-21 重庆邮电大学 一种具有L型SiO2隔离层的复合型RC-LIGBT器件
CN110459609A (zh) * 2019-08-29 2019-11-15 电子科技大学 一种短路阳极薄层高压功率器件
CN110473869A (zh) * 2019-08-30 2019-11-19 广东瑞森半导体科技有限公司 一种具有氧化层的ligbt型esd保护器件
CN110534566A (zh) * 2019-09-05 2019-12-03 电子科技大学 一种igbt功率器件
CN111969049A (zh) * 2020-08-28 2020-11-20 电子科技大学 一种soi横向绝缘栅双极晶体管
CN112420824A (zh) * 2020-12-09 2021-02-26 东南大学 一种消除负阻效应的逆导型横向绝缘栅双极型晶体管
CN113644114A (zh) * 2021-07-26 2021-11-12 珠海格力电器股份有限公司 芯片、芯片制备方法及电子器件
CN113644114B (zh) * 2021-07-26 2024-06-07 珠海格力电器股份有限公司 芯片、芯片制备方法及电子器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528849B1 (en) * 2000-08-31 2003-03-04 Motorola, Inc. Dual-gate resurf superjunction lateral DMOSFET
CN101916727A (zh) * 2010-07-06 2010-12-15 中国科学院上海微系统与信息技术研究所 Soi高压功率器件的制备方法
CN102148240A (zh) * 2011-03-10 2011-08-10 电子科技大学 一种具有分裂阳极结构的soi-ligbt器件
CN102800688A (zh) * 2011-05-27 2012-11-28 旺宏电子股份有限公司 半导体结构及其操作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528849B1 (en) * 2000-08-31 2003-03-04 Motorola, Inc. Dual-gate resurf superjunction lateral DMOSFET
CN101916727A (zh) * 2010-07-06 2010-12-15 中国科学院上海微系统与信息技术研究所 Soi高压功率器件的制备方法
CN102148240A (zh) * 2011-03-10 2011-08-10 电子科技大学 一种具有分裂阳极结构的soi-ligbt器件
CN102800688A (zh) * 2011-05-27 2012-11-28 旺宏电子股份有限公司 半导体结构及其操作方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109920840A (zh) * 2019-03-20 2019-06-21 重庆邮电大学 一种具有L型SiO2隔离层的复合型RC-LIGBT器件
CN110459609A (zh) * 2019-08-29 2019-11-15 电子科技大学 一种短路阳极薄层高压功率器件
CN110459609B (zh) * 2019-08-29 2020-09-15 电子科技大学 一种短路阳极薄层高压功率器件
CN110473869A (zh) * 2019-08-30 2019-11-19 广东瑞森半导体科技有限公司 一种具有氧化层的ligbt型esd保护器件
CN110534566A (zh) * 2019-09-05 2019-12-03 电子科技大学 一种igbt功率器件
CN110534566B (zh) * 2019-09-05 2021-03-30 电子科技大学 一种igbt功率器件
CN111969049A (zh) * 2020-08-28 2020-11-20 电子科技大学 一种soi横向绝缘栅双极晶体管
CN112420824A (zh) * 2020-12-09 2021-02-26 东南大学 一种消除负阻效应的逆导型横向绝缘栅双极型晶体管
CN112420824B (zh) * 2020-12-09 2022-08-19 东南大学 一种消除负阻效应的逆导型横向绝缘栅双极型晶体管
CN113644114A (zh) * 2021-07-26 2021-11-12 珠海格力电器股份有限公司 芯片、芯片制备方法及电子器件
CN113644114B (zh) * 2021-07-26 2024-06-07 珠海格力电器股份有限公司 芯片、芯片制备方法及电子器件

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