CN102800688A

CN102800688A - 半导体结构及其操作方法

Info

Publication number: CN102800688A
Application number: CN2011101471164A
Authority: CN
Inventors: 吴锡垣; 陈永初; 连士进; 林正基
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2011-05-27
Filing date: 2011-05-27
Publication date: 2012-11-28
Anticipated expiration: 2031-05-27
Also published as: CN102800688B

Abstract

本发明公开了一种半导体结构及其操作方法。半导体结构包括衬底、第一掺杂区、第二掺杂区、第三掺杂区、第一沟道结构与第二栅结构；第一掺杂区位于衬底中；第一掺杂区具有第一导电型；第二掺杂区位于第一掺杂区中；第二掺杂区具有相反于第一导电型的第二导电型；第三掺杂区位于第二掺杂区中且具有第一导电型；第一沟道结构具有第一栅结构；第一栅结构与第二栅结构分别位于第二掺杂区的不同侧上。

Description

半导体结构及其操作方法

技术领域

本发明是有关于一种半导体结构及其操作方法，特别是有关于同时改善击穿电压与开启电阻(开启电流)的半导体结构其操作方法。

背景技术

在半导体技术中，举例来说，半导体结构例如功率装置是使用适合当下CMOS工艺的横向双扩散金属氧化物半导体(LDMOS)与减表面场(reduced surface field；RESURF)技术。为了提高半导体结构的击穿电压(breakdown voltage；BVdss)，一种方法是降低漏极区的掺杂浓度并增加漂移长度。然而，此方法会提高半导体结构的开启电阻。此外，需要大的设计面积。

发明内容

本发明是有关于一种半导体结构及其操作方法，是同时改善击穿电压与开启电阻(开启电流)，设计面积小。

本发明提供了一种半导体结构，该半导体结构包括衬底、第一掺杂区、第二掺杂区、第三掺杂区、第一沟道结构与第二栅结构；第一掺杂区位于衬底中；第一掺杂区具有第一导电型；第二掺杂区位于第一掺杂区中；第二掺杂区具有相反于第一导电型的第二导电型；第三掺杂区位于第二掺杂区中且具有第一导电型；第一沟道结构具有第一栅结构；第一栅结构与第二栅结构分别位于第二掺杂区的不同侧上。

本发明还提供了一种半导体结构的操作方法，其中半导体结构包括衬底、第一掺杂区、第二掺杂区、第三掺杂区、第一沟道结构与第二栅结构；第一掺杂区位于衬底中；第一掺杂区具有第一导电型；第二掺杂区位于第一掺杂区中；第二掺杂区具有相反于第一导电型的第二导电型；第三掺杂区位于第二掺杂区中且具有第一导电型；第一沟道结构具有第一栅结构；第一栅结构与第二栅结构分别位于第二掺杂区的不同侧上；半导体结构的操作方法包括以下步骤：施加第一偏压于分别位于第二栅结构的相对侧边上的第三掺杂区与第一掺杂区之间；施加第二偏压至第一栅结构，并施加第三偏压至第二栅结构，以控制半导体结构为开启状态或关闭状态；半导体结构在开启状态下，电流流过的通道至少包括第一通道与第二通道；第一通道包括第二掺杂区邻近于第一栅结构的部分；第二通道包括第二掺杂区邻近于第二栅结构的部分。

下文特举一些实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示一实施例中半导体结构的立体图。

图2绘示一实施例中半导体结构的立体图。

图3绘示一实施例中半导体结构的立体图。

图4绘示一实施例中半导体结构的立体图。

图5绘示一实施例中半导体结构的立体图。

图6绘示一实施例中半导体结构的立体图。

图7绘示一实施例中半导体结构的立体图。

图8绘示一实施例中半导体结构的立体图。

图9绘示一实施例中半导体结构的上视图。

图10绘示一实施例中半导体结构的剖面图。

图11绘示一实施例中半导体结构的剖面图。

图12绘示一实施例中半导体结构的上视图。

图13绘示一实施例中半导体结构的剖面图。

图14绘示一实施例中半导体结构的剖面图。

图15绘示一实施例中半导体结构的剖面图。

图16绘示一实施例中半导体结构的上视图。

图17绘示一实施例中半导体结构的剖面图。

图18绘示一实施例中半导体结构的剖面图。

图19绘示一实施例中半导体结构的剖面图。

图20绘示一实施例中半导体结构的剖面图。

图21绘示一实施例中半导体结构的剖面图。

图22绘示一实施例中半导体结构的剖面图。

图23绘示一实施例中半导体结构的剖面图。

图24绘示一实施例中半导体结构的剖面图。

图25绘示一实施例中半导体结构的剖面图。

图26绘示一实施例中半导体结构的剖面图。

图27绘示一实施例中半导体结构的剖面图。

图28绘示一实施例中半导体结构的剖面图。

图29绘示一实施例中半导体结构的剖面图。

图30绘示一实施例中半导体结构的上视图。

图31绘示一实施例中半导体结构的剖面图。

图32绘示一实施例中半导体结构的剖面图。

图33绘示一实施例中半导体结构的上视图。

图34绘示一实施例中半导体结构的剖面图。

图35绘示一实施例中半导体结构的剖面图。

图36绘示一实施例中半导体结构的上视图。

图37绘示一实施例中半导体结构的上视图。

图38绘示一实施例中半导体结构的剖面图。

图39绘示一实施例中半导体结构的剖面图。

图40绘示一实施例中半导体结构的上视图。

图41绘示一实施例中半导体结构的剖面图。

图42绘示一实施例中半导体结构的上视图。

图43绘示一实施例中半导体结构的剖面图。

图44绘示一实施例中半导体结构的剖面图。

图45绘示一实施例中半导体结构的剖面图。

【主要半导体元件符号说明】

2：衬底

4、104、204、504、604、704、804、904、1104、1204、1704、1904、2004、2204、2304、2404：第一掺杂区

6、106、906：第二掺杂区

8A、8B、108A、108B、908、1008、2108A、2108B：第三掺杂区

10、110、910、1010：第四掺杂区

12、14、16、112、114、116、212、1112、1114、1712、1714、1912、2012、2212、2214、2312、2412：次掺杂层

18、618、918、1018：阱区

20、220、920、1020、1420、1520、1820、1920、2020、2420：第一栅结构

22、42：栅电极层

24、44：栅介电层

26、126、226、826、926、1026：第二栅结构

28、128、928、2128：第五掺杂区

30、130、230、330、930、1330：介电结构

32、1232、1932、2332：埋介电层

34、934、1434、1534、1634、2034、2434：第二沟道结构

36：导电元件

38：介电元件

40、540、640：第六掺杂区

46、146、946：第二通道

48、148、248、948：第一通道

50、52、964、966、968、970、1072、1074：偏压

254、454、458、1554：掺杂区

56、256、556、656、756、956、1156、1256、1556、1756、1956、2256、2356：底层

760、860：缓冲区

762：超结结构

1676：第三沟道结构

AB、CD、EF、GH、IJ、KL、MN、OP、QR、ST、UV、WX、YZ：剖面线

具体实施方式

本发明是有关于半导体结构及其操作方法。半导体结构包括绝缘栅极双极性晶体管(IGBT)、二极管或金属氧化物半导体例如横向双扩散金属氧化物半导体(LDMOS)或增强金属氧化物半导体晶体管(EDMOS)。

图1与图2绘示一实施例中半导体结构的立体图。请参照图1，半导体结构包括衬底2。第一掺杂区4位于衬底2中。衬底2可包括绝缘层上覆硅(SOI)以节省设计面积，并降低开启电阻。第一掺杂区4包括次掺杂层12、次掺杂层14与次掺杂层16。第二掺杂区6位于第一掺杂区4中。第三掺杂区8A与第三掺杂区8B位于第二掺杂区6中。阱区18位于第一掺杂区4中。第四掺杂区10位于阱区18中。阱区18与第二掺杂区6通过第一掺杂区4互相分开。第五掺杂区28位于第二掺杂区6中。埋介电层32位于第一掺杂区4与底层56之间。埋介电层32包括氧化物。第三掺杂区8A、第三掺杂区8B、第五掺杂区28、第四掺杂区10与次掺杂层12是重掺杂的。

于一些实施例中，图1与图2所示的半导体结构包括LDMOS或EDMOS。第一掺杂区4(包括次掺杂层12、次掺杂层14与次掺杂层16)、阱区18、第四掺杂区10、第三掺杂区8A与第三掺杂区8B具有第一导电型例如N导电型。底层56、第二掺杂区6与第五掺杂区28具有相反于第一导电型的第二导电型例如P导电型。

于一些实施例中，图1与图2所示的半导体结构包括IGBT。第一掺杂区4(包括次掺杂层12、次掺杂层14与次掺杂层16)、第三掺杂区8A与第三掺杂区8B具有第一导电型例如N导电型。底层56、第二掺杂区6、第五掺杂区28、阱区18与第四掺杂区10具有相反于第一导电型的第二导电型例如P导电型。

于其它实施例中，第一导电型例如是P导电型，第二导电型例如是N导电型。第三掺杂区8A与第三掺杂区8B是用作源极。第四掺杂区10是用作漏极。

具有第一栅结构20的第一沟道结构是位于衬底2中。第二沟道结构34也位于衬底2中。第一栅结构20包括栅电极层22与位于栅电极层22上的栅介电层24。栅电极层22包括多晶硅、金属或金属硅化物。第二沟道结构34包括导电元件36与形成在导电元件36上的介电元件38。导电元件36包括多晶硅、金属或金属硅化物。介电结构30位于第一掺杂区4上。介电结构30包括浅沟道隔离(STI)。为深沟道的第二沟道结构34具有隔离其它装置的效果，因此能帮助半导体结构维持高的击穿电压。第二沟道结构34与具有第一栅结构20的第一沟道结构的深度或高度可视情况分别调变。第一栅结构20与第二栅结构26分别位于第二掺杂区6的不同侧上。第二栅结构26也延伸至介电结构30上。第二栅结构26包括栅介电层44与位于栅介电层44上的栅电极层42。栅电极层42包括多晶硅、金属或金属硅化物。

图2是透视化如图1所示的部分元件以了解实施例中超结结构的概念。请参照图2，半导体结构包括第六掺杂区40，通过第一掺杂区4的次掺杂层16互相分开。第六掺杂区40具有第二导电型例如P导电型。举例来说，第六掺杂区40与第一掺杂区4的次掺杂层16是在介电结构30例如浅沟道隔离(STI)下。于实施例中，第六掺杂区40与第一掺杂区4的次掺杂层16是形成一超结(super junction)结构。超结结构能帮助同时改善击穿电压(BVdss)与开启电阻(Rdson)。形成超结结构的第六掺杂区40与第一掺杂区4并不限于如图2所示的条纹形状(矩形；rectangle)，而可包括六角形(hexagonal)、八角形(octagonal)或圆形(circle)。

于实施例中，请参照图1，半导体结构的操作方法包括使第三掺杂区8A与第四掺杂区10之间具有偏压，或使第三掺杂区8B与第四掺杂区10之间具有偏压。调控施加至第一栅结构20的偏压50，以控制邻近于第一栅结构20的第一通道48为开启或关闭。调控施加至第二栅结构26的偏压52，以控制邻近于第二栅结构26的第二通道46为开启或关闭。偏压50与偏压52可独立或一起控制。偏压50与偏压52可为相同或不同。于实施例中，举例来说，半导体结构在开启状态下，电流是从第三掺杂区8B经第二通道46、第一掺杂区4的次掺杂层16、阱区18流至第四掺杂区10。电流也从第三掺杂区8A经第一通道48、第一掺杂区4的次掺杂层14与次掺杂层12、阱区18流至第四掺杂区10。因此应用双栅极(dual gate)概念的半导体结构的开启电流高且开启电阻(Rdson)小。重掺杂的次掺杂层12也能帮助提高开启电流(降低开启电阻)。

实施例中半导体结构是结合超结与双栅极概念，因此是同时改善击穿电压与开启电阻(开启电流)。举例来说，半导体结构能以高电压例如1200V操作。

图3绘示一实施例中半导体结构的立体图。图3是透视化部分元件。图3所示的半导体结构与图1与图2所示的半导体结构的差异在于，是省略如图1与图2所示的阱区18。于一实施例中，举例来说，图3所示的半导体结构包括IGBT。第一掺杂区104、第三掺杂区108A与第三掺杂区108B具有第一导电型例如N导电型。第二掺杂区106、第五掺杂区128与第四掺杂区110具有相反于第一导电型的第二导电型例如P导电型。于实施例中，举例来说，半导体结构在开启状态下，电流是从第三掺杂区108B经第二通道146与第一掺杂区104的次掺杂层116流至第四掺杂区110。电流也从第三掺杂区108A经第一通道148、第一掺杂区104的次掺杂层114与次掺杂层112流至第四掺杂区110。

图4绘示一实施例中半导体结构的立体图。图4是透视化部分元件。图4所示的半导体结构与图1与图2所示的半导体结构的差异在于，是省略如图1与图2所示的介电结构30。

图5绘示一实施例中半导体结构的立体图。图5是透视化部分元件。图5所示的半导体结构与图1与图2所示的半导体结构的差异在于，是省略如图1与图2所示的埋介电层32。第一掺杂区204中为埋掺杂层的次掺杂层212靠近具有第一栅结构220的第一沟道结构的部分的掺杂浓度小于远离第一沟道结构的部分的掺杂浓度。此设计能提升流经第一通道248且路径长的电流的导通效果，提高半导体结构的导通电流并降低导通电阻。由于掺杂浓度的差异，使得在退火工艺之后，次掺杂层212靠近第一沟道结构的部分的轮廓高度小于远离第一沟道结构的部分的轮廓高度，如图5所示。掺杂区254位于底层256中。掺杂区254的导电型是与底层256的导电型相同例如P导电型，而相反于第一掺杂区204的导电型例如N导电型。

图6绘示一实施例中半导体结构的立体图。图6所示的半导体结构与图5所示的半导体结构的差异在于，是省略如图5所示的介电结构230。

图7绘示一实施例中半导体结构的立体图。图7所示的半导体结构与图1与图2所示的半导体结构的差异在于，介电结构330是场氧化隔离(FOX)。

图8绘示一实施例中半导体结构的立体图。图8所示的半导体结构与图5所示的半导体结构的差异在于，掺杂区458形成在掺杂区454中。掺杂区458与掺杂区454具有相同的导电型例如P导电型。

图9绘示一实施例中半导体结构的上视图。图10与图11分别是沿图9中AB剖面线与CD剖面线所绘制出的半导体结构的剖面图。请参照图9，第六掺杂区540是通过第一掺杂区504互相分开。第六掺杂区540具有矩形状。第六掺杂区540并不限于如图9所示的矩形(rectangle)，而可包括六角形(hexagonal)、八角形(octagonal)或圆形(circle)。半导体结构是结合超结与双栅极概念的金属氧化物半导体例如LDMOS。举例来说，第六掺杂区540是以多晶硅材料填充沟道所形成。请参照图10与图11，底层556可为掺杂层或外延层。

图12绘示一实施例中半导体结构的上视图。图13是沿图12中EF剖面线所绘制出的半导体结构的剖面图。请参照图12，蜂巢状的第六掺杂区640与第一掺杂区604是交错排列。交错排列的第六掺杂区640与第一掺杂区604是形成超结结构。构成超结结构的第六掺杂区640与第一掺杂区604并不限于如图12所示的六角形(hexagonal)，而可包括矩形(rectangle)、八角形(octagonal)或圆形(circle)。半导体结构是结合超结与双栅极概念的金属氧化物半导体例如LDMOS。举例来说，构成超结结构的第六掺杂区640与第一掺杂区604分别是以离子注入所形成。请参照图13，底层656可为掺杂层或外延层。

图14绘示一实施例中半导体结构的剖面图。请参照图14，第一掺杂区704包括(导电型相同的)缓冲区760，位于底层756与超结结构762之间。图14所示的半导体结构是省略如图13中所示的阱区618。

图15所示的半导体结构与图14所示的半导体结构的差异在于，第一掺杂区804的缓冲区860靠近第二栅结构826的部分的高度大于远离第二栅结构826的部分的高度。更详细地来说，第一掺杂区804的缓冲区860的高度是从靠近第二栅结构826往远离第二栅结构826的方向逐渐变小。

图16绘示一实施例中半导体结构的上视图。图17与图18分别是沿图16中GH剖面线与IJ剖面线所绘制出的半导体结构的剖面图。请参照图18，第一栅结构920被电性连接至偏压966例如栅极偏压。第三掺杂区908被电性连接至偏压964例如源极偏压。第二栅结构926被电性连接至偏压968例如栅极偏压。第四掺杂区910被电性连接至偏压970例如漏极偏压。于一实施例中，具有第一导电型例如N导电型的第一掺杂区904是以外延成长的方式形成在具有第二导电型例如P型的底层956上。请参照图17，位于第三掺杂区908之间的第五掺杂区928亦电性连接至偏压964。请参照图16，具有隔离功能的第二沟道结构934是具有环型，以定义半导体结构的主动区域，能够有效缩减设计面积。介电结构930包括浅沟道隔离(STI)。

于实施例中，半导体结构的操作方法包括控制偏压964与偏压970，使第三掺杂区908与第四掺杂区910之间具有驱动电流的偏压。调控偏压966，以控制邻近于第一栅结构920的第一通道948为开启或关闭。调控偏压968，以控制邻近于第二栅结构926的第二通道946为开启或关闭。举例来说，半导体结构在开启状态下，电流是从第三掺杂区908经第二通道946、第一掺杂区904、阱区918流至第四掺杂区910。电流也从第三掺杂区908经第一通道948、第一掺杂区904、阱区918流至第四掺杂区910。因此应用双栅极(dual gate)概念的半导体结构的开启电流高且开启电阻(Rdson)小。

于一些实施例中，图18所示的半导体结构包括LDMOS或EDMOS。第一掺杂区904、阱区918、第四掺杂区910、第三掺杂区908具有第一导电型例如N导电型。底层956、第二掺杂区906与第五掺杂区928(图17)具有相反于第一导电型的第二导电型例如P导电型。

于一些实施例中，图18所示的半导体结构包括IGBT。第一掺杂区904、第三掺杂区908具有第一导电型例如N导电型。底层956、第二掺杂区906、第五掺杂区928(图17)、阱区918与第四掺杂区910具有相反于第一导电型的第二导电型例如P导电型。于其它实施例中，包括IGBT的半导体结构是具有导电型为例如N型导电型的阱区918。于一些实施例中，是省略阱区918，如图19所示的半导体结构。

于一些实施例中，半导体结构包括二极管，如图20所示。图20所示的半导体结构与图18所示的半导体结构的差异在于，第一栅结构1020、第三掺杂区1008与第二栅结构1026被电性连接至偏压1072例如低电压。第四掺杂区1010被电性连接至偏压1074例如高电压。于一些实施例中，是省略阱区1018，如图21所示的半导体结构。

图22与图23绘示一实施例中半导体结构的剖面图。图22与图23分别例如是沿图16中GH剖面线与IJ剖面线所绘制出。图22与图23所示的半导体结构与图17与图18所示的半导体结构的差异在于，具有第一导电型例如N导电型的第一掺杂区1104包括次掺杂层1112与次掺杂层1114。于一实施例中，次掺杂层1112是以外延成长的方式形成具有第二导电型例如P导电型的底层1156上。于其它实施例中，次掺杂层1112是具有与底层1156相同的第二导电型例如P导电型而视为底层1156的一部分。

图24与图25绘示一实施例中半导体结构的剖面图。图24与图25分别例如是沿图16中GH剖面线与IJ剖面线所绘制出。图24与图25所示的半导体结构与图17与图18所示的半导体结构的差异在于，埋介电层1232位于第一掺杂区1204与底层1256之间。埋介电层1232包括氧化物。于一实施例中，第一掺杂区1204是以外延的方式形成。

图26与图27绘示一实施例中半导体结构的剖面图。图26与图27分别例如是沿图16中GH剖面线与IJ剖面线所绘制出。图26与图27所示的半导体结构与图17与图18所示的半导体结构的差异在于，介电结构1330是场氧化隔离(FOX)。

于一实施例中，图18所示的第一栅结构920与第二沟道结构934是视情况调变成更长的如图28中所示的第一栅结构1420与第二沟道结构1434。于其它实施例中，图18所示的第一栅结构920与第二沟道结构934是视情况调变成更短的如图29中所示的第一栅结构1520与第二沟道结构1534。请参照图29，掺杂区1554形成在第二沟道结构1534与底层1556之间。

图30绘示一实施例中半导体结构的上视图。图31与图32分别是沿图30中KL剖面线与MN剖面线所绘制出的半导体结构的剖面图。图30、图31、图32所示的半导体结构与图16、图17、图18所示的半导体结构的差异在于，第三沟道结构1676配置在第二沟道结构1634的外侧。

图33绘示一实施例中半导体结构的上视图。图34与图35分别是沿图33中OP剖面线与QR剖面线所绘制出的半导体结构的剖面图。图33、图34、图35所示的半导体结构与图16、图17、图18所示的半导体结构的差异在于，具有第一导电型例如N导电型的第一掺杂区1704包括次掺杂层1712与次掺杂层1714。于一实施例中，次掺杂层1714是以外延成长的方式形成在具有第二导电型例如P导电型的底层1756上。

图36绘示一实施例中半导体结构的上视图。图36绘示的半导体结构与图16绘示的半导体结构的差异在于，是形成第一栅结构1820。半导体结构沿ST剖面线绘制出的剖面图可相似于图18。

图37绘示一实施例中半导体结构的上视图。图37绘示的半导体结构与图33绘示的半导体结构的差异在于，是形成第一栅结构1920。图38是沿图37中UV剖面线所绘制出的半导体结构的剖面图。图38绘示的半导体结构与图35绘示的半导体结构的差异在于，埋介电层1932是位于底层1956与第一掺杂区1904的次掺杂层1912之间。图37所示的半导体结构沿UV剖面线绘制出的剖面图也可相似于图35。

图39绘示一实施例中半导体结构的剖视图。图39绘示的半导体结构与图38绘示的半导体结构的差异在于，第一掺杂区2004的次掺杂层2012是延伸在第一栅结构2020与第二沟道结构2034之间。

图40绘示一实施例中半导体结构的上视图。图41是沿图40中WX剖面线所绘制出的半导体结构的剖面图。图40、图41所示的半导体结构与图16、图18所示的半导体结构的差异在于，第五掺杂区2128配置在第三掺杂区2108A与第三掺杂区2108B之间。

图42绘示一实施例中半导体结构的上视图。图43是沿图42中YZ剖面线所绘制出的半导体结构的剖面图。图42、图43绘示的半导体结构与图40、图41绘示的半导体结构的差异在于，具有第一导电型例如N导电型的第一掺杂区2204包括次掺杂层2212与次掺杂层2214。于一实施例中，次掺杂层2214是以外延成长的方式形成在具有第二导电型例如P导电型的底层2256上。

图44绘示一实施例中半导体结构的剖视图。图44绘示的半导体结构与图43绘示的半导体结构的差异在于，埋介电层2332是位于底层2356与第一掺杂区2304的次掺杂层2312之间。

图45绘示一实施例中半导体结构的剖视图。图45绘示的半导体结构与图44绘示的半导体结构的差异在于，第一掺杂区2404的次掺杂层2412是延伸在第一栅结构2420与第二沟道结构2434之间。

于本发明的实施例中，半导体结构是使用双栅极概念。半导体结构也可结合超结概念。因此是同时改善击穿电压与开启电阻(开启电流)。具有隔离功能的第二沟道结构能帮助半导体结构维持高的击穿电压，并缩减设计面积。第一掺杂区中为埋掺杂层的次掺杂层靠近具有第一栅结构的部分的掺杂浓度小于远离第一沟道结构的部分的掺杂浓度，能提升流经第一通道且路径长的电流的导通效果，提高半导体结构的导通电流并降低导通电阻。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种半导体结构，包括：

一衬底；

一第一掺杂区，位于该衬底中，其中该第一掺杂区具有一第一导电型；

一第二掺杂区，位于该第一掺杂区中，其中该第二掺杂区具有相反于该第一导电型的一第二导电型；

一第三掺杂区，位于该第二掺杂区中且具有该第一导电型；

一第一沟道结构，具有一第一栅结构；以及

一第二栅结构，其中该第一栅结构与该第二栅结构分别位于该第二掺杂区的不同侧上。

2.根据权利要求1所述的半导体结构，更包括一第四掺杂区，其中该第二掺杂区与该第四掺杂区是通过该第一掺杂区互相分开。

3.根据权利要求1所述的半导体结构，更包括一第二沟道结构，位于该衬底中，其中该第二栅结构介于该第一沟道结构与该第二沟道结构之间。

4.根据权利要求1所述的半导体结构，其中该第一掺杂区包括一埋掺杂层，其中该埋掺杂层靠近该第一沟道结构的部分的掺杂浓度小于远离该第一沟道结构的部分的掺杂浓度。

5.根据权利要求1所述的半导体结构，其中该第一掺杂区靠近该第二栅结构的部分的高度大于远离该第二栅结构的部分的高度。

6.根据权利要求5所述的半导体结构，其中该第一掺杂区的高度是从靠近该第二栅结构往远离该第二栅结构的方向逐渐变小。

7.根据权利要求1所述的半导体结构，更包括一第五掺杂区，具有该第二导电型并位于该第二掺杂区中。

8.根据权利要求1所述的半导体结构，更包括多个第六掺杂区，具有该第二导电型，并通过该第一掺杂区互相分开。

9.一种半导体结构的操作方法，其中该半导体结构包括：

一衬底；

一第三掺杂区，位于该第二掺杂区中且具有该第一导电型；

一第一沟道结构，具有一第一栅结构；以及

一第二栅结构，其中该第一栅结构与该第二栅结构分别位于该第二掺杂区的不同侧上，

该操作方法包括：

施加一第一偏压于分别位于该第二栅结构的相对侧边上的该第三掺杂区与该第一掺杂区之间；以及

施加一第二偏压至该第一栅结构，并施加一第三偏压至该第二栅结构，以控制该半导体结构为开启状态或关闭状态，其中该半导体结构在开启状态下，电流流过的通道至少包括：

一第一通道，包括该第二掺杂区邻近于该第一栅结构的部分；以及

一第二通道，包括该第二掺杂区邻近于该第二栅结构的部分。

10.根据权利要求9所述的半导体结构的操作方法，其中该半导体结构在开启状态下，该电流是流动于该第二栅结构的相对侧边上的该第三掺杂区与该第一掺杂区之间。