KR101175228B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 고전압용 반도체 장치의 구조를 단순화시킬 수 있는 반도체 장치를 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는 기판에 형성된 제2도전형의 웰; 상기 웰에 형성된 제1도전형의 바디영역; 상기 기판상에서 상기 바디영역의 일부와 중첩되도록 형성된 게이트전극; 및 상기 기판에 형성되어 상기 게이트전극과 중첩되는 제1도전형의 채널확장부를 포함하고 있으며, 상술한 본 발명에 따르면, 고전압용 반도체 장치의 구조를 단순화시킬 수 있고, 설계 난이도를 감소시킬 수 있는 효과가 있다.
고전압, 트랜지스터, 스위칭, 아날로그

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 고전압용(High Voltage) 반도체 장치에 관한 것이다.
고전압용(High Voltage) 반도체 장치는 주로 EDMOS(Extended Drain MOS) 트랜지스터와 LDMOS(Laterally Double diffused MOS) 트랜지스터의 조합으로 이루어진다. EDMOS 트랜지스터와 LDMOS 트랜지스터는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스를 가지기 때문에 전력이득이 크고 게이트 구동회로가 매우 간단하며, 유니폴라(unipolar) 장치이기 때문에 장기간 턴-오프(turn-off)되는 동안 소수 캐리어에 의한 축적 또는 재결함에 의해 발생되는 지연시간이 발생하지 않는다는 장점이 있다.
도 1은 종래기술에 따른 LDMOS 트랜지스터를 도시한 단면도이고, 도 2는 종래기술에 따른 EDMOS 트랜지스터를 도시한 단면도이다. 여기서는, N채널을 갖는 경우를 예시하였으며, 도 1은 픽업영역을 기준으로 두 개의 LDMOS 트랜지스터가 좌우 대칭구조로 배치된 형태를 도시하였다.
도 1을 참조하여 종래기술에 따른 LDMOS 트랜지스터를 살펴보면, 소자분리막(21)을 구비하는 기판(11)에 형성된 N형 웰(well, 12), 웰(12)에 형성된 P형 바디영역(13), 바디영역(13) 일부와 중첩되도록 기판(11) 상에 형성된 게이트전극(20), 게이트전극(20)과 기판(11) 사이에 개재된 게이트절연막(19), 게이트전극(20) 일측의 바디영역(13)에 형성된 N형 소스영역(16), 게이트전극(20) 타측의 웰(12)에 형성된 N형 드레인영역(15), 웰(12)에 형성되어 드레인영역(15)을 감싸는 N형 불순물영역(14) 및 바디영역(13)에 형성된 P형 픽업영역(17)으로 이루어져 있다.
상술한 구조를 갖는 LDMOS 트랜지스터는 채널(Channel, C1) 길이가 짧기 때문에 고전압용 반도체 장치에서 큰 전류를 제어(control)하기 위한 스위칭 소자로 사용되며, 채널(C1) 길이를 짧게 형성하기 위하여 서로 다른 확산(diffusion) 특성을 갖는 불순물을 선정하여 이중확산(Double diffusion)시키는 방식으로 채널(C1)을 형성한다. 이때, LDMOS 트랜지스터에서 채널(C1)은 바디영역(13)과 게이트전극(20)이 중첩되는 영역으로 정의된다.
여기서, LDMOS 트랜지스터는 짧은 길이의 채널(C1)을 형성하기 위해서 불순물의 확산시키는 방식을 사용하기 때문에 채널(C1)의 길이를 가변시킬 수가 없다. 이로 인하여, LDMOS 트랜지스터는 고전압용 반도체 장치의 동작을 제어하기 위한 아날로그(analogue) 소자로는 사용할 수 없는 문제점이 있다. 참고로, 아날로그 소 자는 드레인영역(15)과 소스영역(16) 사이의 전압(VDS) 크기가 증가하여도 드레인전류(ID)의 크기가 일정하게 유지되는 포화영역(saturation region)을 갖는 소자를 의미한다.
따라서, 고전압용 반도체 장치의 동작을 제어하기 위한 아날로그 소자를 제공하기 위하여 도 2에 도시된 바와 같은 EDMOS 트랜지스터가 도입되었다.
도 2를 참조하여 종래기술에 따른 EDMOS 트랜지스터를 살펴보면, 소자분리막(21)을 구비하는 기판(11)에 형성된 P형 제1웰(22)과 N형 제2웰(23), 기판(11) 상에서 제1웰(22)과 제2웰(23)을 동시에 가로지르는 게이트전극(20), 게이트전극(20)과 기판(11) 사이에 개재된 게이트절연막(19), 게이트전극(20) 일측의 제1웰(22)에 형성된 N형 소스영역(16), 게이트전극 타측의 제2웰(23)에 형성된 N형 드레인영역(15), 제2웰에 형성되어 드레인영역(15)을 감싸는 N형 불순물영역(14), 제1웰(22)에 형성된 P형 픽업영역(17) 및 제1웰(22)에 형성되어 픽업영역(17)을 감싸는 P형 불순물영역(24)으로 이루어져 있다.
상술한 구조를 갖는 EDMOS 트랜지스터에서 채널(C2)은 제1웰(22)과 게이트전극(20)이 중첩되는 영역으로 정의되며, LDMOS 트랜지스터보다 채널(C2) 길이가 길고, 설계시 제1웰(22)과 게이트전극채널(C)이 중첩되는 선폭을 조절하는 방식으로 채널(C2) 길이를 손쉽게 가변시킬 수 있기 때문에 고전압용 반도체 장치에서 아날로그 소자로 사용된다.
하지만, 종래기술에 따른 고전압용 반도체 장치는 LDMOS 트랜지스터 또는 EDMOS 트랜지스터 중 어느 하나의 트랜지스터만으로는 원하는 동작특성을 구현할 수 없기 없기 때문에 서로 다른 구조를 갖는 LDMOS 트랜지스터와 EDMOS 트랜지스터를 조합하여 형성할 수 밖에 없다. 이로 인하여, 고전압용 반도체 장치의 구조가 복잡하여 설계가 용이하지 않다는 문제점이 있다. 또한, 복잡한 구조로 인하여 제조공정의 난이도가 높고, 제조단가 및 제조시간이 많이 소요되는 문제점이 있다.
한편, EDMOS 트랜지스터는 채널(C2)의 길이를 가변시킬 수 있기 때문에 EDMOS 트랜지스터의 채널(C2) 길이를 LDMOS 트랜지스터의 채널(C1) 길이와 유사한 수준으로 형성하면 EDMOS 트랜지스터를 스위칭 소자로 사용할 수도 있다. 하지만, EDMOS 트랜지스터의 채널(C2) 길이를 감소시키기 위해 제1웰(22)과 제2웰(23)이 접하는 경계면의 위치를 조절하면, 소스영역(16)과 제2웰(23) 사이의 간격이 감소하기 때문에 EDMOS 트랜지스터의 항복전압(Breakdown Voltage, BV) 특성이 급격히 열화되는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고전압용 반도체 장치의 구조를 단순화시킬 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는 기판에 형성된 제2도전형의 웰; 상기 웰에 형성된 제1도전형의 바디영역; 상기 기판상에서 상기 바디영역의 일부와 중첩되도록 형성된 게이트전극; 및 상기 기판에 형성되어 상기 게이트전극과 중첩되는 제1도전형의 채널확장부를 포함한다.
상기 채널확장부는 상기 바디영역과 상기 웰을 동시에 가로지르거나, 상기 바디영역과 접하도록 상기 웰에 형성되거나, 또는 상기 바디영역과 소정 간격 이격되도록 상기 웰에 형성될 수 있다.
상기 채널확장부의 불순물 도핑농도보다 상기 바디영역의 불순물 도핑농도가 더 높을 수 있다.
상기 게이트전극과 상기 바디영역이 중첩되어 형성된 제1채널과 상기 게이트전극과 상기 채널확장부가 중첩되어 형성된 제2채널을 포함하고, 상기 제1채널의 문턱전압 값보다 상기 제2채널의 문턱전압 값이 더 작을 수 있다.
또한, 상기 기판에 형성된 소자분리막; 상기 바디영역에 형성된 제1도전형의 픽업영역; 상기 게이트전극 일측 끝단에 정렬되어 상기 바디영역에 형성된 제2도전형의 소스영역; 및 상기 게이트전극 타측 끝단으로부터 소정 간격 이격되어 상기 웰에 형성된 제2도전형의 드레인영역을 더 포함할 수 있다. 상기 채널확장부의 선폭은 상기 소스영역으로부터 상기 드레인영역 방향으로 점차 증가시킬 수 있다. 상기 게이트전극과 상기 드레인영역 사이에 위치하는 상기 소자분리막은 상기 게이트전극 하부에서 서로 일부 중첩되는 구조를 가질 수 있고, 상기 채널확장부를 상기 바디영역과 소정 간격 이격되도록 상기 웰에 형성하는 경우에 상기 게이트전극 아래에서 상기 바디영역과 상기 채널확장부 사이의 간격보다 상기 채널확장부와 상기 소자분리막 사이의 간격이 더 클 수 있다.
또한, 상기 웰 하부에 형성되어 상기 웰보다 높은 불순물 도핑농도를 갖는 제2도전형의 매몰불순물층을 더 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 채널확장부를 통해 가변이 가능하고 확장된 채널을 구비함으로써, 스위칭 소자로 사용되는 LDMOS 트랜지스터를 아날로그 소자로도 사용할 수 있는 효과가 있다.
이를 통해, 본 발명은 고전압용 반도체 장치의 구조를 단순화시킬 수 있고, 설계 난이도를 감소시킬 수 있는 효과가 있다. 또한, 고전압용 반도체 장치의 구조를 단순화시킴에 따라 제조공정의 난이도를 감소시킬 있고, 제조단가 및 제조시간을 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 바디영역의 불순물 도핑농도를 채널확장부의 불순물 도핑농도보다 높게 형성함으로써, 트랜지스터 내에 서로 다른 문턱전압 값을 갖는 영역을 동시에 제공하여 반도체 장치의 전류특성 즉, 오프전류를 감소시킴과 동시에 온전류를 증가시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 스위칭 소자로 사용하는 LDMOS(Laterally Double diffused MOS) 트랜지스터와 아날로그 소자로 사용하는 EDMOS(Extended Drain MOS) 트랜지스터의 조합으로 이루어진 고전압용 반도체 장치의 구조를 단순화시킬 수 있는 반도체 장치를 제공한다. 이를 위하여 본 발명은 LDMOS 트랜지스터 또는 EDMOS 트랜지스터 중에서 어느 하나의 트랜지스터로 이루어진 고전압용 반도체 장치를 제공한다. 구체적으로, 본 발명은 스위칭 소자로 사용되는 LDMOS 트랜지스터의 채널 길이를 가변시킬 수 있는 채널확장부를 형성하여 LDMOS 트랜지스터를 아날로그 소자로 사용하거나(제1실시예 참조), 또는 아날로그 소자로 사용되는 EDMOS 트랜지스터에서 픽업영역을 감싸는 불순물영역을 확장시켜 게이트전극과 중첩되도록 형성하여 유효채널길이(effective channel length)를 LDMOS 트랜지스터와 유사한 수준으로 감소시켜 항복전압 특성을 유지하면서 EDMOS 트랜지스터를 스위칭 소자로 사용하는 것(제2실시예 참조)을 기술요지로 한다.
이하, 본 발명의 실시예들에서는 본 발명의 기술요지를 N채널을 갖는 LDMOS 트랜지스터 및 EDMOS 트랜지스터에 적용한 경우를 예시하여 설명한다. 따라서, 이하의 설명에서 제1도전형은 P형이고, 제2도전형은 N형이다. 물론, 본 발명의 기술요지는 P채널을 갖는 LDMOS 트랜지스터 및 EDMOS 트랜지스터에도 동일하게 적용할 수 있으며, 이 경우에 제1도전형은 N형이고, 제2도전형은 P형이다.
[제1실시예]
본 발명의 제1실시예에서는 고전압용 반도체 장치에서 스위칭 소자로 사용되는 LDMOS 트랜지스터 채널의 길이를 가변 및 증가시킬 수 있는 채널확장부를 형성하여 LDMOS 트랜지스터를 아날로그 소자로 사용하는 방법에 대하여 구체적으로 설명한다.
도 3a 내지 도 3c는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 도면이다.
도 3a 내지 도 3c에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 장치는 소자분리막(40)을 구비하는 기판(31)에 형성된 제2도전형의 웰(33), 웰(33)에 형성된 제1도전형의 바디영역(34), 기판(31) 상에서 바디영역(34) 일부와 중첩되도록 형성된 게이트전극(42), 게이트전극(42)과 기판(31) 사이에 개재된 게이트절연막(41), 게이트전극(42) 일측 끝단에 정렬되어 바디영역(34)에 형성된 제2도전형의 소스영역(37), 게이트전극 타측 끝단으로부터 소정간격 이격되어 웰(33)에 형 성된 제2도전형의 드레인영역(36), 웰(33)에 형성되어 드레인영역(36)을 감싸는 제2도전형의 불순물영역(35), 바디영역(34)에 형성된 제1도전형의 픽업영역(38) 및 웰(33)에 형성되어 게이트전극(42)와 중첩되는 채널확장부(39)를 포함한다. 이때, 채널확장부(39)의 불순물 도핑농도는 바디영역(34)의 불순물 도핑농도보다 낮은 것이 바람직하다.
상술한 구조를 갖는 LDMOS 트랜지스터에서 채널(C)은 바디영역(34)과 게이트전극(42)이 중첩된 영역으로 정의할 수 있으며, 채널확장부(39)에 의하여 확장된 채널(EC)은 채널확장부(39)와 게이트전극(42)이 중첩되는 영역으로 정의할 수 있다. 따라서, LDMOS 트랜지스터의 전체 채널길이는 채널(C)과 확장된 채널(EC)의 합으로 정의할 수 있다. 그리고, 게이트전극(42)과 드레인영역(36) 사이에 위치하는 소자분리막(40)은 게이트전극(42) 하부에서 이들이 서로 일부 중첩되는 구조를 가질 수 있으며, 게이트전극(42)과 소자분리막(40)이 중첩되는 영역을 드리프트영역(Drift region)이라 정의하고, 게이트전극(42)과 웰(33)이 중첩되는 영역을 축적영역(Accumulation region)이라 정의한다.
여기서, 본 발명의 제1실시예에 따른 반도체 장치는 LDMOS 트랜지스터의 채널(C) 길이를 증가시켜 LDMOS 트랜지스터를 아날로그 소자로 사용하기 위하여 채널확장부(39)을 구비하는 것을 특징으로 한다.
구체적으로, 채널확장부(39)는 도 3a에 도시된 바와 같이 픽업영역(38)을 감싸는 불순물영역이 게이트전극(42) 아래로 확장된 구조 즉, 바디영역(34)과 웰(33)을 동시에 가로지르는 구조를 갖도록 형성할 수 있다. 또한, 채널확장부(39)는 도 3b에 도시된 바와 같이, 웰(33)에 형성되어 바디영역(34)과 접하도록 형성할 수 있다. 또한, 채널확장부(39)는 도 3c에 도시된 바와 같이, 바디영역(34)으로부터 소정 간격 이격되도록 웰(33)에 형성할 수 있다. 이때, 채널확장부(39)의 깊이는 기판(31) 상부면을 기준으로 소스영역(37)의 깊이보다는 크고, 바디영역(34)의 깊이보다는 작은 것이 바람직하다.
여기서, 도 3a 및 도 3b에 도시된 반도체 장치는 기판(31) 표면과 수평한 방향으로 소스영역(37), 채널(C), 확장된 채널(EC), 축적영역, 드리프트영역 및 드레인영역(36) 순서로 배치된 구조를 갖는다. 그리고, 도 3c에 도시된 반도체 장치는 기판(31) 표면과 수평한 방향으로 소스영역(37), 채널(C), 제1축적영역, 확장된 채널(EC), 제2축적영역, 드리프트영역 및 드레인영역(37) 순서로 배치된 구조를 갖는다. 이때, 도 3c와 같이 채널확장부(39)가 바디영역(39)으로부터 소정 간격 이격되는 경우에는 소스영역(37) 방향의 제1축적영역의 폭이 드레인영역(36) 방향의 제2축적영역의 폭보다 작은 것이 바람직하다. 참고로, 제1축적영역은 바디영역(34)과 채널확장부(39) 사이의 웰(33)과 게이트전극(42)이 중첩되는 영역으로 정의할 수 있고, 제2축적영역은 채널확장부(39)와 소자분리막(40) 사이의 웰(33)과 게이트전극(42)이 중첩되는 영역으로 정의할 수 있다.
또한, 채널확장부(39)와 게이트전극(42)이 중첩되는 선폭 즉, 확장된 채널(EC) 길이는 반도체 장치가 요구하는 특성에 따라 조절할 수 있으며, 확장된 채널(EC)의 길이를 증가시키고자 할 경우에 소스영역(37)으로부터 드레인영역(36) 방향으로 증가시키는 것이 바람직하다.
이와 같이, 본 발명의 제1실시예에 따른 LDMOS 트랜지스터는 채널확장부(39)를 통해 가변이 가능하고 확장된 채널(EC)을 구비함으로써, LDMOS 트랜지스터를 아날로그 소자로 사용할 수 있다. 따라서, LDMOS 트랜지스터만으로 이루어진 고전압용 반도체 장치를 제공할 수 있으며, 이를 통해, 고전압용 반도체 장치의 구조를 단순화시킬 수 있고, 설계 난이도를 감소시킬 수 있다. 또한, 고전압용 반도체 장치의 구조를 단순화시킴에 따라 제조공정의 난이도를 감소시킬 있고, 제조단가 및 제조시간을 감소시킬 수 있다.
아울러, 본 발명의 제1실시예에 따른 반도체 장치는 바디영역(34)의 불순물 도핑농도보다 채널확장부(39)의 불순물 도핑농도를 낮게 형성함에 따라 트랜지스터 내에 서로 다른 문턱전압 값을 갖는 영역을 동시에 제공하여 반도체 장치의 전류(current)특성을 개선할 수 있다.
구체적으로, 트랜지스터의 문턱전압이 균일한 경우 즉, 트랜지스터 내 문턱전압이 하나의 값을 갖는 경우에는 오프전류(off-current)와 온전류(on-current) 사이에 트레이드오프(trade off) 관계가 성립된다. 즉, 문턱전압의 크기가 증가할수록 오프전류가 감소하지만, 온전류 역시 문턱전압의 크기가 증가한만큼 감소하게 된다. 반대로, 문턱전압의 크기가 감소할수록 온전류가 증가하지만, 문턱전압의 크기가 감소한만큼 오프전류의 크기도 증가한다.
하지만, 본 발명의 제1실시예에 따른 반도체 장치는 바디영역(34)의 불순물 도핑농도가 채널확장부(39)의 불순물 도핑농도보다 높기 때문에 바디영역(34)과 게이트전극(42)이 중첩되는 채널(C)에서의 문턱전압 값보다 채널확장부(39)와 게이트 전극(42)이 중첩되는 확장된 채널(EC)에서의 문턱전압 값이 상대적으로 더 낮다. 이때, 오프전류는 소스영역(37)과 인접한 채널(C)의 문턱전압 값에 지배를 받고, 채널(C)이 확장된 채널(EC)에 비하여 상대적으로 큰 문턱전압 값을 갖기 때문에 오프전류의 크기를 감소시킬 수 있다. 이와 동시에, 온전류는 상대적으로 긴 길이를 갖는 확장된 채널(EC)의 문턱전압 값에 지배를 받고, 확장된 채널(EC)이 채널(C)에 비하여 상대적으로 작은 문턱전압 값을 갖기 때문에 온전류의 크기를 증가시킬 수 있다.
이처럼, 본 발명의 제1실시예에 따른 반도체 장치는 트랜지스터 내 서로 다른 문턱전압 값을 갖는 영역을 동시에 제공함으로써, 반도체 장치의 전류특성 즉, 오프전류를 감소시킴과 동시에 온전류를 증가시킬 수 있다.
또한, 본 발명의 제1실시예에 따른 반도체 장치는 웰(33) 하부에 형성되어 웰(33)보다 높은 불순물 도핑농도를 갖는 제2도전형의 매몰불순물층(32)을 더 포함할 수 있다. 이때, 매몰불순물층(32)은 동작간 드레인영역(36)으로부터 확장되는 공핍영역의 과도한 확장을 방지하여 펀치쓰루(punch through) 전압을 향상시킴으로써, 반도체 장치의 항복전압 특성을 향상시키는 역할을 수행한다.
[제2실시예]
이하, 본 발명의 제2실시예에서는 고전압용 반도체 장치에서 아날로그 소자로 사용되는 EDMOS 트랜지스터의 유효채널길이를 LDMOS 트랜지스터의 채널 길이와 유사한 수준으로 감소시켜 항복전압 특성을 유지하면서 EDMOS 트랜지스터를 스위칭 소자로 사용하는 방법에 대하여 구체적으로 설명한다.
도 4는 본 발명의 제2실시예에 따른 반도체 장치를 도시한 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체 장치는, 소자분리막(60)을 구비하는 기판(51)에 형성되어 서로 접하는 제1도전형의 제1웰(53)과 제2도전형의 제2웰(54), 기판(51) 상에서 제1웰(53)과 제2웰(54)을 동시에 가로지르는 게이트전극(62), 게이트전극(62)과 기판(51) 사이에 개재된 게이트절연막(61), 제1웰(53)에 형성되어 일부가 게이트전극(62)과 중첩되는 제1도전형의 제1불순물영역(59), 게이트전극(62) 일측 끝단에 정렬되어 제1불순물영역(59)에 형성된 제2도전형의 소스영역(57), 게이트전극(62) 타측 끝단으로부터 소정 간격 이격되어 제2웰(54)에 형성된 제2도전형의 드레인영역(56), 제2웰(54)에 형성되어 드레인영역(56)을 감싸는 제2도전형의 제2불순물영역(55) 및 제1불순물영역(59)에 형성된 제1도전형의 픽업영역(58)을 포함한다. 이때, 제1불순물영역(59)의 불순물 도핑농도는 제1웰(53)의 불순물 도핑농도보다 높은 것이 바람직하다.
상술한 구조를 갖는 EDMOS 트랜지스터에서 채널(C)은 게이트전극(62) 아래 소스영역(57)으로부터 제1웰(53)과 제2웰(54)이 접하는 경계면까지의 기판(51) 표면 지역으로 정의할 수 있다. 이하, 설명의 편의를 위하여 확장된 제1불순물영역(59)과 게이트전극(62)이 중첩되는 영역을 '제1채널(C1)'로 표기하고, 제1웰(53)과 게이트전극(62)이 중첩되는 영역을 '제2채널(C2)'로 표기한다.
여기서, 본 발명의 제2실시예에 따른 반도체 장치는 EDMOS 트랜지스터의 채널(C) 길이 구체적으로 유효채널길이(effective channel length)를 감소시켜 EDMOS 트랜지스터를 스위칭 소자로 사용하기 위하여 기존의 픽업영역(58)의 콘택특성을 향상시키기 위하여 구비된 제1불순물영역(59)의 일부가 게이트전극(62)과 중첩되도록 확장시키는 것 즉, 제1채널(C)을 구비하는 것을 특징으로 한다.
구체적으로, 제1불순물영역(59)의 불순물 도핑농도가 제1웰(53)의 불순물 도핑농도보다 높기 때문에 제1채널(C1)의 문턱전압 값이 제2채널(C2)의 문턱전압 값보다 크다. 이로 인하여, 제1채널(C1)이 EDMOS 트랜지스터에서 실질적인 온/오프를 결정짓는 유효채널로 작용하게 되며, 설계시 제1채널(C1)의 길이를 조절하는 방법으로 EDMOS 트랜지스터를 스위칭 소자로 사용할 수 있다. 이때, 제1불순물영역(59)과 게이트전극(62)이 중첩되어 형성된 제1채널(C1)을 이용하여 EDMOS 트랜지스터를 스위칭 소자로 사용함에 따라 제1웰(53) 및 제2웰(54)의 크기(또는 위치)를 변경할 필요가 없으며, 이에 따라 기설정된 반도체 장치의 항복전압 특성이 열화되는 것을 방지할 수 있다.
여기서, 제1채널(C1)의 길이는 반도체 장치가 요구하는 특성에 따라 조절할 수 있으며, 제1채널(C1)의 길이를 감소시키고자 할 경우에 드레인영역(56)으로부터 소스영역(57) 방향으로 감소시키는 것이 바람직하다.
이와 같이, 본 발명의 제2실시예에 따른 EDMOS 트랜지스터는 제1채널(C1)을 구비함으로써, 항복전압 특성을 유지하면서 EDMOS 트랜지스터를 스위칭 소자로 사용할 수 있다. 따라서, EDMOS 트랜지스터만으로 이루어진 고전압용 반도체 장치를 제공할 수 있으며, 이를 통해, 고전압용 반도체 장치의 구조를 단순화시킬 수 있고, 설계 난이도를 감소시킬 수 있다. 또한, 고전압용 반도체 장치의 구조를 단순 화시킴에 따라 제조공정의 난이도를 감소시킬 있고, 제조단가 및 제조시간을 감소시킬 수 있다.
아울러, 상술한 본 발명의 제1실시예와 동일하게 본 발명의 제2실시예에 따른 반도체 장치도 제1불순물영역(59)의 불순물 도핑농도를 제1웰(53)의 불순물 도핑농도보다 높게 형성함에 따라 트랜지스터 내에 서로 다른 문턱전압 값을 갖는 영역을 동시에 제공하여 반도체 장치의 전류특성 즉, 오프전류를 감소시킴과 동시에 온전류를 증가시킬 수 있다.
또한, 본 발명의 제2실시예에 따른 반도체 장치는 제1웰(53) 및 제2웰(54) 하부에 형성되어 제1웰(53) 및 제2웰(54)보다 높은 불순물 도핑농도를 갖는 제2도전형의 매몰불순물층(52)을 더 포함할 수 있다. 이때, 매몰불순물층(52)은 동작간 드레인영역(56)으로부터 확장되는 공핍영역의 과도한 확장을 방지하여 펀치쓰루 전압을 향상시킴으로써, 반도체 장치의 항복전압 특성을 향상시키는 역할을 수행한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 LDMOS 트랜지스터를 도시한 단면도.
도 2는 종래기술에 따른 EDMOS 트랜지스터를 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 단면도.
도 4는 본 발명의 제2실시예에 따른 반도체 장치를 도시한 단면도.
*도면 주요 부분에 대한 부호 설명*
31, 51 : 기판 32, 52 : 매몰불순물층
33 : 웰 34 : 바디영역
35 : 불순물영역 36, 56 : 드레인영역
37, 57 : 소스영역 38, 58 : 픽업영역
39 : 채널확장부 40, 60 : 소자분리막
41, 61 : 게이트절연막 42, 62 : 게이트전극
53 : 제1웰 54 : 제2웰
55 : 제2불순물영역 59 : 제1불순물영역

Claims (13)

  1. 기판에 형성된 제2도전형의 웰;
    상기 웰에 형성된 제1도전형의 바디영역;
    상기 기판상에서 상기 바디영역의 일부와 중첩되도록 형성된 게이트전극; 및
    상기 기판에 형성되어 상기 바디영역의 일부와 중첩되는 제1도전형의 채널확장부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 채널확장부는 상기 바디영역과 상기 웰을 동시에 가로지르는 반도체 장치.
  3. 기판에 형성된 제2도전형의 웰;
    상기 웰에 형성된 제1도전형의 바디영역;
    상기 기판상에서 상기 바디영역의 일부와 중첩되도록 형성된 게이트전극; 및
    상기 기판에 형성되어 상기 바디영역과 접하도록 상기 웰에 형성되는 제1도전형의 채널확장부
    를 포함하는 반도체 장치.
  4. 기판에 형성된 제2도전형의 웰;
    상기 웰에 형성된 제1도전형의 바디영역;
    상기 기판상에서 상기 바디영역의 일부와 중첩되도록 형성된 게이트전극; 및
    상기 기판에 형성되어 상기 바디영역과 소정 간격 이격되도록 상기 웰에 형성되는 제1도전형의 채널확장부
    를 포함하는 반도체 장치.
  5. 제1항, 제3항 및 제4항 중 어느 한 항에 있어서,
    상기 채널확장부의 불순물 도핑농도보다 상기 바디영역의 불순물 도핑농도가 더 높은 반도체 장치.
  6. 제1항, 제3항 및 제4항 중 어느 한 항에 있어서,
    상기 게이트전극과 상기 바디영역이 중첩되어 형성된 제1채널과 상기 게이트전극과 상기 채널확장부가 중첩되어 형성된 제2채널을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1채널의 문턱전압 값보다 상기 제2채널의 문턱전압 값이 더 작은 반도체 장치.
  8. 제1항, 제3항 및 제4항 중 어느 한 항에 있어서,
    상기 기판에 형성된 소자분리막;
    상기 바디영역에 형성된 제1도전형의 픽업영역;
    상기 게이트전극 일측 끝단에 정렬되어 상기 바디영역에 형성된 제2도전형의 소스영역; 및
    상기 게이트전극 타측 끝단으로부터 소정 간격 이격되어 상기 웰에 형성된 제2도전형의 드레인영역
    을 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 채널확장부의 선폭은 상기 반도체 장치의 요구에 대응하는 길이 만큼 상기 소스영역으로부터 상기 드레인영역 방향으로 증가되는 반도체 장치.
  10. 제8항에 있어서,
    상기 게이트전극과 상기 드레인영역 사이에 위치하는 소자분리막은 상기 게이트전극 하부에서 서로 일부 중첩되는 반도체 장치.
  11. 제10항에 있어서,
    상기 채널확장부를 상기 바디영역과 소정 간격 이격되도록 상기 웰에 형성하는 경우에 상기 게이트전극 아래에서 상기 바디영역과 상기 채널확장부 사이의 간격보다 상기 채널확장부와 상기 소자분리막 사이의 간격이 더 큰 반도체 장치.
  12. 제1항, 제3항 및 제4항 중 어느 한 항에 있어서,
    상기 웰 하부에 형성되어 상기 웰보다 높은 불순물 도핑농도를 갖는 제2도전형의 매몰불순물층을 더 포함하는 반도체 장치.
  13. 제8항에 있어서,
    상기 채널확장부의 깊이는 상기 기판의 상부면을 기준으로 상기 소스영역의 깊이보다 크고, 상기 바디영역의 깊이보다 작은 반도체 장치.
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