CN102097471A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：配置在衬底上的第二导电类型阱、配置在所述第二导电性阱上的第一导电类型主体区、与所述第一导电类型主体区的一部分重叠的栅极电极、以及形成在所述衬底上并与所述栅极电极的一部分重叠的第一导电类型沟道扩展区。

Description

半导体器件
相关申请的交叉引用
本申请要求于2009年12月4日提交的韩国专利申请No.10-2009-120116的优先权，通过引用将该申请的整体内容合并于此。
技术领域
本发明的示例性实施方式涉及用于制造半导体器件的技术；并且更特别地涉及高压半导体器件。
背景技术
高压半导体器件由扩展漏极金属氧化物半导体(EDMOS)晶体管和横向双扩散氧化物半导体(LDMOS)晶体管的组合形成。由于EDMOS晶体管和LDMOS晶体管中的每一个都具有比双极型晶体管高的输入阻抗，所以EDMOS晶体管和LDMOS晶体管的功率增益较大，从而可以简单地实现栅极驱动电路。此外，由于EDMOS晶体管和LDMOS晶体管中的每一个都是单极型器件，所以不发生如下延迟，所述延迟由于少数载流子在长时间截止期间的积聚或重新结合而发生。
图1是传统的横向双扩散金属氧化物半导体(LDMOS)晶体管的横截面图；而图2是传统的扩展漏极MOS(EDMOS)晶体管的横截面图。在附图中，示出了每个都具有N沟道的LDMOS晶体管和EDMOS晶体管。此外，图1示出基于拾取区对称地设置的两个LDMOS晶体管。
参照图1，传统的LDMOS晶体管包括：在具有器件隔离层21的衬底11中形成的N型阱12、在N型阱12上形成的P型主体区13、栅极电极20、栅极绝缘层19、N型源极区16、N型漏极区15、N型杂质区14和P型拾取区17。
栅极电极20在衬底11上被形成为与P型主体区13部分地重叠。栅极绝缘层19介于栅极电极20与衬底11之间。
N型源极区16在P型主体区中被形成为排列在栅极电极20的一侧的一端处。N型漏极区15在N型阱12上被形成为与栅极电极20的另一侧的一端间隔开。N型杂质区14在N型阱12中被形成为围绕N型漏极区15。P型拾取区17在P型主体区13中形成。
由于LDMOS晶体管的沟道区C1的长度短，所以LDMOS晶体管被用作控制高压半导体器件中的大量电流的开关器件。为了形成沟道长度短的沟道区C1，通过选择扩散特性不同的杂质并应用双扩散法来形成沟道区C1。LDMOS晶体管的沟道区C1由主体区13与栅极电极20的重叠区限定。
由于LDMOS晶体管使用双扩散法来形成短沟道区C1，所以沟道区C1的长度不能改变。因此，LDMOS晶体管不可以用作控制高压半导体器件的操作的模拟器件。在此，所述模拟器件是具有饱和区的器件，在所述饱和区中，即使电压VDS的大小增大，漏极电流ID的大小也被保持在固定值，其中，电压VDS是N型漏极区15与N型源极区16之间的电压。
因此，为了提供控制高压半导体器件的操作的模拟器件，引入图2中示出的传统的扩展漏极金属氧化物半导体(EDMOS)晶体管。
参照图2，传统的EDMOS晶体管包括：在具有器件隔离层21的衬底11上形成的P型第一阱22和N型第二阱23、栅极电极20、栅极绝缘层19、N型源极区16、N型漏极区15、N型杂质区14、P型拾取区17和P型杂质区24。
P型第一阱22和N型第二阱23被接合。栅极电极20可以在P型第一阱22的一部分和N型第二阱23的一部分这两者上延伸。栅极绝缘层19介于栅极电极20与衬底11之间。N型源极区16在P型第一阱22中在栅极电极20的一侧形成。N型漏极区15在N型第二阱23中在栅极电极20的另一侧形成。N型杂质区14在N型第二阱23中被形成为围绕N型漏极区15。P型拾取区17在P型第一阱22中形成。P型杂质区24在P型第一阱22中被形成为围绕P型拾取区17。
在此，可以将EDMOS晶体管的沟道区C2限定为衬底11的表面区域中栅极电极20与P型第一阱22重叠的区域。EDMOS晶体管的沟道区C2的长度长于LDMOS晶体管的沟道区C1的长度。通过调整P型第一阱22与栅极电极20重叠的线宽(面积)，可以很容易地改变沟道区C2的长度。因此，EDMOS晶体管被用作高压半导体器件中的模拟器件。
在使用LDMOS晶体管或EDMOS晶体管中的一种晶体管的情况下，难以实现期望的工作特性。也就是说，传统的高压半导体器件不得不由LDMOS晶体管和EDMOS晶体管的组成来形成。因此，高压半导体器件的结构复杂，从而不容易实现。此外，由于结构复杂程度而要求高水平的制造工艺，因此，需要高生产单位成本和长生产时间。
EDMOS晶体管的沟道区C2的沟道长度可以改变。如果将EDMOS晶体管的沟道长度形成为具有LDMOS晶体管的沟道长度，则可以使用EDMOS晶体管作为开关器件。当调整P型第一阱22和N型第二阱23之间的界面的位置以便减小EDMOS晶体管的沟道长度时，N型源极区16与N型第二阱23之间的间距被减小。因此，严重地损害EDMOS晶体管的击穿电压特性。
发明内容
本发明的实施方式旨在一种结构比常规高压半导体器件简单的半导体器件。
通过以下描述可以理解本发明的其它目的和优点，并且参照本发明的实施方式上述目的和优点将显而易见。此外，对于本发明相关领域的技术人员来说，显然可以通过如权利要求所述的器件及其组合来实现本发明的目的和优点。
根据本发明的一种实施方式，一种半导体器件包括：配置在衬底上的第二导电类型阱；配置在所述第二导电性阱上的第一导电类型主体区；栅极电极，其与所述第一导电类型主体区的一部分重叠；以及第一导电类型沟道扩展区，其形成在所述衬底上并与所述栅极电极的一部分重叠。
所述第一导电类型沟道扩展区可以在所述第一导电类型主体区的一部分和所述第二导电类型阱的一部分这两者上延伸。所述第一导电类型沟道扩展区可以以与所述第一导电类型主体区接触的方式在所述第二导电类型阱中形成。所述第一导电类型沟道扩展区可以在所述第二导电类型阱中形成并与所述第一导电类型主体区间隔开。
所述第一导电类型主体区的杂质掺杂浓度可以高于所述第一导电类型沟道扩展区的杂质掺杂浓度。
所述半导体器件还可以包括由所述栅极电极与所述第一导电类型主体区的重叠形成的第一沟道；以及由所述栅极电极与布置在所述衬底上的所述第一导电类型阱的重叠形成的第二沟道。所述第二沟道可以具有比所述第一沟道小的阈值电压水平。
所述半导体器件还可以包括：配置在所述衬底上以限定有源区的器件隔离层；配置在所述第一导电类型主体区上的第一导电类型拾取区；布置在所述第一导电类型主体区中在所述栅极电极的一侧的第二导电类型源极区；以及布置在所述第二导电类型阱中并与所述栅极电极的另一侧的一端间隔开的第二导电类型漏极区。
可以基于所述半导体器件的预定特性来控制所述第一导电类型沟道扩展区与所述栅极电极之间的重叠面积。基于所述衬底的上表面，所述第一导电类型沟道扩展区的深度可以大于所述第二导电类型源极区的深度，并且所述第一导电类型沟道扩展区的深度可以小于所述第一导电类型主体区的深度。所述栅极电极与所述第二导电类型漏极区之间的所述器件隔离层可以与所述栅极电极的下部部分地重叠。所述第一导电类型沟道扩展区可以与所述第一导电类型主体区间隔开地在所述第二导电类型阱中形成，并且所述第一导电类型沟道扩展区与所述器件隔离层之间的间距大于所述第一导电类型主体区与所述栅极电极下面的所述第一导电类型沟道扩展区之间的间距。
所述半导体器件还可以包括配置在所述第二导电类型阱下面且具有高于第二导电类型阱的杂质掺杂浓度的第二导电类型掩埋掺杂区。
所述第一导电类型沟道扩展区的阈值电压电平和所述第一导电类型主体区的阈值电压电平可以彼此不同。
附图说明
图1是传统的横向双扩散金属氧化物半导体(LDMOS)晶体管的横截面图。
图2是传统的扩展漏极金属氧化物半导体(EDMOS)晶体管的横截面图。
图3A至3C示出根据本发明第一实施方式的半导体器件的横截面图。
图4示出根据本发明第二实施方式的半导体器件的横截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施方式。然而，可以以不同的形式来实施本发明且不应将其理解为局限于本文所阐述的实施方式。相反，提供这些实施方式是为了本公开内容将彻底且完整，并将全面地向本领域技术人员传达本发明的范围。在整个公开内容中，在本发明的各种图和实施方式中，相同的附图标记指称相同的部分。附图不一定按比例，并且在某些情况下，可能将比例扩大以便清楚地示出实施方式的特征。当将第一层称为在第二层“之上”或在衬底“之上”时，其不仅指称第一层直接在第二层或衬底上形成的情况，而且指称在第一层与第二层或衬底之间存在第三层的情况。
本发明的以下实施方式提供一种结构比包括被用作开关器件的横向双扩散金属氧化物半导体(LDMOS)晶体管与被用作模拟器件的扩展漏极金属氧化物半导体(EDMOS)晶体管的组合的传统的高压半导体器件简单的高压半导体器件。为此，本发明提供一种包括LDMOS晶体管或EDMOS晶体管中的一种晶体管的高压半导体器件。具体而言，本发明的一种实施方式包括可以改变被用作开关器件的LDMOS晶体管的沟道长度的沟道扩展区，因此，该LDMOS晶体管可被用作模拟器件。此外，本发明的另一实施方式包括在EDMOS晶体管中围绕延伸至与栅极电极重叠的拾取区的杂质区，从而将EDMOS晶体管的有效沟道长度减小至LDMOS晶体管的沟道长度，因此，可以在保持击穿电压BV特性的同时将EDMOS晶体管用作开关器件。
在下文中，将在以下实施方式中示例性地描述将本发明的技术构思应用于具有N沟道的横向双扩散金属氧化物半导体(LDMOS)和扩展漏极金属氧化物半导体(EDMOS)晶体管的情况。在以下说明中，第一导电类型是P型而第二导电类型是N型。当然，本发明的技术构思也可以应用于具有P沟道的横向双扩散金属氧化物半导体(LDMOS)和EDMOS晶体管。在这种情况下，第一导电类型是N型而第二导电类型是P型。
第一实施方式
本发明的第一实施方式提供具有沟道扩展区的半导体器件，所述半导体器件可以改变或增大被用作高压半导体器件中的开关器件的LDMOS晶体管的沟道长度。因此，可以使用LDMOS晶体管作为高压半导体器件中的模拟器件。
图3A至3C示出根据本发明第一实施方式的半导体器件的横截面图。
参照图3A至3C，根据本发明第一实施方式的半导体器件包括：在具有器件隔离层40的衬底31上形成的第二导电类型阱33、在第二导电类型阱33中形成的第一导电类型主体区34、栅极电极42、栅极绝缘层41、第二导电类型源极区37、第二导电类型漏极区36、第二导电类型杂质区35、在第一导电类型主体区34中形成的第一导电类型拾取区38、和第一导电类型沟道扩展区39。
栅极电极42在衬底31上被形成为与第一导电类型主体区34的一部分重叠。栅极绝缘层41介于栅极电极42与衬底31之间。第二导电类型源极区37在第一导电类型主体区34中被形成为排列在栅极电极42的一侧的一端处。第二导电类型漏极区36在第二导电类型阱33中被形成为与栅极电极42的另一侧的一端间隔开。第二导电类型杂质区35在第二导电类型阱33中被形成为围绕第二导电类型漏极区36。第一导电类型沟道扩展区39在第二导电类型阱33中形成并与栅极电极42重叠。
第一导电类型沟道扩展区39的杂质掺杂浓度可以低于所述第一导电类型主体区34的杂质掺杂浓度。
在此，具有上述结构的LDMOS晶体管的沟道区C可被限定为第一导电类型主体区34与栅极电极42重叠的重叠区。通过第一导电类型沟道扩展区39形成的扩展沟道区EC可被限定为第一导电类型沟道扩展区39与栅极电极42重叠的重叠区。因此，LDMOS晶体管的总沟道长度由沟道区C的沟道长度和扩展沟道区EC的沟道长度之和来限定。
设置在栅极电极42与第二导电类型漏极区36之间的器件隔离层可以与栅极电极42的下部部分地重叠。漂移区被限定为栅极电极42与器件隔离层40重叠的重叠区，而积累区被限定为栅极电极42与第二导电类型阱33重叠的重叠区。
根据本发明第一实施方式的半导体器件包括第一导电类型沟道扩展区39，以便通过增大LDMOS晶体管的沟道长度来使用LDMOS晶体管作为模拟器件。
具体而言，如图3A中所示，第一导电类型沟道扩展区39可以是围绕第一导电类型拾取区38的杂质区且可以延伸至栅极电极42下面的区域，亦即，第一导电类型沟道扩展区39可以在第一导电类型主体区34的一部分和第二导电类型阱33的一部分中两者上延伸。此外，如图3B中所示，第一导电类型沟道扩展区39可以在第二导电类型阱33中被形成为与第一导电类型主体区34接触。如图3C中所示，第一导电类型沟道扩展区39可以在第二导电类型阱33中被形成为与第一导电类型主体区34间隔开。基于衬底31的上表面，第一导电类型沟道扩展区39的深度可以大于第二导电类型源极区37的深度并小于第一导电类型主体区34的深度。
在图3A和3B中示出的半导体器件中，根据衬底31的表面的水平方向依次形成第二导电类型源极区37、沟道区C、扩展沟道区EC、积累区、漂移区和第二导电类型漏极区36。在图3C中示出的半导体器件，根据衬底31的表面的水平方向依次形成第二导电类型源极区37、沟道区C、第一积累区、扩展沟道区EC、第二积累区、漂移区和第二导电类型漏极区36。
当第一导电类型沟道扩展区39与第一导电类型主体区34间隔开时，邻近于第二导电类型源极区37的第一积累区的宽度可以小于邻近于第二导电类型漏极区36的第二积累区的宽度。在此，第一积累区被限定为栅极电极42与介于第一导电类型主体区34与第一导电类型沟道扩展区39之间的第二导电类型阱33重叠的重叠区。第二积累区被限定为栅极电极42与介于第一导电类型沟道扩展区39与器件隔离层40之间的第二导电类型阱33重叠的重叠区。
可以根据所需的半导体器件特性来控制第一导电类型沟道扩展区39与栅极电极42之间的重叠区的线宽(面积)，即扩展沟道区EC的长度。可以在从第二导电类型源极区37到第二导电类型漏极区36的方向上增大扩展沟道区EC的长度。
根据本发明第一实施方式的LDMOS晶体管包括扩展沟道区EC，通过第一导电类型沟道扩展区39的形成，该扩展沟道区EC的沟道长度是可变的。因此，可以使用LDMOS晶体管作为模拟器件。也就是说，可以提供仅具有LDMOS晶体管的高压半导体器件，因此，可以简化高压半导体器件的结构并可以降低设计上的困难。并且，由于高压半导体器件的结构得到简化，所以可以降低制造工艺上的困难、生产单位成本和生产时间。
此外，由于第一导电类型沟道扩展区39的杂质掺杂浓度低于第一导电类型主体区34的杂质掺杂浓度，所以可以通过在一个晶体管内提供具有彼此不同的阈值电压电平的两个区来改善半导体器件的电流特性。也就是说，在LDMOS晶体管中，第一导电类型沟道扩展区39的阈值电压电平与第一导电类型主体区34的阈值电压电平彼此不同。
具体而言，当晶体管的阈值电压电平统一时，亦即在晶体管内存在一个阈值电压电平时，在截止电流与导通电流之间存在平衡关系。随着阈值电压电平增大，截止电流减小，且导通电流也减小，减小的量与阈值电压电平增加的量一样多。另一方面，随着阈值电压电平减小，导通电流增大，且截止电流也增大，增大的量与阈值电压电平减小的量一样多。
然而，在根据本发明第一实施方式的半导体器件中，由于第一导电类型主体区34的杂质掺杂浓度高于第一导电类型沟道扩展区39的杂质掺杂浓度，所以第一导电类型沟道扩展区39与栅极电极重叠的扩展沟道区EC的阈值电平相较而言低于第一导电类型主体区34与栅极电极重叠的沟道区C的阈值电平。由于截止电流由邻近于第二导电类型源极区37的沟道区C的阈值电压电平来控制，并且沟道区C的阈值电压电平相较而言大于扩展沟道区EC的阈值电压电平，所以可以减小截止电流。这样，由于导通电流由沟道长度大于沟道区C的扩展沟道区EC的阈值电压电平来控制，并且扩展沟道区EC的阈值电压电平相较而言低于沟道区C的阈值电压电平，所以可以增大导通电流。
在根据本发明第一实施方式的半导体器件中，可以通过在一个晶体管内同时提供具有彼此不同的阈值电压电平的两个区来改善半导体器件的电流特性。也就是说，在可以减小截止电流的同时，可以增大导通电流。
此外，所述半导体器件还包括在第二导电类型阱33下面形成的第二导电类型掩埋掺杂层32。第二导电类型掩埋掺杂层32的杂质掺杂浓度高于第二导电类型阱33的杂质掺杂浓度。第二导电类型掩埋掺杂层32防止在操作之间从第二导电类型漏极区36扩展的耗尽区的过度扩展，从而改善击穿电压。因此，半导体器件的击穿电压特性得到改善。
第二实施方式
本发明的第二实施方式提供能够将EDMOS晶体管的有效沟道长度减小至LDMOS晶体管的沟道长度的半导体器件。因此，被用作高压半导体器件中的模拟器件的EDMOS晶体管可以在保持击穿电压特性的同时被用作开关器件。
图4示出根据本发明第二实施方式的半导体器件的横截面图。
参照图4，根据本发明第二实施方式的半导体器件包括：在具有器件隔离层60的衬底51上形成的第一导电类型第一阱53和第二导电类型第二阱54、栅极电极62、栅极绝缘层61、第一导电类型第一杂质区59、第二导电类型源极区57、第二导电类型漏极区56、第二导电类型第二杂质区55和第一导电类型拾取区58。
将第一导电类型第一阱53和第二导电类型第二阱54接合。栅极电极62可以在衬底51上的第一导电类型第一阱53的一部分和第二导电类型第二阱54的一部分这两者上延伸。栅极绝缘层61介于栅极电极62与衬底51之间。第一导电类型第一杂质区59在第一导电类型第一阱53中形成并与栅极电极62部分地重叠。第二导电类型源极区57在第一导电类型第一杂质区59中被形成为排列在栅极电极62的一侧的一端。第二导电类型漏极区56在第二导电类型第二阱54中被形成为与栅极电极62的另一侧的一端间隔开。第二导电类型第二杂质区55在第二导电类型第二阱54中被形成为围绕第二导电类型漏极区56。第一导电类型拾取区58在第一导电类型第一杂质区59中形成。第一导电类型第一杂质区59的杂质掺杂浓度可以高于第一导电类型第一阱53的杂质掺杂浓度。
在此，具有上述结构的EDMOS晶体管的沟道区C可被限定为从栅极电极62下面的第二导电类型源极区57的一侧的一端到第一导电类型第一阱53与第二导电类型第二阱54之间的界面的区域中的衬底51的表面区域。在下文中，为了方便说明，将第一导电类型第一杂质区59与栅极电极62重叠的重叠区称为第一沟道区C1，并将第一导电类型第一阱53与栅极电极重叠的重叠区称为第二沟道区C2。
在根据本发明第二实施方式的半导体器件中，减小了EDMOS晶体管的沟道区C的有效沟道长度以便使用该EDMOS晶体管作为开关器件。第一导电类型第一杂质区59延伸至与栅极电极62部分地重叠。也就是说，提供第一沟道区C1。在此，形成第一导电类型第一杂质区59是为了改善第一导电类型拾取区58的接触特性。
具体而言，由于第一导电类型第一杂质区59的杂质掺杂浓度高于第一导电类型第一阱53的杂质掺杂浓度，所以第一沟道区C1的阈值电压可以大于第二沟道区C2的阈值电压。因此，第一沟道区C1可以充当确定EDMOS晶体管的导通和截止操作的有效沟道。当设计EDMOS晶体管时，可以通过控制第一沟道区C1的沟道长度来将EDMOS晶体管用作开关器件。由于通过使用第一沟道区C1来将EDMOS晶体管用作开关器件，所以第一导电类型第一阱53和第二导电类型第二阱54的大小或位置可以保持不变。因此，可以防止预定的击穿电压特性退化。
可以根据所需的半导体器件特性来控制第一沟道区C1的沟道长度。可以在从第二导电类型漏极区56到第二导电类型源极区57的方向上减小第一沟道区C1的沟道长度。
通过包括第一沟道区C1，根据本发明第二实施方式的EDMOS晶体管可以在保持击穿电压特性的同时用作开关器件。
也就是说，可以提供仅具有EDMOS晶体管的高压半导体器件，因此，可以简化高压半导体器件的结构并可以降低设计上的困难。并且，由于高压半导体器件的结构得到简化，所以可以降低制造工艺上的困难、生产单位成本和生产时间。
在根据本发明第二实施方式的半导体器件中，由于第一导电类型第一杂质区59的杂质掺杂浓度高于第一导电类型第一阱53的杂质掺杂浓度，所以可以通过在一个晶体管内同时提供具有彼此不同的阈值电压电平的两个区来改善半导体器件的电流特性。也就是说，在可以减小截止电流的同时，可以增大导通电流。
另外，根据本发明第二实施方式的半导体器件还包括在第一导电类型第一阱53和第二导电类型第二阱54下面形成的第二导电类型掩埋掺杂层52。第二导电类型掩埋掺杂层52的杂质掺杂浓度高于第一导电类型第一阱53和第二导电类型第二阱54的杂质掺杂浓度。第二导电类型掩埋掺杂层52防止在操作之间从第二导电类型漏极区56扩展的耗尽区的过度扩展，从而改善击穿电压。因此，半导体器件的击穿电压特性得到改善。
根据本发明，可以通过包括改变沟道长度并扩展沟道面积的沟道扩展区来将被用作开关器件的LDMOS晶体管用作模拟器件。
根据本发明，可以简化高压半导体器件的结构并可以降低设计上的困难。并且，由于高压半导体器件的结构得到简化，所以可以降低制造工艺上的困难、生产单位成本和生产时间。
此外，由于第一导电类型主体区的杂质掺杂浓度高于沟道扩展区的杂质掺杂浓度，所以可以通过在一个晶体管内同时提供具有彼此不同的阈值电压电平的两个区来改善半导体器件的电流特性。也就是说，在可以减小截止电流的同时，可以增大导通电流。
尽管参照特定实施方式描述了本发明，但对于本领域技术人员来说显而易见的是在不背离如所附权利要求中限定的本发明的精神和范围的情况下可以进行各种变更和修改。

Claims (14)

1.一种半导体器件，包括：
配置在衬底上的第二导电类型阱；
配置在所述第二导电类型阱上的第一导电类型主体区；
栅极电极，其与所述第一导电类型主体区的一部分重叠；以及
第一导电类型沟道扩展区，其形成在所述衬底上并与所述栅极电极的一部分重叠。
2.根据权利要求1所述的半导体器件，其中，所述第一导电类型沟道扩展区在所述第一导电类型主体区的一部分和所述第二导电类型阱的一部分这两者上延伸。
3.根据权利要求1所述的半导体器件，其中，所述第一导电类型沟道扩展区以与所述第一导电类型主体区接触的方式在所述第二导电类型阱中形成。
4.根据权利要求1所述的半导体器件，其中所述第一导电类型沟道扩展区在所述第二导电类型阱中形成并与所述第一导电类型主体区间隔开。
5.根据权利要求1所述的半导体器件，其中，所述第一导电类型主体区的杂质掺杂浓度高于所述第一导电类型沟道扩展区的杂质掺杂浓度。
6.根据权利要求1所述的半导体器件，还包括：
第一沟道，其由所述栅极电极与所述第一导电类型主体区的重叠形成；以及
第二沟道，其由所述栅极电极与布置在所述衬底上的第一导电类型阱的重叠形成。
7.根据权利要求6所述的半导体器件，其中，所述第二沟道的阈值电压电平小于所述第一沟道的阈值电压电平。
8.根据权利要求1所述的半导体器件，还包括：
器件隔离层，其被配置在所述衬底上以限定有源区；
第一导电类型拾取区，其被布置在所述第一导电类型主体区中；
第二导电类型源极区，其被布置在所述第一导电类型主体区中在所述栅极电极的一侧；以及
第二导电类型漏极区，其被布置在所述第二导电类型阱中并与所述栅极电极的另一侧的一端间隔开。
9.根据权利要求8所述的半导体器件，其中，基于所述半导体器件的预定特性来控制所述第一导电类型沟道扩展区与所述栅极电极之间的重叠面积。
10.根据权利要求8所述的半导体器件，其中，基于所述衬底的上表面，所述第一导电类型沟道扩展区的深度大于所述第二导电类型源极区的深度，并且所述第一导电类型沟道扩展区的深度小于所述第一导电类型主体区的深度。
11.根据权利要求8所述的半导体器件，其中，所述栅极电极与所述第二导电类型漏极区之间的所述器件隔离层与所述栅极电极的下部部分地重叠。
12.根据权利要求11所述的半导体器件，其中，所述第一导电类型沟道扩展区与所述第一导电类型主体区间隔开地在所述第二导电类型阱中形成，并且所述第一导电类型沟道扩展区与所述器件隔离层之间的间距大于所述第一导电类型主体区与所述栅极电极下面的所述第一导电类型沟道扩展区之间的间距。
13.根据权利要求1所述的半导体器件，还包括：
第二导电类型掩埋掺杂区，其配置在所述第二导电类型阱下面并具有高于第二导电类型阱的杂质掺杂浓度。
14.根据权利要求1所述的半导体器件，其中，所述第一导电类型沟道扩展区的阈值电压电平与所述第一导电类型主体区的阈值电压电平彼此不同。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094317A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 隔离型高耐压场效应管及版图结构
CN103199110A (zh) * 2012-01-09 2013-07-10 上海华虹Nec电子有限公司 一种nldmos器件及其制造方法
CN103681791A (zh) * 2012-09-05 2014-03-26 上海华虹宏力半导体制造有限公司 Nldmos器件及制造方法
CN104064596A (zh) * 2013-03-19 2014-09-24 上海华虹宏力半导体制造有限公司 Nldmos器件及其制造方法
CN110620149A (zh) * 2018-06-19 2019-12-27 三星电子株式会社 集成电路器件
CN114497223A (zh) * 2022-01-27 2022-05-13 武汉新芯集成电路制造有限公司 半导体器件及其制程方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8575702B2 (en) * 2009-11-27 2013-11-05 Magnachip Semiconductor, Ltd. Semiconductor device and method for fabricating semiconductor device
KR102068842B1 (ko) * 2013-04-16 2020-02-12 매그나칩 반도체 유한회사 반도체 전력소자
CN104659090B (zh) * 2013-11-18 2017-08-08 上海华虹宏力半导体制造有限公司 Ldmos器件及制造方法
KR102180554B1 (ko) 2013-12-04 2020-11-19 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법
US10430556B2 (en) * 2014-04-10 2019-10-01 Walgreen Co. Location triggering for prescription ready notifications
KR102272382B1 (ko) 2014-11-21 2021-07-05 삼성전자주식회사 반도체 소자
US11137870B2 (en) 2015-08-11 2021-10-05 Ebay Inc. Adjusting an interface based on a cognitive mode
CN108574014B (zh) * 2017-03-13 2021-08-27 中芯国际集成电路制造(上海)有限公司 Ldmos器件及其制造方法
KR102233049B1 (ko) * 2019-07-24 2021-03-26 주식회사 키 파운드리 채널 길이 조정이 용이한 반도체 소자 및 그 제조방법
KR102265031B1 (ko) * 2019-07-25 2021-06-14 주식회사 키 파운드리 채널 길이 조정이 용이한 반도체 소자 및 그 제조방법
TWI748239B (zh) * 2019-08-30 2021-12-01 新唐科技股份有限公司 高電壓積體電路及其半導體結構
CN115547931B (zh) * 2022-12-05 2023-02-14 合肥晶合集成电路股份有限公司 半导体器件的制作方法、半导体器件以及晶体管

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307401A (ja) * 1994-05-13 1995-11-21 Fuji Electric Co Ltd 半導体装置の製造方法
JP2004039774A (ja) * 2002-07-02 2004-02-05 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20040065935A1 (en) * 2002-09-14 2004-04-08 Suk-Kyun Lee Power devices and methods for manufacturing the same
CN101572271A (zh) * 2008-04-30 2009-11-04 万国半导体股份有限公司 短沟槽横向金属氧化物半导体场效应晶体管及其制造方法
CN101573799A (zh) * 2007-01-04 2009-11-04 飞兆半导体公司 集成互补低电压射频横向双扩散金属氧化物半导体

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4300150A (en) * 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
US5739061A (en) 1993-10-26 1998-04-14 Fuji Electric Co., Ltd. Method of manufacturing a semiconductor device using gate side wall as mask for self-alignment
JPH07176640A (ja) 1993-10-26 1995-07-14 Fuji Electric Co Ltd 半導体装置の製造方法
KR100393201B1 (ko) * 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
US7732863B2 (en) * 2008-05-13 2010-06-08 Texas Instruments Incorporated Laterally diffused MOSFET

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307401A (ja) * 1994-05-13 1995-11-21 Fuji Electric Co Ltd 半導体装置の製造方法
JP2004039774A (ja) * 2002-07-02 2004-02-05 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20040065935A1 (en) * 2002-09-14 2004-04-08 Suk-Kyun Lee Power devices and methods for manufacturing the same
CN101573799A (zh) * 2007-01-04 2009-11-04 飞兆半导体公司 集成互补低电压射频横向双扩散金属氧化物半导体
CN101572271A (zh) * 2008-04-30 2009-11-04 万国半导体股份有限公司 短沟槽横向金属氧化物半导体场效应晶体管及其制造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094317A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 隔离型高耐压场效应管及版图结构
CN103094317B (zh) * 2011-11-01 2015-10-14 上海华虹宏力半导体制造有限公司 隔离型高耐压场效应管的版图结构
CN103199110A (zh) * 2012-01-09 2013-07-10 上海华虹Nec电子有限公司 一种nldmos器件及其制造方法
CN103199110B (zh) * 2012-01-09 2015-10-14 上海华虹宏力半导体制造有限公司 一种nldmos器件及其制造方法
CN103681791A (zh) * 2012-09-05 2014-03-26 上海华虹宏力半导体制造有限公司 Nldmos器件及制造方法
CN103681791B (zh) * 2012-09-05 2016-12-21 上海华虹宏力半导体制造有限公司 Nldmos器件及制造方法
CN104064596A (zh) * 2013-03-19 2014-09-24 上海华虹宏力半导体制造有限公司 Nldmos器件及其制造方法
CN104064596B (zh) * 2013-03-19 2016-11-02 上海华虹宏力半导体制造有限公司 Nldmos器件及其制造方法
CN110620149A (zh) * 2018-06-19 2019-12-27 三星电子株式会社 集成电路器件
CN110620149B (zh) * 2018-06-19 2024-03-01 三星电子株式会社 集成电路器件
CN114497223A (zh) * 2022-01-27 2022-05-13 武汉新芯集成电路制造有限公司 半导体器件及其制程方法
CN114497223B (zh) * 2022-01-27 2024-10-01 武汉新芯集成电路股份有限公司 半导体器件及其制程方法

Also Published As

Publication number Publication date
KR101175228B1 (ko) 2012-08-21
US8546881B2 (en) 2013-10-01
KR20110063161A (ko) 2011-06-10
US9099557B2 (en) 2015-08-04
US20140027846A1 (en) 2014-01-30
CN102097471B (zh) 2015-08-19
US20110133277A1 (en) 2011-06-09

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