CN101572271A - 短沟槽横向金属氧化物半导体场效应晶体管及其制造方法 - Google Patents

短沟槽横向金属氧化物半导体场效应晶体管及其制造方法 Download PDF

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Abstract

本发明公开了一种具有互穿插漏极体突起物(IDBP)的短沟槽MOSFET及其制备方法，可以在减少沟槽电阻的同时保持高击穿电压。所述LMOS包括：下部装置体层；上部源极区和上部漏极区，都位于所述下部装置体层的顶部；所述上部源极区和上部漏极区，都于一个具有第二导电类型的上部体区相互连接，所述上部体区位于上部源极区和上部漏极区之间、并且位于下部装置体层的顶部；在上部漏极区和上部体区之间形体适配地形成一个位于二者之间的漏极体界面，所述漏极体界面具有一个沿着竖直平面的IDBP结构，该IDBP结构具有一个沿着被掩蔽的体突起物的顶面延伸的表面漏极突起物，同时暴露上部体区的一个预制的顶部体表面区域；一个栅极氧化物－栅极电极的双层结构，设置在上部体区的顶部并至少覆盖其顶部体表面区域，借此形成一个具有短沟槽的LMOS，该沟槽的长度根据位于上部源极区和上部漏极区之间的顶部体表面区域的水平长度确定。

Description

短沟槽横向金属氧化物半导体场效应晶体管及其制造方法
技术领域
本发明涉及一种功率电子装置的结构和制造，特别涉及一种半导体装置的结构以及改进其性能参数的制造方法。
背景技术
金属氧化物半导体场效应晶体(metal-oxide-semiconductor field effect transistor，MOSFET)器件有许多工业应用，如功率放大器，电源开关，低噪声放大器和数字集成电路(IC)等。作为各种电子产品的一项基本构成单元，MOSFET装置设计和制造领域的技术人员不断改进MOSFET的性能参数，如功率效率，最大工作电压，集成密度和频率响应等。
在Kwon等人的专利US5,406,110中，说明书附图1公开了一种具有降低表面电场(RESURF)功能的横向双扩散绝缘栅场效应晶体管(lateral double diffused insulatedgate field effect transistor，LDMOS)。其中，晶体管(10)有一个具有第二导电类型的薄外延层(14)，该外延层位于一个具有第一导电类型的半导体基底(12)上。形成一个具有第二导电类型的漂移区(24)，该漂移区延伸穿过所述薄外延层(14)到达所述基底(12)。在所述漂移区(24)上形成一个厚绝缘层(26)。在邻近所述漂移区(24)的位置形成一个具有第一导电类型的IGFET结构(isolated gate field effecttransistor隔离栅场效应晶体管)。在所述IGFET结构(28)的内部形成一个具有第二导电类型的源极区(34)，该源极区(34)与所述漂移区(24)隔离以限定一个位于IGFET结构(28)内的沟槽区(40)。一个导电栅极被绝缘的设置在IGFET结构(28)的上方，并从源极区(34)延伸到厚绝缘层(26)。在邻近漂移区(24)的位置上形成一个漏极(36)。本领域中，一个LDMOS装置的导电沟槽是横向形成的。源极、漏极和栅极通常位于晶圆表面。采用上述装置结构及其相适配的涉及横向双扩散过程的制造方法，US5,406,110公开了许多超过本领域先前技术中的晶体管和制造过程的技术优势和进步。其中一个技术优势就是使IGFET结构具有了扩散的能力，并且仍然具有一个高掺杂浓度的漂移区(24)。另一个技术优势是通过简单的调整注入离子的剂量，能够改变输出装置的击穿电压的额定值。另一个技术优势是通过适当掩蔽不同漂移区的注入，使得能够在同一片芯片上制作多个具有不同额定击穿电压的晶体管。还有一个技术优势是在维持同样击穿电压的同时，减少传统晶体管的电阻。还有一个技术优势是在漂移区(24)和沟槽区(40)之间提供一个电流通路，以避免增加装置的电阻。
在Hsing等的专利US5,517,046中，说明书附图2公开了一个具有增强漂移区的高电压横向DMOS(LDMOS)装置。所述LDMOS晶体管结构是由N型硅形成的，并且具有一个特殊的N型加强型漂移区(61)。在一个实施例中，在具有P体区(59)的N外延层(52)、P.sup.+体连接区(58)，N.sup.+源极(62)和漏极区(64)以及N型加强型漂移地区(61)等的上方形成一个具有多晶硅栅极网的蜂窝状晶体管。N型加强型漂移区(61等)与外延层(52)相比具有更高的掺杂浓度，并且在漏极区和栅极(56)(具有栅氧化层54)之间延伸。金属条(67、68)用来连接一排排源极(62)和漏极(64)区。N型加强型的漂移区(61)能在不明显的降低击穿电压的同时，有效地大幅度减小导通电阻。
从US5,406,110和US5,517,046中我们可以看到，具有不同掺杂物特性的横向双扩散技术能够制造具有以下优势的高电压LDMOS装置：
1、不需要多余的掩蔽物；
2、装置沟槽可以做得很短，并且和栅极自对准。
双扩散过程需要高温环境外加很长的扩散时间来驱动掺杂剂掺杂到体区，而这是人们所不希望的，因为它影响到晶片的性能。更具体地说，使用双横向扩散创造短沟槽需要约1100℃的高温和大概一个小时的掺杂时间，相反，LVCMOS(低电压CMOS)工艺只需不到950℃的温度。
因此，双重扩散过程造成了LVCMOS工艺所没有的、并且所不希望有的材料性能的改变。在该领域，对于扩散温度和时间的相关限制称为热预算。此外，在不增加额外的多晶硅层的条件下，LDMOS工艺不符合行业标准——亚微米CMOS工艺。
在以下的技术文献中：
标题：互补LDMOS晶体管的CMOS/BiCMOS工艺
作者：S.Whiston，D.Bain，A.Deignan，J.Pollard，C.Ni Chleirigh，C.Musgrave，M.O′Neill，Analog Devices，Raheen Industrial Estate，Limerick，Ireland
出版：Power Semiconductor Devices and ICs，2000.Proceedings.The 12thInternational Symposium on Semiconductor Devices，pages 51-54
出版时间：2000
会议日期：05/22/2000-05/25/2000
地点：Toulouse，France
国际书号(ISBN)：0-7803-6269-1
文摘加入编号：(INSPEC Accession Number)6734962
数字对象标识符(Digital Object Identifier)：10.1109/ISPSD.2000.856771
图3A和3B公开了一种采用多掺杂剂且与多晶硅栅极边缘自对准的制造LDMOS的方法。该方法允许在不添加任何热处理的情况下，将互补型LDMOS器件添加到现有的CMOS/BiCMOS工艺中，并且不影响现有的CMOS/BiCMOS装置的性能。这种方法在控制横向和垂直方向的体掺杂深度上具有良好的灵活性，所以能在固有的铸造工艺所要求的源结合区的范围内，优化阈值电压(VT)的和击穿电压(BV)。观察表明，惠斯顿等人用大倾斜角度注入(LATID)以形成短沟槽体，所述注入倾斜角度可达到45度。进一步指出LATID具有以下缺点：
1、需要难熔金属来防止体区的掺杂剂过度渗透到栅极；
2、沟槽长度对栅极堆叠的厚度变化非常敏感；
3、因源极区窗口引起的阴影效果会带来不希望的体掺杂轮廓的偏差；
4、为控制漏极电压而限制体掺杂会导致装置寿命的折损。
因此，需要做进一步的改良，以在不使用双重扩散过程和大倾斜角度注入(LATID)的情况下，制造具有极短沟槽且具有相应减小电阻的横向MOSFET。
发明内容
一种短沟槽横向MOSFET(LMOS)采用互穿插漏极体突起物(interpenetratingdrain-body protrusions，IDBP)。所述具有IDBP的短沟槽LMOS包括：
一个在水平方向上的具有第一导电类型的下部装置体层；
一个上部源极区和一个上部漏极区，二者都具有第一导电类型并且都位于下部装置体层的顶部；
上部源极区和上部漏极区，都于一个具有第二导电类型的上部体区相互连接，该上部体区位于上部源极区和上部漏极区之间、并且位于下部装置体层的顶部；
在上部漏极区和上部体区之间形体适配地形成的一个漏极体界面，该漏极体界面具有一个沿着竖直平面的IDBP结构，该IDBP结构具有一个沿着被掩蔽体突起物顶面的表面漏极突起物，同时暴露上部体区的一个预制的顶部体表面区域；
一个栅极氧化物-栅极电极的双层结构，安置在上部体区的顶部并至少覆盖其顶部体表面区域，借此形成一个具有短沟槽的LMOS，该沟槽的长度根据位于上部源极区和上部漏极区之间的顶部体表面区域的水平长度确定；
一个具有第二导电类型的上部体连接区，其连接上部体区，并且暴露一个足够的顶表面区域以与外部体接触电极相互电连接，上部体区位于上部源极区和上部漏极区之间的部分向下延伸，并且比上部源极区和上部漏极区更深，因此形成上部体区和上部体连接区之间的体连接。
因此，由于短沟槽的长度，具有减小沟槽电阻的功能，除此之外，由于IDBP结构的出现，造成相应的沿通道方向的表面电场减小。这种短沟槽LMOS相比于那些没有IDBP结构的短沟槽LMOS显示出了更高的源极漏极间的击穿电压。
具有IDBP结构的短沟槽LMOS的上部漏极区进一步包括一组顺序连接的漏极分区，上述漏极分区都具有第一导电类型并且沿水平方向排开。该漏极分区具有：
第一漏极分区，该漏极分区和上部体区相连接并与其形体适配，以形成IDBP，第一漏极分区也可以是下部装置体层的一部分，并通过被掩蔽的体突起物相互分离；
最后一个漏极分区，远离上部体区，并暴露一个足够的顶表面区域用以形成与外部漏极接触电极之间的电连接。
在实施例中，当第一类电导率材料是N型，那么第二类电导率材料是P型。同样的，当第一类电导率材料是P型，第二类电导率材料则是N型。
在具体的实施例中，沟槽长度是约0.2微米到约0.5微米。
采用一个具有互穿插沟槽体突起物(interpenetrating channel-body protrusions，ICBP)的短沟槽横向MOSFET(LMOS)。所述具有ICBP的短沟槽LMOS包括：
一个在水平方向上的具有第一导电类型的下部装置体层；
一组顺序连接的上部源极区、上部沟槽区和上部漏极区，都具有第一导电类型并位于下部装置体层的顶部；
上部源极区、上部沟槽区和上部漏极区都与一个位于其间的具有第二导电类型的上部体区相互连接，该上部体区也位于下部装置体层的顶部；
在上部沟槽区和上部体区之间形体适配地形成的一个沟槽体界面，该沟槽体界面具有一个沿着竖直平面的ICBP结构，该ICBP结构具有一个沿着被掩蔽体突起物顶面的上部沟槽区，并且桥连接上部源极区和上部漏极区，该沟槽深度根据沟槽体界面的深度确定；
一个栅极氧化物-栅极电极的双层结构，安置在上部沟槽区的顶部并至少覆盖其顶表面，借此形成一个具有短沟槽的LMOS，该沟槽的长度根据位于上部源极区和上部漏极区之间的顶表面的水平长度确定；
一个具有第二导电类型的上部体连接区，其连接上部体区，并且暴露一个足够的顶表面区域以与外部体接触电极相互电连接，上部体区位于上部源极区和上部漏极区之间的部分向下延伸，并且比上部源极区和上部漏极区更深，因此形成上部体区和上部体连接区之间的体连接。
因此，由于短沟槽的长度，具有减小沟槽电阻的功能，并且由于上部源极区、上部沟槽区和上部漏极区都采用了同样的导电类型，这种短沟槽LMOS显示出了更高的源极漏极间的阈值电压，其取值取决于沟槽深度，该阈值电压的范围可以取从增强型MOS器件到耗尽型MOS器件的任一值。除此之外，由于ICBP结构的存在，造成相应的沿通道方向的表面电场减小，这种短沟槽LMOS相比于那些没有ICBP结构的短沟槽LMOS显示出了更高的源极漏极间的击穿电压。
具有ICBP结构的短沟槽LMOS的上部漏极区可进一步包括一组顺序连接的漏极分区，上述漏极分区都具有第一导电类型并且沿水平方向排开。该漏极分区具有：
第一漏极分区，该漏极分区和上部沟槽区相连接并与其形体适配，并与上部体区共同形成ICBP的一部分，第一漏极分区也可以是下部装置体层的一部分，并通过被掩蔽的体突起物相互分离；
最后一个漏极分区，远离上部沟槽区，并暴露一个足够的顶表面区域用以相成与外部漏极接触电极之间的电连接。
一种制造具有互穿插漏极体突起物(IDBP)结构的短沟槽LMOS装置的方法，包括：
a、在一个水平面取向上的半成品半导体晶圆上安装以下部件：
a1、一个基底和一个具有第一导电类型的下部装置体层，所述下部装置体层位于基底顶部；
a2、一个具有第二导电类型的上部体连接区和一个具有第一导电类型的上部漏极区，都位于顶部并且被下部装置体层相互分隔，上部漏极区具有一个预制的漏极连接位置并且上部体连接区具有一个预制的体连接位置；
a3、一个体连接场氧化物区，位于上部体连接区的顶部，用于将晶圆上相邻的LMOS器件分隔开；
a4、一个漏极栅极场氧化物区，位于上部漏极区的顶部，用于从栅极结构上分隔出漏极连接位置；
b、在下部装置体层的上部中，创建一个具有第二导电类型的上部体区，该上部体区包括：
b1、其第一横向轮廓与上部漏极区相邻并成型，其连同下部装置体层、漏极体界面，具有一个沿着竖直平面的互穿插漏极体突起物(IDBP)结构，该IDBP结构具有一个沿着被掩蔽体突起物顶面的表面漏极突起物，同时暴露上部体区的一个预制的顶部体表面区域，该表面漏极突起物的尖端定义了LMOS沟槽长度的第一末端；
b2、其第二横向轮廓与上部体连接区相邻并与其搭接；
c、在暴露的顶部体表面和漏极栅极场氧化物区的顶部形成栅极结构，该栅极结构的第一边缘位于漏极栅极场氧化物区的顶部、第二边缘位于暴露的顶部体表面的顶部并根据预先确定的参考距离与LMOS沟槽长度的第一末端间隔一段距离；
d、在漏极连接区上创建一个具有第一导电类型的漏极连接面、在暴露的顶部体表面的顶部创建一个具有第一导电类型的上部源极区，通过一个预先确定的底切距离，该上部源极区的第一末端在栅极结构的第二边缘下形成底切，从而使得上部源极区的第一末端定义了LMOS沟槽长度的第二末端，即：
参考距离-底切距离＝所希望的LMOS沟槽长度；
e、在晶圆顶部形成装置钝化层，为了进行外部电连接，在该装置钝化层上绘图以在漏极连接位置、源极连接位置和体连接位置上形成接触电极。
为了在下部装置体层内部创建具有第二导电类型的上部体区，该方法包括采用一组2型离子注入对下部装置体层进行离子注入。每一个2型离子注入都具有自己的注入能量、剂量和倾角。该方法进一步要求至少一个具有较高能量的2型注入是向上部漏极区方向并以一个足够的倾角进行注入的，以形成IDBP结构。
在半成品半导体晶圆上配置具有第一导电类型的上部漏极区，该方法包括采用一组1型离子注入对对下部装置体层进行离子注入。每一个1型离子注入都具有自己的注入能量、剂量、倾角和注入后掺杂剂驱动，统称注入参数组。选择注入参数组，以形成一组顺序连接的漏极分区，上述漏极分区都具有第一导电类型并且沿水平方向排开，具有：
第一漏极分区，其与上部体区相连接；
最后一个漏极分区，远离上部体区，并暴露一个足够的顶表面区域用以形成与外部漏极接触电极之间的电连接。
进一步选择该注入参数组，以使得第一漏极分区成为下部装置体层的一部分，该方法进一步包括在其上形成栅极氧化物-栅极电极的双层结构并绘图。
为了在半成品半导体晶圆顶部上配置基底和具有第一导电类型的下部装置体层，该方法进一步包括配置具有第二导电类型的基底、根据一个注入参数组采用1型离子注入具有第一导电类型的势垒，随后在势垒顶部外延生长下部装置体层。
一种制造具有互穿插沟槽体突起物(interpenetrating channel-body protrusions，ICBP)结构的短沟槽LMOS装置的方法，包括：
a、在一个水平面取向上的半成品半导体晶圆上安装以下部件：
a1、一个基底和一个具有第一导电类型的下部装置体层，所述下部装置体层位于基底顶部；
a2、一个具有第二导电类型的上部体连接区和一个具有第一导电类型的上部漏极区，都位于顶部并且被下部装置体层相互分隔，并且在上部漏极区和下部装置特城之间形成一个界面，从而定义了沟槽长度的第一末端，上部漏极区具有一个预先确定的体连接位置；
a3、一个体连接场氧化物区，位于上部体连接区的顶部，用于将晶圆上相邻的LMOS器件分隔开；
a4、一个漏极栅极场氧化物区，位于上部漏极区的顶部，用于从栅极结构上分隔出漏极连接位置；
b、在下部装置体层的上部中，创建一个具有第二导电类型的上部体区，该上部体区包括：
b1、通过定义沟槽深度，其顶部轮廓从下部装置体层的顶表面处凹陷，从而定义一个具有第一导电类型的上部沟槽区；
b2、其第一横向轮廓与上部漏极区相邻并连同下部装置体层，位于二者之间的沟槽体界面具有ICBP结构并桥连接上部体连接区和上部漏极区，所述ICBP结构沿竖直方向分布且上部沟槽区沿被掩蔽的体突起物顶部延伸；
c、在上部沟槽区和漏极栅极场氧化物区的顶部形成栅极结构，该栅极结构的第一边缘位于漏极栅极场氧化物区的顶部、第二边缘位于上部沟槽区的顶部并根据预先确定的参考距离与沟槽长度的第一末端间隔一段距离；
d、在漏极连接区上创建一个具有第一导电类型的漏极连接面、在上部体区的顶部创建一个具有第一导电类型的源极连接面，通过一个预先确定的底切距离，该源极连接面的第一末端在栅极结构的第二边缘下形成底切，从而使得源极连接面的第一末端定义了沟槽长度的第二末端，即：
参考距离-底切距离＝所希望的LMOS沟槽长度；
e、在晶圆顶部形成装置钝化层，为了进行外部电连接，在该装置钝化层上绘图以在漏极连接位置、源极连接位置和体连接位置上形成接触电极。
为了在下部装置体层内部创建具有第二导电类型的上部体区，该方法包括采用一组2型离子注入对下部装置体层进行离子注入。每一个2型离子注入都具有自己的注入能量、剂量和倾角。该方法进一步要求：
1、至少一个具有较高能量的2型注入是向上部漏极区方向并以一个足够的倾角进行注入的，以形成ICBP结构。
2、采用具有足够高水平的注入能量的多个2型离子注入，从而确保上部体区的顶部轮廓从下部装置体层的顶表面处凹陷形成沟槽深度。
在半成品半导体晶圆上配置具有第一导电类型的上部漏极区，该方法包括采用一组1型离子注入对对下部装置体层进行离子注入。每一个1型离子注入都具有自己的注入能量、剂量、倾角和注入后掺杂剂驱动，统称注入参数组。选择注入参数组，以形成一组顺序连接的漏极分区，上述漏极分区都具有第一导电类型并且沿水平方向排开，具有：
第一漏极分区，其与上部体区相连接；
最后一个漏极分区，远离上部体区，并暴露一个足够的顶表面区域用以形成与外部漏极接触电极之间的电连接。
进一步选择该注入参数组，以使得上部沟槽区成为下部装置体层的一部分，并与已有的被掩蔽的体突起物相互分隔。
为了在上部沟槽区和漏极栅极场氧化物区的顶部形成栅极结构，该方法进一步包括形成栅极氧化物-栅极电极双层并在其上绘图。
为了在半成品半导体晶圆顶部上配置基底和具有第一导电类型的下部装置体层，该方法进一步包括配置具有第二导电类型的基底、根据一个注入参数组采用1型离子注入具有第一导电类型的势垒，随后在势垒顶部外延生长下部装置体层。
本发明的这些方面和多个实施例将会在后面加以详述。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是现有技术，公开了一种具有降低表面电场功能的横向双扩散绝缘栅场效应晶体管。
图2是现有技术，公开了一个具有增强漂移区的高电压横向DMOS(LDMOS)装置。
图3A和3B是现有技术，公开了一种采用多掺杂剂且与多晶硅栅极边缘自对准的制造LDMOS的方法。
图4至图9、图11和图12至图15A描述了本发明的短沟槽LMOS装置的制备工艺过程。
图10A和图10B描述了制备工艺过程中重要的离子注入掺杂过程的参数。
图11A到图11E一步步地描述了一系列2型离子注入掺杂，用于在下部装置体层内部形成一个具有第二导电类型地上部体区。
图15B采用放大图描述了本发明的一个具有互穿插漏极体突起物的短沟槽LMOS装置的沟槽区域。
图16描述了本发明另外一个具有互穿插沟槽体突起物且具有掩盖的具有第二导电类型的上部体区的短沟槽LMOS装置。
具体实施方式
上述和下述之说明以及附图仅仅用于集中描述本发明的一个或多个实施例以及若干可选功能和/或可选实施例。这些描述和附图仅做阐述之用而非限制本发明。因此，本领域的技术人员可以轻易的对本发明作出修改、变形和替换。然而这些修改、变形和替换应该认为仍落在本发明的范围之内。
为了简化短沟槽LMOS装置的制造工艺的描述，采用以下本领域内所通用的简写：
LV well implant：低电压装置注入井
HV well implant：高压器装置入井
LVNW：低电压装置N型井区
LVPW：低电压装置P型井区
HVNW：高电压装置N型井区
HVPW：高电压装置P型井区
LPCVD：低压化学汽相淀积
图4至图9、图11和图12至图15A描述了本发明的短沟槽LMOS装置的制备工艺过程。因此，图4阐述了以下工艺步骤：
从一个P型基底101开始，采用N型离子注入通过掩膜法形成一个N型势垒(NBL)101a。在工艺中，离子注入工艺采用有关的离子注入参数，其中包括，采用掩膜来限定注入窗口、离子注入，注入能量，离子剂量通量，束倾斜角度(与P型基底101的正常轴)和/或注后入掺杂驱动等。在本发明中：
掩膜：等离子光阻剂(PR)区域；
注入离子：锑(Sb)；
注入能量：40keV；
离子剂量通量＝2.0×1015离子/平方厘米；
倾斜角：7度；
注入后掺杂驱动：900℃湿氧化增长到550埃，然后在1200度的氮气环境下退火30分钟。
此处未明示但可选的是，同样可以使用P型掺杂离子形成P型势垒(PBL)，从而在同一芯片上构建CMOS装置。
随后，图5阐述了下述工艺步骤：
外延生长前的清洁和硅蚀刻晶圆；
N型下部装置体层的外延层102的生长：1130℃、外延层厚度5+/-0.3微米、外延层电阻系数3+/-0.2欧姆厘米，掺杂浓度＝1.5×1015/立方厘米磷。
参考图4和图5，目前描述的工艺是在外延层生长前就形成N型势垒NBL101a(以及可选的CMOS装置的P型势垒PBL)，然而可选地，在外延层生长后采用离子注入地方法形成所述NBL和PBL。
接下来，图6描述了以下工艺步骤的结果：
正光阻覆盖(Positive PR coating)以及HVNW掩膜图案；
采用以下参数通过N型离子注入形成第二N型漏极分区105b：
掩膜：HVNW掩膜；
注入离子：磷：
注入能量：150keV；
离子剂量通量：3×1012离子/平方厘米：
倾斜角：0度：
注入后掺杂驱动：1175℃的氮环境下60分钟。
然后，图7描述了以下工艺步骤的结果：
正光阻覆盖(Positive PR coating)以及HVPW掩膜图案；
采用以下参数通过P型离子注入形成第一P型上部体连接区111a：
掩膜：HVPW掩膜；
注入离子：硼：
注入能量：80keV；
离子剂量通量：8×1012离子/平方厘米：
倾斜角：0度：
注入后掺杂驱动：1100℃的氮环境下110分钟。
然后，图8描述了以下工艺步骤的结果：
900℃环境下湿法热氧化生长，直至厚度300±30埃；
采用低压化学汽相淀积(LPCVD)氮化硅(SiN)，直至厚度1800±140埃；
采用氟化氪(KrF)进行光阻覆盖(PR coating)；
场氧化物掩膜；
氮化硅(SiN)蚀刻；
1100℃下热氧化，使得体接触场氧化物区130a以及漏极栅极场氧化物区130b的湿场化物生长至厚度4800±250埃；
氮化湿剥。
然后，图9描述了以下工艺步骤的结果：
正光阻覆盖(Positive PR coating)以及LVNW掩膜图案；
依次注入离子，形成第三N型漏极分区105c：
1、注入离子：磷+、注入能量：700KeV，离子剂量通量：1.5×1013离子/平方厘米、倾斜角7度；
2、注入离子：磷、注入能量：250KeV、离子剂量通量：2×1012离子/平方厘米、倾斜角：0度；
3、注入离子：砷、注入能量：260KeV、离子剂量通量：4×1012离子/平方厘米、倾斜角：0度；
4、注入离子：硼+、注入能量：30KeV、离子剂量通量：8.5×1012离子/平房厘米、倾斜角：0度。
注意在第三N型漏极分区105c左下角形成向左的突出物。该突出物的形成是由于第一次离子注入时朝着漏极栅极场氧化区130b倾斜7度，同时采用了最高的注入能量700KeV。
继续对整个短沟槽LMOS装置制造工艺的描述，图11描述了以下工艺步骤的结果：
正光阻覆盖(Positive PR coating)以及LVPW掩膜图案；
依次注入离子(从A至D)，形成P型上部体区110：
A、注入离子：硼+、注入能量：300KeV，离子剂量通量：2×1013离子/平方厘米、倾斜角7度；
B、注入离子：硼+、注入能量：100KeV、离子剂量通量：4×1012离子/平方厘米、倾斜角：0度；
C、注入离子：硼+、注入能量：60KeV、离子剂量通量：2×1012离子/平方厘米、倾斜角：0度；
D、注入离子：硼+、注入能量：30KeV、离子剂量通量：1.9×1012离子/平房厘米、倾斜角：0度。
注意在第三N型漏极分区105c左下角形成向左的突出物。该突出物的形成是由于第一次离子注入时朝着漏极栅极场氧化区130b倾斜7度，同时采用了最高的注入能量700KeV。
注意在P型上部体区110右下角形成向右的突出物。该突出物的形成是由于第一次离子注入时朝着漏极栅极场氧化区130b倾斜7度，同时采用了最高的注入能量300KeV。
注意P型上部体区110的左外侧剖面邻近第一P型上部体连接区111a并与其搭接。更重要的是，在以下3个区域的交汇处形成一个沿竖直平面的互穿插漏极体突起物(IDBP)结构：P型上部体区110的右侧、N型下部装置体层102的顶部区域和第二N型漏极分区105b的左侧。具体而言，所述IDBP结构具有一个表面漏极突出112，该表面漏极突出112位于被掩蔽的体突出113的顶上，同时暴露所述P上部体区110的预制的顶部体表面114。同样，表面漏极突出112成为新形成的第一N型漏极分区105a的一部分，所述的第一N型漏极分区105a通常作为N型下部装置体层102，然而由于被掩蔽的体突出113的，第一N型漏极分区105a与所述N型下部装置体层102相互分离。
现转来看图10A和图10B以详细阐述本发明的各种离子注入工艺中的参数的选择。一个半导体晶圆80具有一个晶圆缺口80a来标记其晶体取向。图10A是为半导体晶圆80侧面的透视图，而图10B半导体晶片80的俯视图。离子注入的方向如83，注入离子的方向是由倾斜角α量化决定的，这是离子注入方向与垂直于半导体晶片水平轴82的垂直方向的夹角。同时，注入晶体方向还是由一个倾斜角β量化决定的。倾斜角β是晶体缺口80a与离子注入方向83之间的夹角。然而，为了确保非零角α以及β的注入能产生同样的半导体器件，不论其在半导体晶片80上的哪个位置的，如图所示的，晶片在整个注入过程中会被一个硅片夹固定。作为注入参数的一部分，将按照以下进行限定：
1型离子注入在半导体晶片80上形成一个第一导电类型的区域；
2型离子注入在半导体晶片80上形成一个第二导电类型的区域。
这里1型和2型单指掺入杂质是相反的两种类型。例如，当1型是N型时，2型就是P型，反之亦然。
图11A到图11E一步步地描述了上述2型离子注入掺杂(从A到D)，以在N下部装置体层102内形成具有第二导电类型的P上部体区110。图11A描述了注入步骤A的的结果。通过一个预成型和图案化的注入阻抗层89，所述的硼+离子注入通量85a在注入能量300Kev、倾角α为7度的条件下，产生一个注入离子袋90a，该注入离子袋90a包埋在N型下部装置体层102中。由于伴随晶圆旋转，注入离子袋90a在注入阻抗层89的各边缘下形成底切。
图11B描述了注入步骤B的的结果。通过一个预成型和图案化的注入阻抗层89，所述的硼+离子注入通量85b在注入能量100Kev、倾角α为0度的条件下，产生一个注入离子袋90b，该注入离子袋90b位于注入离子袋90a的顶上并与其搭接，然而该注入离子袋90b仍包埋在N型下部装置体层102中。由于倾角为0度，注入离子袋90b实质上并未在注入阻抗层89窗口下形成底切。
图11C描述了注入步骤C的的结果。通过一个预成型和图案化的注入阻抗层89，所述的硼+离子注入通量85c在注入能量60Kev、倾角α为0度的条件下，产生一个注入离子袋90c，该注入离子袋90c位于注入离子袋90b的顶上并与其搭接，然而该注入离子袋90c仍包埋在N型下部装置体层102中。由于倾角为0度，注入离子袋90c实质上并未在注入阻抗层89各边缘下形成底切。
图11D描述了注入步骤D的的结果。通过一个预成型和图案化的注入阻抗层89，所述的硼+离子注入通量85d在注入能量30Kev、倾角α为0度的条件下，产生一个注入离子袋90d，该注入离子袋90d位于注入离子袋90c的顶上并与其搭接，同时该注入离子袋90d位于N型下部装置体层102的表面。由于倾角为0度，注入离子袋90d实质上并未在注入阻抗层89窗口下形成底切。因此，通过对各注入离子袋90a至90d的搭接控制，上述注入离子袋相连共同形成所需要的P型上部体区110，如图11E所示的是未剥除注入阻抗层89的状态。这里要强调一下，具有第二导电类型的P型上部体区110的形成涉及在N型下部装置体层102上进行多种具有不同注入能量、注入量和角度的2型离子注入，所以至少需要一次向着第二N型漏极分区105b倾斜的具有足够倾角(如7度)的高能量2型注入(如注入步骤A)，以形成所述的IDBP结构。除了这种方法，形成IDBP结构可以很容易地从其他半导体晶圆加工技术中转移过来，故此处并未使用特别的设备。
继续对整个制造工艺的描述，如图12所示，其描述了一个栅极氧化106a-多晶硅栅极电极106b的双栅极结构的形成过程，其步骤如下：
剥离注入阻抗层89；
栅极氧化物生长；
多晶硅栅极电极沉积；
正光阻覆盖(Positive PR coating)；
氟化氪光阻覆盖(KrF PRcoating)；
栅极掩蔽；
栅极蚀刻。
下面图13说明以下的形成过程：
1、第四N+漏极分区105d位于第三N漏极分区105c中并与其电连接。所述第四N+漏极分区105d是一个具有第一导电类型的漏极连接区域，用于以后与金属漏极电极相连。
2、具有第一导电类型的N+上部源极区104位于暴露的顶部体表面区域114(图11)的顶部。所述N+上部源极区104的右侧边缘在所述双栅极结构(106a、106b)的左侧边缘下形成底切。同样，P型上部体区110位于N+上部源极区104和上部漏极区(N型下部装置体层102的最尖端的部分)中间的部分，向下延伸至深于N+上部源极区104和上部漏极区的地方，因此形成了一个所述P型上部体区110和第一P型上部体连接区111a之间的体连接。
以上工艺步骤的结果是：
正光阻覆盖(Positive PR coating)；
漏极/源极掩蔽；
漏极/源极有角度注入(详情不再累赘，参考前面的描述)；
注入后激活/热氧化生长。
接下来图14描述了装置钝化层CVD氧化物132和晶圆顶部的BPSG(硼磷硅玻璃)134的形成和成型过程，为外部电接触的形成做准备。其工艺步骤如下：
用CVD工艺沉积氧化物；
形成BPSG(硼磷硅玻璃)；
形成连接。
最后，图15A描述了外部体接触电极120、外部源极接触电极122和外部漏极接触电极124的形成，其工艺步骤如下：
P+接触注入；
金属淀积(标准工艺)。
这会产生本发明的具有IDBP100的短沟槽LMOS(横向金属氧化物半导体场效应晶体管)，其源极和漏极位于晶圆基底101的顶部。
图15B和图15A共同展示了本发明具有IDBP100的短沟槽LMOS的沟槽区域(图15A中的区域A)的局部放大图。所述具有IDBP100的短沟槽LMOS的沟槽长度107是根据顶部体表面区域114的横向长度来定义的，所述顶部体表面区域114位于N+上部源极区104和第一N型漏极分区105a之间。回顾图11，所述IDBP结构具有一个表面漏极突起物112和一个被掩蔽的体突起物113。因此表面漏极突起物112的尖端定义了沟槽长度107的右侧末端。N+上部源极区104的右侧尖端、双栅极结构(106a、106b)左侧边缘下的底切定义了沟槽长度107的左侧末端。即：
LMOS沟槽长度＝(栅极结构的左边缘至第一N型漏极分区105a的距离)-【N+上部源极区104的右侧边缘进入栅极结构的左侧边缘的底切长度)
如上所述，本发明公开了短沟槽LMOS装置的制造过程，没有使用典型的“高温加长时间扩散时间”的传统LMOS制造方法。根据本发明，沟槽长度107可以制成从0.2微米到0.5微米，并且相应减少沟槽电阻。此外，由于存在IDBP结构造成沿沟槽方向上的表面电场减小。相比于没有IDBP的LMOS器件，具有IDBP的LMOS显示出了更高的漏极-源极导通电压。这一点体现在下面的表IA和表IB的样本数据：
表IA传统LDMOS
    Device     Vg     Vd     V     B     Rd
    1A     5     40     0     47     69.
    2A     5     40     0     42     65.
    3A     5     40     0     44     61.
表IB本发明具有IDBP结构的LMOS
    Device     Vg     Vd     V     B     Rd
    IB     5     40     0     47     64.
    2B     5     40     0     50     60.
    3B     5     40     0     50     55.
此处：
L：沟槽长度，微米；
Vt：开启电压，伏特；
BV：漏极-源极击穿电压，伏特；
Vdmax：最大漏极电压，伏特；
Vgmax：最大栅极电压，伏特；
RdsAA＝漏极-源极电阻X活跃区域。
本发明的许多其他优点如下：
制造带有IDBP的短沟槽LMOS不需要多余的掩蔽层和相应的成本；
对于标准的CMOS工艺的改变很小，可使用拆分表来调整一个单一注入步骤中的可选注入参数；
为了在一个步骤中调整所选的注入参数，可以插入一个分裂表
当前可用步进器的精确度(0.01-0.03微米)是足够的，因此无须专门的自校准体注入。
图16描述了另一个短沟槽LMOS器件100，其具有互穿插沟槽体突起物(ICBP)，该ICBP具有一个具有第一导电类型的被掩蔽的P型上部体区110a，而该P型上部体区110a位于N型上部装置体层108的下面。所述ICBP包括一个表面沟槽突起物115和一个被掩蔽的体突起物113，二者分别为N型上部装置体层108的一部分和被掩蔽的P型上部体区110a的一部分。N型上部装置体层108因此形成所述短沟槽LMOS装置100的沟槽。注意N型上部装置体层108是N型下部装置体层102的一部分，但是通过被掩蔽的体突起物113，N型上部装置体层108和N型下部装置体层102相互隔离。与图15A的IDBP相比，图16的ICBP与其完全不同，因为其被掩蔽的P型上部体区110a是完全的掩埋在装置沟槽表面下方。N型上部装置体层108因此通过沟槽深度将N+上部源极区104和第二N型漏极分区105b桥连接，所述沟槽深度是由被掩蔽的P型上部体区110a的深度所定义的。相应的，沟槽长度107是由N型上部装置体层108的顶表面水平长度所定义的，所述N型上部装置体层108位于N+上部源极区104和第二N型漏极分区105b之间。因此，由此产生的横向路径“N+上部源极区104-N型上部装置体层108-第二N型漏极分区105b”通常就仅仅作为一个连续的低电阻路径。然而，然而，在适当的组合多区域掺杂剂和被掩蔽的P型上部体区110a的深度的情况下，它仍然能够大大减少N型上部装置体层108的导体电子，从而使其转变成绝缘体直至右足够的电压加在多晶硅的栅极电极106上，从而导致N型上部装置体层108具有足够的导电电子以使其导电，因此不必通过沟槽反向。从本质上说，对于本领域技术人员而言，该短沟槽LMOS装置100展现了一个阈值电压，根据沟槽深度，其取值可以从增强型MOS器件到耗尽型MOS器件的任一值。此外，由于存在ICBP结构，造成沿沟槽长度107的表面电场相应减少，具有ICBP的短沟槽LMOS装置相比于其他不具有ICBP的短沟槽LMOS装置，还表现出更高的漏极-源极间的导通电压。
对于本领域的技术人员而言，比较图11和图16，并且更深入的研究图11A到图11E，为了完全将在N型下部装置体层102中掩蔽P型上部特区110a，所述离子注入的过程必须：
1、为了形成ICBP结构，至少需要有一个更高的能量的2型离子朝着第二N型漏极分区105b以足够的倾斜角度注入；
2、充分利用大量2型离子注入的高水平注入能量，以确保被掩蔽的P型上部体区110a的顶部以一个理想的深度凹陷在N型下部装置体层102的顶部中。
尽管以上描述包含了很多的特点，但是这些特点并不用于限制被发明的范围，而仅仅只是提供了一个能体现本发明特点的首选实施例。对于本领域的技术人员而言，本发明的技术方案将适用于其他类型的半导体晶圆基底，如锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)等。
通过以上的描述和附图，本发明给出了许多具有明确配置和参数的具体实施例。本领域技术人员将会理解，本发明可以通过若干其他的具体形式和本领域的常用技术来实施其他的实施例，而不需要具体的实验和实施。例如，尽管本发明描述了一个LMOS装置，然而本发明应该延伸倒具有相应低导通电阻和高穿透电压的短沟槽MOSFET。因此，本发明的范围不仅仅只限于本发明的专利文件、具体实施例所描述的范围，而应以权利要求加以声明。并且任何和所有的等同技术方案和变形都仍视为未超出本发明的精神和范围。

Claims (25)

1、一种具有互穿插源极体突起物(IDBP)的短沟槽横向MOSFET(LMOS)，其特征在于，包括：
一个具有第一导电类型的下部装置体层，其沿水平方向分布；
一个上部源极区和一个上部漏极区，二者都具有第一导电类型并且都位于所述下部装置体层的顶部；
所述上部源极区和上部漏极区，都于一个具有第二导电类型的上部体区相互连接，所述上部体区位于上部源极区和上部漏极区之间、并且位于下部装置体层的顶部；
在上部漏极区和上部体区之间形体适配地形成一个位于二者之间的漏极体界面，所述漏极体界面具有一个沿着竖直平面的IDBP结构，该IDBP结构具有一个沿着被掩蔽的体突起物的顶面延伸的表面漏极突起物，同时暴露上部体区的一个预制的顶部体表面区域；
一个栅极氧化物-栅极电极的双层结构，设置在上部体区的顶部并至少覆盖其顶部体表面区域，借此形成一个具有短沟槽的LMOS，该沟槽的长度根据位于上部源极区和上部漏极区之间的顶部体表面区域的水平长度确定；
其中，进一步包括一个由于短沟槽长度所带来的减小的沟槽电阻，同时由于存在IDBP结构，沿通道方向的表面电场相应减小，这就导致具有IDBP结构的短沟槽LMOS相比于那些没有IDBP结构的短沟槽LMOS具有更高的源极漏极间的击穿电压。
2、如权利要求1所述的具有IDBP的短沟槽LMOS，其特征在于，所述上部漏极区进一步包括一组依次相连的漏极分区，所述漏极分区全部都具有第一导电类型并且沿水平方向分布，其具有：
第一漏极分区，所述漏极分区和上部体区相连接并与其形体适配，并与所述上部体区共同形成所述IDBP；
第一漏极分区也可以是下部装置体层的一部分，并通过被掩蔽的体突起物相互分离；
最后一个漏极分区，其远离所述上部体区，并暴露一个足够的顶表面区域用以形成与外部漏极接触电极之间的电连接。
3、如权利要求2所述的具有IDBP的短沟槽LMOS，其特征在于，所述第一漏极分区是所述下部装置体层的一部分，并且与被掩蔽的体突起物相互分隔。
4、如权利要求1所述的具有IDBP的短沟槽LMOS，其特征在于，进一步包括一个具有第二导电类型的上部体连接区，其体连接所述上部体区，并且暴露一个足够的顶表面区域以与外部体接触电极相互电连接。
5、如权利要求4所述的具有IDBP的短沟槽LMOS，其特征在于，所述上部体区位于上部源极区和上部漏极区之间的部分向下延伸，并且比上部源极区和上部漏极区更深，借此形成上部体区和上部体连接区之间的体连接。
6、如权利要求1所述的具有IDBP的短沟槽LMOS，其特征在于，所述第一导电类型是N型而所述第二导电类型是P型。
7、如权利要求1所述的具有IDBP的短沟槽LMOS，其特征在于，所述沟槽长度在0.2微米至0.5微米。
8、如权利要求1所述的具有IDBP的短沟槽LMOS，其特征在于，所述第一导电类型是P型而所述第二导电类型是N型。
9、一种具有互穿插沟槽体突起物(ICBP)的短沟槽横向MOSFET(LMOS)，其特征在于，包括：
一个具有第一导电类型的下部装置体层，其沿水平方向分布；
一组依次连接的上部源极区、上部沟槽区和上部漏极区，全部具有第一导电类型并位于所述下部装置体层的顶部；
所述上部源极区、上部沟槽区和上部漏极区都与具有第二导电类型的上部体区相互连接，
所述上部体区位于上部源极区、上部沟槽区和上部漏极区之间并位于下部装置体层的顶部；
所述上部沟槽区和上部体区形体适配地形成一个位于二者之间的沟槽体界面，所述沟槽体界面具有一个沿着竖直平面的ICBP结构，所述ICBP结构具有一个沿着被掩蔽体突起物顶面的上部沟槽区，并且桥连接上部源极区和上部漏极区，所述沟槽深度根据沟槽体界面的深度确定；
一个栅极氧化物-栅极电极的双层结构，设置在上部沟槽区的顶部并至少覆盖其顶表面，借此形成一个具有短沟槽的LMOS，该沟槽的长度根据位于上部源极区和上部漏极区之间的顶表面的水平长度确定；
其中，进一步包括一个由于短沟槽长度所带来的减小的沟槽电阻；
由于上部源极区、上部沟槽区和上部漏极区都采用了同样的导电类型，该短沟槽LMOS具有更高的源极漏极间的阈值电压，其取值取决于沟槽深度，该阈值电压的范围为增强型MOS器件到耗尽型MOS器件的电压；
由于存在ICBP结构，沿通道方向的表面电场相应减小，该短沟槽LMOS相比于那些没有ICBP结构的短沟槽LMOS具有更高的源极漏极间的击穿电压。
10、如权利要求9所述的具有ICBP的短沟槽LMOS，其特征在于，进一步包括一组依次连接的漏极分区，所述漏极分区都具有第一导电类型并且沿水平方向分布，其具有：第一漏极分区，该漏极分区和上部沟槽区相连接并与其形体适配，并与上部体区共同形成IDBP；
最后一个漏极分区，远离所述上部沟槽区，并暴露一个足够的顶表面区域用以形成与外部漏极接触电极之间的电连接。
11、如权利要求10所述的具有ICBP的短沟槽LMOS，其特征在于，所述第一漏极分区是所述下部装置体层的一部分，并通过被掩蔽的体突起物与其相互隔离。
12、如权利要求9所述的具有ICBP的短沟槽LMOS，其特征在于，进一步包括一个具有第二导电类型的上部体连接区，其体连接所述上部体区，并且暴露一个足够的顶表面区域以与外部体接触电极相互电连接。
13、如权利要求12所述的具有ICBP的短沟槽LMOS，其特征在于，所述上部体区位于上部源极区和上部漏极区之间的部分向下延伸，并且比上部源极区和上部漏极区更深，借此形成上部体区和上部体连接区之间的体连接。
14、一种制造具有互穿插漏极体突起物(IDBP)结构的短沟槽LMOS装置的方法，其特征在于，包括以下步骤：
a、在一个水平面取向上的半成品半导体晶圆上安装以下部件：
a1、一个基底和一个具有第一导电类型的下部装置体层，所述下部装置体层位于基底顶部；
a2、一个具有第二导电类型的上部体连接区和一个具有第一导电类型的上部漏极区，都位于顶部并且被下部装置体层相互分隔，上部漏极区具有一个预制的漏极连接位置并且上部体连接区具有一个预制的体连接位置；
a3、一个体连接场氧化物区，位于上部体连接区的顶部，用于将晶圆上相邻的LMOS器件分隔开；
a4、一个漏极栅极场氧化物区，位于上部漏极区的顶部，用于从栅极结构上分隔出漏极连接位置；
b、在下部装置体层的上部中，创建一个具有第二导电类型的上部体区，该上部体区包括：
b1、其第一横向轮廓与上部漏极区相邻并成型，其连同下部装置体层、漏极体界面，具有一个沿着竖直平面的互穿插漏极体突起物(IDBP)结构，该IDBP结构具有一个沿着被掩蔽体突起物顶面的表面漏极突起物，同时暴露上部体区的一个预制的顶部体表面区域，该表面漏极突起物的尖端定义了LMOS沟槽长度的第一末端；
b2、其第二横向轮廓与上部体连接区相邻并与其搭接；
c、在暴露的顶部体表面和漏极栅极场氧化物区的顶部形成栅极结构，该栅极结构的第一边缘位于漏极栅极场氧化物区的顶部、第二边缘位于暴露的顶部体表面的顶部并根据预先确定的参考距离与LMOS沟槽长度的第一末端间隔一段距离；
d、在漏极连接区上创建一个具有第一导电类型的漏极连接面、在暴露的顶部体表面的顶部创建一个具有第一导电类型的上部源极区，通过一个预先确定的底切距离，该上部源极区的第一末端在栅极结构的第二边缘下形成底切，从而使得上部源极区的第一末端定义了LMOS沟槽长度的第二末端，即：
参考距离-底切距离＝所希望的LMOS沟槽长度；
e、在晶圆顶部形成装置钝化层，为了进行外部电连接，在该装置钝化层上绘图以在漏极连接位置、源极连接位置和体连接位置上形成接触电极。
15、如权利要求14所述的制备短沟槽LMOS的方法，其特征在于，在下部装置体层内部创建具有第二导电类型的上部体区，该步骤进一步包括采用一组2型离子注入下部装置体层；
所述每一个2型离子注入都具有自己的注入能量、剂量和倾角；
至少一个具有较高能量的2型注入是向上部漏极区方向并以一个足够的倾角进行注入的，以形成IDBP结构。
16、如权利要求14所述的制备短沟槽LMOS的方法，其特征在于，在半成品半导体晶圆上配置具有第一导电类型的上部漏极区，该步骤进一步包括采用一组1型离子注入下部装置体层；
所述每一个1型离子注入都具有自己的注入能量、剂量、倾角和注入后掺杂剂驱动，统称注入参数组；
选择注入参数组，以形成一组依次连接的漏极分区；
所述漏极分区都具有第一导电类型并且沿水平方向分布，其具有：
第一漏极分区，其与上部体区相连接；
最后一个漏极分区，远离上部体区，并暴露一个足够的顶表面区域用以形成与外部漏极接触电极之间的电连接。
17、如权利要求16所述的制备短沟槽LMOS的方法，其特征在于，所述采用一组1型离子注入下部装置体层的步骤，进一步包括选择多个注入参数组，以使得第一漏极分区成为下部装置体层的一部分，并通过被掩蔽的体突起物与其相互分隔。
18、如权利要求16所述的制备短沟槽LMOS的方法，其特征在于，在暴露的顶部体表面区域和漏极栅极场氧化物区的顶部形成栅极结构，进一步包括形成栅极氧化物-栅极电极的双层结构并绘图。
19、如权利要求14所述的制备短沟槽LMOS的方法，其特征在于，在半成品半导体晶圆顶部上配置基底和具有第一导电类型的下部装置体层，该步骤进一步包括配置具有第二导电类型的基底、根据一个注入参数组采用1型离子注入具有第一导电类型的势垒，随后在势垒顶部外延生长下部装置体层。
20、一种制造具有互穿插沟槽体突起物(ICBP)结构的短沟槽LMOS装置的方法，其特征在于，包括：
a、在一个水平面取向上的半成品半导体晶圆上安装以下部件：
a1、一个基底和一个具有第一导电类型的下部装置体层，所述下部装置体层位于基底顶部；
a2、一个具有第二导电类型的上部体连接区和一个具有第一导电类型的上部漏极区，都位于顶部并且被下部装置体层相互分隔，并且在上部漏极区和下部装置特城之间形成一个界面，从而定义了沟槽长度的第一末端，上部漏极区具有一个预先确定的体连接位置；
a3、一个体连接场氧化物区，位于上部体连接区的顶部，用于将晶圆上相邻的LMOS器件分隔开；
a4、一个漏极栅极场氧化物区，位于上部漏极区的顶部，用于从栅极结构上分隔出漏极连接位置；
b、在下部装置体层的上部中，创建一个具有第二导电类型的上部体区，该上部体区包括：
b1、通过定义沟槽深度，其顶部轮廓从下部装置体层的顶表面处凹陷，从而定义一个具有第一导电类型的上部沟槽区；
b2、其第一横向轮廓与上部漏极区相邻并连同下部装置体层，位于二者之间的沟槽体界面具有ICBP结构并桥连接上部体连接区和上部漏极区，所述ICBP结构沿竖直方向分布且上部沟槽区沿被掩蔽的体突起物顶部延伸；
c、在上部沟槽区和漏极栅极场氧化物区的顶部形成栅极结构，该栅极结构的第一边缘位于漏极栅极场氧化物区的顶部、第二边缘位于上部沟槽区的顶部并根据预先确定的参考距离与沟槽长度的第一末端间隔一段距离；
d、在漏极连接区上创建一个具有第一导电类型的漏极连接面、在上部体区的顶部创建一个具有第一导电类型的源极连接面，通过一个预先确定的底切距离，该源极连接面的第一末端在栅极结构的第二边缘下形成底切，从而使得源极连接面的第一末端定义了沟槽长度的第二末端，即：
参考距离-底切距离＝所希望的LMOS沟槽长度；
e、在晶圆顶部形成装置钝化层，为了进行外部电连接，在该装置钝化层上绘图以在漏极连接位置、源极连接位置和体连接位置上形成接触电极。
21、如权利要求20所述的制备短沟槽LMOS的方法，其特征在于，在下部装置体层内部创建具有第二导电类型的上部体区，该步骤进一步包括，采用一组2型离子注入下部装置体层；
所述每一个2型离子注入都具有自己的注入能量、剂量和倾角，其中：
至少一个具有较高能量的2型注入是向上部漏极区方向并以一个足够的倾角进行注入的，以形成ICBP结构；
采用具有足够高水平的注入能量的多个2型离子注入，从而确保上部体区的顶部轮廓从下部装置体层的顶表面处凹陷形成沟槽深度。
22、如权利要求20所述的制备短沟槽LMOS的方法，其特征在于，在半成品半导体晶圆上配置具有第一导电类型的上部漏极区，该步骤进一步包括采用一组1型离子注入下部装置体层；
所述每一个1型离子注入都具有自己的注入能量、剂量、倾角和注入后掺杂剂驱动，统称注入参数组；
选择注入参数组，以形成一组依次连接的漏极分区，上述漏极分区都具有第一导电类型并且沿水平方向分布，其具有：
第一漏极分区，其与上部体区相连接；
最后一个漏极分区，远离上部体区，并暴露一个足够的顶表面区域用以形成与外部漏极接触电极之间的电连接。
23、如权利要求22所述的制备短沟槽LMOS的方法，其特征在于，采用一组1型离子注入下部装置体层的步骤，进一步包括，选择该注入参数组，以使得上部沟槽区成为下部装置体层的一部分，并与已有的被掩蔽的体突起物相互分隔。
24、如权利要求22所述的制备短沟槽LMOS的方法，其特征在于，在上部沟槽区域和漏极栅极场氧化物区的顶部形成栅极结构，进一步包括形成栅极氧化物-栅极电极的双层结构并绘图。
25、如权利要求20所述的制备短沟槽LMOS的方法，其特征在于，在半成品半导体晶圆顶部上配置基底和具有第一导电类型的下部装置体层，该步骤进一步包括配置具有第二导电类型的基底、根据一个注入参数组采用1型离子注入具有第一导电类型的势垒，随后在势垒顶部外延生长下部装置体层。
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