KR102051752B1 - 반도체 소자 및 그 제조방법 - Google Patents

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type
region
forming
ion implantation
substrate
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KR1020180068367A
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이태훈
조준희
정진성
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매그나칩 반도체 유한회사
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Abstract

본 발명의 실시 예에 따른 반도체 소자의 제조방법은 기판을 준비하는 단계, 상기 기판 상에 게이트 절연막 및 폴리실리콘 층을 형성하는 단계, 상기 폴리실리콘 층을 식각하여 폴리실리콘 패턴을 형성하는 단계, 상기 폴리실리콘 패턴 상에 마스크 패턴을 형성하여 상기 폴리실리콘 패턴의 일부를 노출시키는 오프닝을 형성하는 단계, 상기 오프닝을 통해 노출된 상기 폴리실리콘 패턴을 식각하여 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크를 이용하여, 상기 기판에 P형 도펀트를 이온 주입하여 P형 바디 영역을 형성하는 단계, 상기 게이트 전극을 마스크를 이용하여, 상기 기판에 N형 도펀트를 이온 주입하여, P형 바디 영역에 N형 LDD 영역을 형성하는 단계, 상기 게이트 전극 측면에 스페이서를 형성하는 단계 및 상기 스페이서 측면에 N형 소스 영역을 형성하는 단계를 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor Device and Method for Manufacturing Thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 구체적으로 n-LDMOS 소자 및 이를 제조하는 방법에 관한 것이다.
높은 스위칭 주파수 및 낮은 전력 손실을 갖는 MOSFET 소자는 전력 변환 및 전력 제어 회로에 널리 이용되고 있다. 이때, DMOS(double-diffused MOS) 트랜지스터로 알려진 전력 MOSFET 소자로는 다양한 유형이 존재한다. 예를 들어, 수직형 타입인 VDMOS(Vertical Double-diffused Metal Oxide Semiconductor) 및 수평형 타입인 LDMOS(Lateral Double-diffused Metal Oxide Semiconductor)가 있다.
LDMOS는 제어, 논리 및 전력용 스위치로서 폭넓게 사용된다. 이러한 LDMOS는 고전압이 인가되더라도 견딜 수 있도록 높은 항복 전압(BV: Breakdown voltage)을 갖는 동시에, 전도 손실(conduction loss)을 최소화할 수 있도록 낮은 온 저항(on-resistance)을 가져야 한다.
LDMOS는 채널 영역을 형성하기 위해 바디 영역을 형성한다. 그리고 바디 영역 위에 게이트 전극이 형성된다. 그런데 바디 영역은 바디 마스크 패턴을 이용해서 형성하고, 게이트 전극은 게이트 전극 마스크 패턴을 사용하여 형성된다. 바디 마스크 패턴과 게이트 전극 마스크 패턴에 의해 채널 길이가 조정된다. 두 개의 마스크 패턴에 의해 채널 길이가 조정되기 때문에, 채널 폭에 대한 산포가 발생한다. 채널 폭의 산포가 작아야 문턱 전압의 산포도 줄어든다. 그러나 두 개의 마스크를 사용하기 때문에 포토 리소그래피(photo lithography) 공정의 산포가 증가한다. 이에 따라 채널 및 문턱 전압의 산포가 달라진다. 이와 같이 한 개의 마스크 패턴보다 두 개의 마스크 패턴에 의한 채널 길이가 결정되기 때문에, 채널 및 문턱 전압의 산포가 더 커지는 문제점이 있다.
본 발명의 기술적 과제는, 두 개의 마스크 패턴이 아닌, 하나의 마스크 패턴으로 n-LDMOS 소자의 채널을 형성하는 방법을 제공하는 것이다.
본 발명의 기술적 과제는 특정 각도로 기울어진 입사각으로 불순물을 주입하여 게이트 전극 하부에 채널 영역을 형성하는 반도체 소자 및 그 제조방법을 제공하는 것이다.
본 발명의 기술적 과제는 포토 리소그래피 공정의 산포로 인한 문턱 전압(threshold voltage) 및 항복 전압(breakdown voltage)의 산포를 해결하기 위해 게이트 전극을 마스크로 이용하여 바디 영역을 형성하는 반도체 소자 및 그 제조방법을 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법을 제공한다. 반도체 소자의 제조방법은 기판을 준비하는 단계, 상기 기판 상에 게이트 절연막 및 폴리실리콘 층을 형성하는 단계, 상기 폴리실리콘 층을 식각하여 폴리실리콘 패턴을 형성하는 단계, 상기 폴리실리콘 패턴 상에 마스크 패턴을 형성하여 상기 폴리실리콘 패턴의 일부를 노출시키는 오프닝을 형성하는 단계, 상기 오프닝을 통해 노출된 상기 폴리실리콘 패턴을 식각하여 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크를 이용하여, 상기 기판에 P형 도펀트를 이온 주입하여 P형 바디 영역을 형성하는 단계, 상기 게이트 전극을 마스크를 이용하여, 상기 기판에 N형 도펀트를 이온 주입하여, P형 바디 영역에 N형 LDD 영역을 형성하는 단계, 상기 게이트 전극 측면에 스페이서를 형성하는 단계 및 상기 스페이서 측면에 N형 소스 영역을 형성하는 단계를 포함한다.
일 예에 의하여, 상기 P형 바디 영역은 복수의 바디 이온 주입 영역을 포함하고, 상기 복수의 바디 이온 주입 영역의 일부는 상기 폴리실리콘 패턴을 통과하도록 P형 도펀트를 이온 주입하여 형성되는 것을 특징으로 한다.
일 예에 의하여, 상기 P형 바디 영역은 상기 게이트 전극을 마스크로 사용하여 틸트 이온 주입하여 형성되는 것을 특징으로 한다.
일 예에 의하여, 상기 P형 바디 영역은 상기 게이트 전극과 중첩되어 형성되는 것을 특징으로 한다.
일 예에 의하여, 상기 P형 바디 영역은 상기 기판의 표면과 가까울수록 너비가 길어진다.
일 예에 의하여, 상기 게이트 전극을 형성하는 단계는 서로 이격된 제1 게이트 전극 및 제2 게이트 전극을 형성하는 것을 특징으로 한다.
일 예에 의하여, 상기 기판을 준비하는 단계는, 상기 기판에 N형 매몰층, P형 매몰층 및 N형 드리프트 영역을 형성하는 단계, 상기 P형 매몰층과 연결되도록 P형 웰 영역을 형성하는 단계 및 상기 N형 매몰층과 연결되도록 N형 웰 영역을 형성하는 단계를 포함한다.
일 예에 의하여, 상기 P형 매몰층의 길이보다 상기 N형 매몰층의 길이가 더 길게 형성한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법을 제공한다. 반도체 소자의 제조방법은 기판 상에 게이트 절연막 및 폴리실리콘 층을 형성하는 단계, 상기 폴리실리콘 층 상에 마스크 패턴을 형성하는 단계, 상기 폴리실리콘 층을 통과하여 상기 기판에 P형 도펀트를 1차 이온 주입하는 단계, 상기 마스크 패턴을 이용하여 상기 폴리실리콘 층을 식각하여 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 이용하여 상기 기판에 2차 이온 주입하여 상기 게이트 전극과 중첩되도록 상기 기판에 P형 바디 영역을 형성하는 단계, 상기 게이트 전극을 마스크로 이용하여 상기 P형 바디 영역에 N형 LDD 영역을 형성하는 단계, 상기 게이트 전극에 스페이서를 형성하는 단계 및 상기 P형 바디 영역에 N형 소스 영역을 형성하는 단계를 포함한다.
일 예에 의하여, 상기 게이트 전극과 이격되도록 형성되는 N형 드레인 영역을 형성하는 단계를 더 포함한다.
일 예에 의하여, 상기 기판 상에 상기 게이트 절연막 및 상기 폴리실리콘 층을 형성하기 전에 상기 P형 바디 영역과 접촉하는 P형 매몰층을 형성하는 단계를 더 포함한다.
본 발명의 실시예에 따른 반도체 소자를 제공한다. 반도체 소자는 기판에 형성된 제1 도전형 매몰층, 상기 제1 도전형 매몰층 상에 형성되고, 상기 제1 도전형 매몰층 보다 너비가 작은 제2 도전형 매몰층, 상기 제2 도전형 매몰층 위에 형성된 제1 도전형의 제1 및 제2 드리프트 영역, 상기 제1 및 제2 드리프트 영역 상에 각각 형성된 제1 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극 사이에 형성되고, 상기 제2 도전형 매몰층과 연결된 제2 도전형의 바디 영역 및 상기 제1 및 제2 게이트 전극 사이에 배치되고, 상기 제2 도전형의 바디 영역에 형성된 제1 도전형의 소스 영역을 포함한다.
일 예에 의하여, 상기 제1 및 제2 게이트 전극과 각각 이격되어 형성되는 제1 도전형의 제1 및 제2 드레인 영역을 더 포함한다.
일 예에 의하여, 상기 바디 영역은 서로 다른 깊이로 배치되는 복수의 바디 이온 주입 영역을 포함한다.
본 발명의 실시 예에 따르면, 포토 리소그라피(photo lithography) 공정의 오버레이(overlay) 산포에 의한 특성 산포가 감소되며 LDMOS의 채널(channel) 형성을 위한 디자인(design)을 최소화하여 칩 크기를 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타내는 도면이다.
도 2 내지 도 10은 본 발명의 실시 예에 따른 반도체 소자를 형성하는 방법을 나타내는 도면들이다.
도 11a 내지 도 11d는 본 발명의 다른 실시 예에 따른 반도체 소자를 형성하는 방법을 나타내는 도면들이다.
도 12a 내지 도 11d는 본 발명의 다른 실시 예에 따른 반도체 소자를 형성하는 방법을 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타내는 도면이다.
도 1을 참조하면, 반도체 소자는 P형 기판(110), N형 매몰층(N-type buried layer, 이하 NBL(120)), P형 에피층(이하, P-epi 층(130)), P형 매몰층(P-type buried layer, 이하 PBL(150)), 제1 및 제2 N-drift 영역(170a, 170b), 트렌치 아이솔레이션 영역 (이하 STI(210)), P형 웰 영역(이하 PW 영역(220)), N형 웰 영역(이하, NW 영역(240)), P형 바디 영역(이하, P-body 영역(250)), N-LDD 영역(290), 게이트 절연막(300a, 300b), 게이트 전극(320a, 320b), N+ 소스 영역(410), N+ 드레인 영역(430), P+ 컨택 영역(440)을 포함할 수 있다. 여기서 N형 대신 제1 도전형, P형 대신 제2 도전형으로 부를 수 있다. 예를 들어 N형 매몰층은 제1 도전형의 매몰층, P형 매몰층은 제2 도전형의 매몰층으로 부를 수 있다. 나머지 영역도 마찬가지이다.
기판(140)은 P형 기판(110)과 P형 에피층(epi-layer, 130)을 포함한다. P형 에피층(epi-layer, 120) 대신 N형 에피층을 사용할 수 있다. 기판(140)에는 NBL(120) 및 PBL(150)이 순차적으로 배치될 수 있다. 예를 들어, NBL(120)은 고농도의 N형 불순물로 도핑된 층일 수 있고, PBL(150)은 고농도의 P형 불순물로 도핑된 층일 수 있다. NBL(120)은 고전압 소자에서 완전 고립(fully isolated) MOS 소자를 위해 사용될 수 있다. NBL(120) 과 NW(240)이 서로 전기적으로 연결되어 N-LDMOS(100) 소자를 완전히 둘러싸고 있어 다른 소자와 전기적으로 분리시키는 역할을 한다. 일종의 가드링(Guard ring) 역할을 한다. N-LDMOS(100)는 본 발명의 실시 예에서는 공통 소스 영역(410)을 중심으로 서로 대칭적인 n-LDMOS 2개만 도시되어 있지만, 어레이(array) 형태로 2개 이상의 복수개로 나란히 배열될 수 있다. 기판(110)에 NBL(120)이 배치됨에 따라 고전압 소자의 노이즈(noise)를 감소될 수 있다. 또한 nLDMOS 소자(100)의 누설 전류(leakage)를 줄일 수 있다. PBL(150)의 길이보다 NBL(120)의 길이가 더 길게 형성한다. 상기 길이는 PBL(150)에서 NBL(120)을 향하는 방향과 수직하는 방향으로 연장되는 공간적 거리를 의미할 수 있다.
P형의 불순물로 도핑된 PBL(150)은 제1 및 제2 N-drift 영역(170a, 170b) 아래에 배치됨에 따라, N-drift 영역(170a, 170b)의 농도를 높일 수 있도록 도와준다. N-drift 영역(170a, 170b)의 농도가 올라가면, N-LDMOS 소자(100)의 턴-온(turn-on) 상태에서 N-drift 영역(170a, 170b)의 저항을 줄일 수 있다. 또한 N-LDMOS 소자(100)의 턴-오프(turn-off) 상태에서 PBL(150)에 의해 공핍 영역(depletion region)이 확장되어 원하는 항복전압을 얻을 수 있다.
N-drift 영역(170a, 170b) 및 P-body 영역(250)은 PBL(150) 상에 배치될 수 있다. 예를 들어, N-drift 영역(170a, 170b)은 N형 불순물로 도핑된 영역일 수 있고, P-body 영역(250)은 P형 불순물로 도핑된 영역일 수 있다. N-drift 영역(170a, 170b)의 도핑 농도가 낮으면 N-LDMOS 소자(100)의 항복전압이 높아진다. P-body 영역(250)은 P형의 불순물로 저농도로 도핑된 채널 영역일 수 있다. P-body 영역(250)은 소스와 드레인 사이의 채널이 형성되는 영역일 수 있다. P-body 영역(250)은 PBL(150)과 물리적으로 컨택되고, 전기적으로 연결된다. PBL(150)은 PW 영역(220)과 물리적으로 접촉하고 있고, 전기적으로 연결된다. 여기서, PW 영역(220)이 없으면 NW 영역(240)과 N-drift 영역(170a, 170b) 사이에 누설 전류가 발생할 수 있다. 또한 PW 영역(220)은 N-drift 영역(170a, 170b) 하부의 PBL(150)에 bias를 인가해 주기 위한 용도로 사용될 수 있다.
N-drift 영역(170a, 170b)과 PBL(150)은 서로 동일한 마스크를 이용하여 이온 주입될 수 있고, 기판(140)의 수평 방향으로 그 길이가 서로 유사할 수 있다. 그러나 최소한 N-drift(170a, 170b) 영역의 가로 길이보다 PBL(150)가 길게 형성될 수 있다.
기판(140)에 필드 산화막 또는 소자 분리막(210)이 제공될 수 있다. 필드 산화막 또는 소자 분리막(210)은 인접하는 소자와의 절연을 위해 트렌치 형태로 제공될 수 있다. 예를 들어, 소자 분리막(210)은 산화막일 수 있다.
게이트 전극(320a, 320b)은 N-drift 영역(170a, 170b) 및 P-body 영역(250) 상에 배치될 수 있다. 게이트 전극(320a, 320b)은 전도성 물질 또는 메탈 층으로 형성될 수 있다. 전도성 물질로는 폴리실리콘(Poly-Si)아 사용될 수 있다. 메탈 층으로는 텅스텐(W), WN, Ti, Mo, Co, Ni, 구리(Cu), 알루미늄 등이 사용될 수 있다. 게이트 전극(320a, 320b)과 N-drift 영역(170a, 170b) 및 P-body 영역(250) 사이에는 게이트 절연막(300a, 300b)이 배치될 수 있다. 게이트 절연막(300a, 300b)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN), 실리콘 산화질화막(SiON), 또는 high-k 물질로 이루어질 수 있다. High-k 물질로는 Al2O3, Ta2O3, HfO2 등을 단독으로 사용하거나, 이들 물질을 조합(교번하여 형성)해서 사용할 수 있다.
N+ 드레인 영역(430)은 N-drift 영역(170a, 170b)에 제공될 수 있다. 예를 들어, N+ 드레인 영역(430)은 N형 불순물로 도핑된 영역일 수 있다. N+ 드레인 영역(430)은 N-LDMOS(100)의 내압을 올리기 위해서 게이트 전극과 일정 간격 이격되어 형성된다. 게이트 전극과 멀어질수록 내압이 증가할 수 있다. N+ 드레인 영역(430)과 게이트 전극(320a, 320b) 사이에 배치되는 N-drift 영역(170a, 170b)에는 별도의 소자 분리막이 존재하지 않는다. N+ 드레인 영역(430)과 게이트 전극(320a, 320b) 사이의 기판(140) 표면은 평평한(flat)한 구조를 갖는다.
N-LDD(290) 영역과 N+ 소스 영역(410)은 P-body 영역(250)에 제공될 수 있다. 예를 들어, N-LDD(290) 영역과 N+ 소스 영역(410)은 N형 불순물로 도핑된 영역일 수 있다. N-LDD(290) 영역과 N+ 드레인 영역(430) 및 게이트 전극(320a, 320b)에 전압이 인가되면 N-LDD(290) 영역과 게이트 전극(320a, 320b) 사이에 배치되는 P-body 영역(250)에 채널이 형성될 수 있다. P-body 영역(250)에는 N+ 소스 영역(410)과 인접하게 배치되는 제2 도전형의 픽업 영역(미도시)이 제공될 수 있다. 예를 들어, 제2 도전형의 픽업 영역(미도시)은 P형 불순물로 도핑된 영역일 수 있다.
도 2 내지 도 10는 본 발명의 실시 예에 따른 반도체 소자를 형성하는 방법을 나타내는 도면들이다.
도 2를 참조하면, P형 기판(110) 상에 NBL(120)를 형성한다. NBL(120)은 N형 도펀트를 이온 주입하고, anneal하여 형성된다. 그리고 P-epi 층(130)을 키우고 나서 P-epi 층(130)의 표면에 필드 절연막(210)을 형성한다. 필드 절연막(210)으로 STI, MTI, DTI, LOCOS 구조 등을 사용하여 형성될 수 있다. 또는 STI 구조와 DTI 구조가 결합한 형태, STI+DTI 구조가 형성될 수 있다. 또는 LOCOS 구조와 DTI 가 결합한 형태, LOCOS+DTI 구조가 형성될 수 있다. 또는 MTI 구조와 DTI 구조가 결합한 형태, MTI+DTI 구조가 형성될 수 있다.
도 3을 참조하면, N-drift mask 패턴(600)를 사용하여 PBL(150) 및 N-drift 영역(170)을 순차적으로 형성한다. N-drift mask 패턴(600)에 의해 기판(140)을 오픈 시키는 제1 오프닝(610)이 형성된다. 그 오프닝 공간을 이용해서 PBL, N-drift 영역 형성을 위한 이온 주입(195)을 실시한다. PBL(150)은 고농도의 P형 불순물을 주입하여 형성될 수 있다. 또한 PBL(150)를 형성하기 위해 고(high) 에너지 이온주입이 필요하다. P형 불순물은 보론(B) 이온을 포함할 수 있다. N-drift 영역(170)은 N형 불순물로 도핑된 드리프트 영역일 수 있다. N-drift 영역(170)과 PBL(150)은 서로 동일한 마스크(600)를 이용하여 이온 주입되어 기판(140)의 수평 방향으로 연장되는 길이가 서로 유사하다. 그러나 N-drift 영역(170)보다 PBL(150)이 더 깊게 이온 주입되어 형성되므로 PBL(150)은 최소한 N-drift 영역(170) 보다 가로 길이가 길게 형성될 수 있다. PBL(150) 및 N-drift 영역(170)을 형성한 후에 N-drift mask(600)는 제거된다.
도 4를 참조하면, 기판(140)에 NW 영역(240), PW 영역(220)이 각각 형성된다. PBL 영역(250)은 PW 영역(220)과 접촉하고 있어, 전기적으로 연결될 수 있다. 여기서, PW 영역(220)이 없으면 NW 영역(240)과 N-drift 영역(170) 사이에 누설 전류가 발생할 수 있다. 또한 PW 영역(220)은 N-drift 영역(170) 하부의 PBL(150)에 bias를 인가해 주기 위한 용도로 사용될 수 있다. NW 영역(240)과 NBL(120)은 접촉하고, 서로 전기적으로 연결되어 가드링(Guard ring) 형태를 이룬다. NW 영역(240)과 NBL(120)은 N-LDMOS 소자(100)를 다른 소자와 분리하도록 할 수 있다. 계속해서, N-drift 영역(170) 상에 게이트 절연막(300) 및 폴리실리콘(310)을 형성할 수 있다. 게이트 절연막(300)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 물질로 이루어질 수 있다.
도 5를 참조하면, 폴리실리콘(310) 상에 게이트 마스크 패턴(700)을 형성할 수 있다. 게이트 마스크 패턴(700)을 이용하여 폴리실리콘(310)을 식각하여 폴리실리콘 패턴(310)을 형성한다. 폴리실리콘 패턴(310)을 형성함에 따라 게이트 절연막(300)이 노출되어 게이트 절연막(300)의 일부가 식각 될 수 있다. 스페이서 형성 과정에서 기판(140) 상에 노출된 게이트 절연막(300)은 모두 제거될 수 있다.
도 6을 참조하면, 폴리실리콘 패턴(310)의 일부가 노출되도록, 게이트 절연막(300) 및 폴리실리콘 패턴(310) 상에 P-body 마스크 패턴(800)을 형성한다. P-body 마스크 패턴(800)에 의해 제2 오프닝(810)을 형성한다. 제2 오프닝(810)을 통해 폴리실리콘 패턴(310)이 노출된다. 제2 오프닝(810)으로 이온 주입(225)을 실시한다. 노출된 폴리실리콘 패턴(310)을 통과해서 기판(140)에 P형 불순물을 이온 주입할 수 있다. 높은 이온 주입 에너지를 이용하여 P형 불순물을 주입하면, 폴리실리콘 패턴(310)을 지나 기판에 도달한다. 그래서 폴리실리콘 패턴(310) 아래에 있는 N-drift 영역(170)에 제1 바디 이온 주입 영역(260)을 형성할 수 있다. 그리고 계속해서 미디엄(medium) 이온 주입 에너지를 이용하여, P형 불순물을 2차 이온 주입하여 N-drift 영역(170)에 제2 바디 이온 주입 영역(270)을 형성할 수 있다. N-drift 영역(170)에 제1 바디 이온 주입 영역(260)과 제2 바디 이온 주입 영역(270)은 스택(stack) 형태로 형성된다. 이와 같이 서로 다른 이온 주입 에너지를 이용하여 복수의 P형 바디 이온 주입 영역을 형성할 수 있다. 예를 들어, P형 불순물은 2번의 이온 주입 공정을 통해 N-drift 영역(170)에 주입될 수 있다. 제1 바디 이온 주입 영역(260) 및 제2 바디 이온 주입 영역(270)을 형성함에 따라, N-drift 영역(170)은 제1 N-drift 영역(170a)과 제2 N-drift 영역(170b)으로 나뉠 수 있다.
도 7을 참조하면, P-body 마스크 패턴(800)이 있는 상태에서, 노출된 폴리실리콘 패턴(310)의 중앙 영역을 식각하여 제1 게이트 전극(320a)와 제2 게이트 전극(320b)가 형성된다. 식각되어 없어진 폴리실리콘 패턴(310)은 제1 및 2 바디 이온 주입 영역(260, 270)과 수직적으로 중첩된 부분일 수 있다. 폴리실리콘 패턴(310)이 식각되면서 게이트 절연막(300)이 노출된다. 그리고 식각량에 따라 게이트 절연막(300)의 일부 또는 전부 식각될 수 있다. 게이트 절연막(300)의 전부 식각될 경우, 제1 N-drift 영역(170a)과 제2 N-drift 영역(170b)의 일부가 노출될 수 있다. 여기서, 제1 게이트 전극(320a)와 제2 게이트 전극(320b) 각각은 n-LDMOS 소자(100)의 게이트 전극이 된다.
도 8을 참조하면, P형 불순물을 제1 게이트 전극(320a)와 제2 게이트 전극(320b) 사이로 3차로 이온 주입(235)한다. 그래서 제1 N-drift 영역(170a)과 제2 N-drift 영역(170b)에 3차 이온 주입하여 제3 바디 이온 주입 영역(280)을 형성한다. 제3 바디 이온 주입 영역(280)을 형성할 때, 제1 게이트 전극(320a)와 제2 게이트 전극(320b)을 마스크로 해서 형성하는 것이다. P-body 마스크 패턴(800)은 다른 곳에 제3 바디 이온 주입 영역(280) 형성을 막아주는 역할을 한다.
P형 불순물은 게이트 전극의 측면과 특정 각도(θ)로 기울어진 입사각(tilted angle)으로 제1 N-drift 영역(170a)과 제2 N-drift 영역(170b)에 주입될 수 있다. P형 불순물이 주입되는 입사각은 게이트 전극의 측면을 기준으로 예각일 수 있다. 이를 통해, 제1 게이트 전극(320a)와 제2 게이트 전극(320b) 각각의 하부에 P형 불순물이 주입될 수 있다. P형 불순물 이온 주입 후, P형 불순물의 확산 또는 활성화(activation)을 위해 고온 어닐링(annealing) 공정이 진행될 수 있다.
P형 불순물이 주입되는 입사각 및 P형 불순물의 농도를 제어하여 제3 바디 이온 주입 영역이 게이트 전극(320a, 320b)의 하부로 연장되는 길이를 제어할 수 있다. 즉, 제3 바디 이온 주입 영역이 게이트 전극(320a, 320b)의 하부로 연장되는 길이는 P형 불순물이 주입되는 입사각 및 P형 불순물의 농도를 통해 제어될 수 있다. 따라서, 반도체 소자의 크기에 적합한 채널의 길이를 형성하는 공정이 용이하게 수행될 수 있다. 이와 같이 게이트 전극(320a, 320b)을 마스크로 이용하여 self-align 방식으로 P-body 영역을 형성한다. 그래서 오버레이(Overlay) 이슈가 발생하지 않는다. 여기서 오버레이는 게이트 전극(320a, 320b)을 형성하는 게이트 마스크 패턴(700)과 P-body 영역(250)을 형성하기 위한 P-body 마스크 패턴(800) 사이에 발생하는 차이를 말한다. 도 8에서 보듯이, P-body 영역(250)을 형성할 때, 게이트 전극(320a, 320b)을 마스크로 해서 형성하기 때문에 오버레이 이슈가 사라진다.
제1 및 제2 바디 이온 주입 영역(260, 270)과 제3 바디 이온 주입 영역(280)이 합쳐져서 P-body 영역(250)을 구성할 수 있다. 여기서 제3 바디 이온 주입 영역(280)은 제1 및 제2 바디 이온 주입 영역(260, 270)에 비해 가로 길이가 더 길다. 왜냐하면 제1 및 제2 바디 이온 주입 영역(260, 270)은 수직 방향으로 이온 주입을 한 반면에, 제3 바디 이온 주입 영역(280)은 틸트(tilt) 이온 주입을 했기 때문이다. 틸트 이온 주입을 이용하여 게이트 전극(320a, 320b) 하부에 P형 불순물을 직접 주입할 수 있다. 그러나, 제3 바디 이온 주입 영역(280)의 깊이(depth)는 제1 및 제2 바디 이온 주입 영역(260, 270)에 비해 얇을 수 있다. 그리고 제1 및 제2 바디 이온 주입 영역(260, 270)과 제3 바디 이온 주입 영역(280)은 제1 게이트 전극(320a)와 제2 게이트 전극(320b)사이에 존재한다. P-body 영역(250)은 제1 N-drift 영역(170a)와 제2 N-drift 영역(170b)사이에 배치된다.
도 9를 참조하면, 제3 바디 이온 주입 영역(280)으로 N형 불순물을 주입(245)하여 N-LDD 영역(290)을 형성할 수 있다. LDD 이온 주입(245)은 게이트 전극(320a, 320b)을 마스크로 이온 주입된다. N-LDD 영역이 P형 바디 영역(250)에 형성되기 때문에 채널 영역의 길이가 이 단계에서 결정된다. 본 발명에서는 게이트 전극을 마스크로 P형 바디 영역과 N-LDD 영역이 형성된다. 결국 같은 게아트 전극 마스크를 사용하여 채널 길이가 결정됨을 의미하다. 이로 인해 오버레이 이슈가 없다는 것이다. 포토 리소그라피 공정이 들어가지 않는 것과 동일한 효과를 발휘한다.
여기서 LDD 이온 주입(245)은 틸트(tilt) 없이 수직 방향으로 도펀트를 이온 주입할 수 있다. 확산 공정에 의해 N-LDD 영역(290)은 게이트 전극(320a, 320b)과 중첩되도록 형성할 수 있다. N-LDD 영역(290)의 일 측으로부터 제3 바디 이온 주입 영역(280)의 일 측(edge)까지의 길이는 채널의 길이를 의미할 수 있다. 즉, N-LDD 영역(290) 의 일 측은 N-LDD 영역(290)으로부터 게이트 전극(320a, 320b)을 향하는 방향으로의 끝부분을 의미할 수 있다. 제3 바디 이온 주입 영역(280)의 가로 길이(lateral length)보다 N-LDD 영역(290)의 가로 길이가 짧은 것이다.
도 10을 참조하면, 게이트 전극(320a, 320b)측면에 스페이서 절연막(400)를 형성한다. 그리고 N+ 마스크(미도시)를 이용하여 N+ 소스 영역(410), N+ 드레인 영역(430)을 형성한다. N+ 소스 영역(410)은 위에서 언급되었듯이, N-LDD 영역(290)과 중첩하여 형성된다. N-LDD 영역(290)은 게이트 전극(320a, 320b)과 N+ 소스 영역 사이에 링크(link) 역할을 하는 것이다.그리고 NW 영역(240) 위에 N+ 영역(450)을 형성한다. 그리고 P+ 마스크(미도시)를 이용하여 P+ 컨택 영역(440)을 PW 영역(220) 위에 형성한다. P+ 컨택 영역(440)은 P-body 영역(250)에 바이어스를 가하기 위해 P-body 영역(250)에도 형성된다.
소스 영역(410) 및 드레인 영역(430) 형성 후에 기판(140)과 게이트 전극(320a, 320b) 상에 실리사이드 층(미도시)이 형성될 수 있다. 그리고 배선 라인(미도시)과 실리사이드 층을 연결하는 컨택 플러그들(미도시)이 형성될 수 있다. 그래서 N-LDMOS(100)을 형성할 수 있다.
도 11a 내지 도 11d는 본 발명의 다른 실시 예에 따른 반도체 소자를 형성하는 방법을 나타내는 도면이다. N-drift 영역(170)에 제1 및 제2 바디 이온 주입 영역(260, 270)과 제3 바디 이온 주입 영역(280)의 형성 방법에 대한 것이다.
도 11a을 참조하면, 폴리실리콘 층(310)이 형성된 상태에서 P-body 마스크 패턴(800)을 형성한다. 그리고 이온 주입 에너지를 서로 달리하여, P형 이온 주입을 통해 N-drift 영역(170)에 제1 및 제2 바디 이온 주입 공정(225)을 순차적으로 실시한다(도 11a). 폴리실리콘 층(310)을 통과하여 이온 주입되기 때문에 폴리실리콘 층 하부에 제1 바디 이온 주입 영역(260) 및 제2 바디 이온 주입 영역(270)이 형성된다. 제1 바디 이온 주입 영역(260)은 제2 바디 이온 주입 영역(270)에 비해 더 큰 이온 주입 에너지가 필요하다.
그리고 도 11b을 참조하면, 폴리실리콘 층을 패터닝 하여, 게이트 전극(320)을 형성한다. 그리고 게이트 전극(320)을 마스크로 이용해서, 틸트 이온 주입(235)을 실시한다. N-drift 영역(170)의 표면에 제3 바디 이온 주입 영역(280)을 형성한다. 틸트 이온 주입을 통해 게이트 전극(320) 하부에 P형 불순물이 주입될 수 있고, 틸트 이온 주입을 통해 형성된 제3 바디 이온 주입 영역(280)의 가로 방향의 길이는 제1 및 제2 바디 이온 주입 영역(260, 270)의 가로 방향의 길이보다 길 수 있다. 제1 내지 제3 바디 이온 주입 공정을 수행하여 채널 형성을 위한 P-body 영역(250)이 완성된다. 게이트 전극(320)과 self-align 방식으로 P-BODY 영역(250)을 형성함으로써 threshold voltage 및 breakdown voltage의 산포가 줄어든다. 이는 포토 리소그래피(photo lithography) 공정의 overlay 산포가 줄어들기 때문이다. 그리고 이온 주입 에너지를 여러 번 바꿔주면서 P형 바디 영역(250)을 형성하는 이유는 P형 바디 영역(250)의 농도가 균일하게 분포하도록 하기 위함이다. 농도가 균일하게 되면, 반도체 소자의 스위칭 속도 확보에 유리하다.
도 11c을 참조하면, P-body 영역(250)에 N-LDD 영역(290)을 형성하기 위해 N형 도펀트를 이용해서 이온 주입(245)을 실시 한다. 스페이서(400)을 형성하기 전에 실시한다. N-LDD 영역(290)은 게이트 전극(320)과 중첩되도록 형성된다.
도 11d을 참조하면, 게이트 전극(320) 측면에 스페이서(400)를 형성하고 N+ 소스 영역(410)을 형성하기 위해 이온 주입(255)을 실시한다. 소스 영역(410)은 스페이서(400)에 얼라인(align)되어 형성된다.
도 12a 내지 도 12d는 본 발명의 다른 실시 예에 따른 반도체 소자를 형성하는 방법을 나타내는 도면이다.
도 12a를 참조하면, 폴리실리콘 층(310)이 형성된 상태에서 P-body 마스크 패턴(800)을 형성한다. P-body 마스크 패턴(800)에는 폴리실리콘 층(310)의 일부를 노출하도록 오프닝(810)이 형성될 수 있다. 도 12b를 참조하면, P-body 마스크 패턴(800)을 이용하여 폴리실리콘(310)을 식각하는 공정을 수행하여 게이트 전극(320)을 형성한다. 게이트 전극(320)은 두 부분으로 분리될 수 있고, 두 개의 게이트 전극(320) 사이로 N-drift 영역(170)이 노출될 수 있다.
도 12c를 참조하면, 게이트 전극(320)을 마스크로 이용하여, N-drift 영역(170)에 P형 도펀트로 제1, 제2 및 제3 바디 이온 주입(225, 235)을 순차적으로 실시하여 P-body 영역(250)을 형성한다. 여기서도 제3 바디 이온 주입을 실시할 때 틸트 이온 주입 방식(235)을 사용한다.
도 12d를 참조하면, 계속해서, P-body 마스크 패턴(800)이 있는 상태에서 N형 도펀트를 이용하여 이온 주입(245)을 실시한다. 그래서 N-LDD 영역(290)을 형성한다. 나머지 단계, 즉 스페이서 형성 및 소스/드레인 영역에 대한 형성방법은 도 2-10 또는 도 11a 내지 도 11d에서 설명한 바와 같다.
본 발명의 실시 예에 따른 n-LDMOS 소자는 게이트 전극을 마스크로 해서 P-body 영역을 형성함으로써, 항복 전압 분포 및 문턱 전압 산포가 균일한 소자를 형성할 수 있다. 또한 PBL 층을 형성하여 높은 항복 전압을 가진 n-LDMOS 소자를 형성할 수 있다.
본 발명의 실시 예에 따른 n-LDMOS 소자는 P형 불순물이 주입되는 입사각 및 P형 불순물의 농도를 제어함에 채널의 길이를 조절할 수 있다. 따라서, 반도체 소자의 크기에 필요한 채널의 길이를 구현하도록 바디 영역(250)을 형성할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판을 준비하는 단계;
    상기 기판 상에 게이트 절연막 및 폴리실리콘 층을 형성하는 단계;
    상기 폴리실리콘 층을 식각하여 폴리실리콘 패턴을 형성하는 단계;
    상기 폴리실리콘 패턴 상에 마스크 패턴을 형성하여 상기 폴리실리콘 패턴의 일부를 노출시키는 오프닝을 형성하는 단계;
    상기 오프닝으로 P형 도펀트를 주입하여 P형 바디 영역의 제1부분을 형성하는 단계;
    상기 오프닝을 통해 노출된 상기 폴리실리콘 패턴을 식각하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로서 이용하여, 상기 기판에 P형 도펀트를 주입하여 상기 P형 바디 영역의 제2부분을 형성하는 단계;
    상기 게이트 전극을 마스크를 이용하여, 상기 기판에 N형 도펀트를 이온 주입하여, P형 바디 영역에 N형 LDD 영역을 형성하는 단계;
    상기 게이트 전극 측면에 스페이서를 형성하는 단계; 및
    상기 스페이서 측면에 N형 소스 영역을 형성하는 단계를 포함하는,
    반도체 소자의 제조방법.
  2. 제1 항에 있어서,
    상기 P형 바디 영역의 제1 부분은 복수의 바디 이온 주입 영역을 포함하고, 상기 복수의 바디 이온 주입 영역의 일부는 상기 폴리실리콘 패턴을 통과하도록 P형 도펀트를 이온 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1 항에 있어서,
    상기 P형 바디 영역의 제2 부분은 상기 게이트 전극을 마스크로 사용하여 틸트 이온 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1 항에 있어서,
    상기 P형 바디 영역은 상기 게이트 전극과 중첩되어 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1 항에 있어서,
    상기 P형 바디 영역은 상기 기판의 표면과 가까울수록 너비가 길어지는 반도체 소자의 제조방법.
  6. 제1 항에 있어서,
    상기 게이트 전극을 형성하는 단계는 서로 이격된 제1 게이트 전극 및 제2 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1 항에 있어서,
    상기 기판을 준비하는 단계는,
    상기 기판에 N형 매몰층, P형 매몰층 및 N형 드리프트 영역을 형성하는 단계;
    상기 P형 매몰층과 연결되도록 P형 웰 영역을 형성하는 단계; 및
    상기 N형 매몰층과 연결되도록 N형 웰 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
  8. 제7 항에 있어서,
    상기 P형 매몰층의 길이보다 상기 N형 매몰층의 길이가 더 길게 형성하는 반도체 소자의 제조방법.
  9. 기판 상에 게이트 절연막 및 폴리실리콘 층을 형성하는 단계;
    상기 폴리실리콘 층 상에 마스크 패턴을 형성하는 단계;
    상기 폴리실리콘 층을 통과하여 상기 기판에 P형 도펀트를 이온 주입하여 P형 바디 영역의 제1부분을 형성하는 단계;
    상기 마스크 패턴을 이용하여 상기 폴리실리콘 층을 식각하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 이용하여 상기 기판에 P형 도펀트를 이온 주입하여 상기 게이트 전극과 중첩되도록 상기 기판에 상기 P형 바디 영역의 제2부분을 형성하는 단계;
    상기 게이트 전극을 마스크로 이용하여 상기 P형 바디 영역에 N형 LDD 영역을 형성하는 단계;
    상기 게이트 전극에 스페이서를 형성하는 단계; 및
    상기 P형 바디 영역에 N형 소스 영역을 형성하는 단계를 포함하는,
    반도체 소자의 제조방법.
  10. 제9 항에 있어서,
    상기 게이트 전극과 이격되도록 형성되는 N형 드레인 영역을 형성하는 단계를 더 포함하는,
    반도체 소자의 제조 방법.
  11. 제9 항에 있어서,
    상기 기판 상에 상기 게이트 절연막 및 상기 폴리실리콘 층을 형성하기 전에 상기 P형 바디 영역과 접촉하는 P형 매몰층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  12. 기판에 형성된 제1 도전형 매몰층;
    상기 제1 도전형 매몰층 상에 형성되고, 상기 제1 도전형 매몰층 보다 너비가 작은 제2 도전형 매몰층;
    상기 제2 도전형 매몰층 위에 형성되고, 서로 분리되어 배치 되는 제1 도전형의 제1 및 제2 드리프트 영역;
    상기 제1 및 제2 드리프트 영역 상에 각각 형성된 제1 및 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극 사이에 형성되고, 상기 제2 도전형 매몰층과 연결된 제2 도전형의 바디 영역; 및
    상기 제1 및 제2 게이트 전극 사이에 배치되고, 상기 제2 도전형의 바디 영역에 형성된 제1 도전형의 소스 영역을 포함하는,
    반도체 소자.
  13. 제12 항에 있어서,
    상기 제1 및 제2 게이트 전극과 각각 이격되어 형성되는 제1 도전형의 제1 및 제2 드레인 영역을 더 포함하는 반도체 소자.
  14. 제12 항에 있어서,
    상기 바디 영역은 서로 다른 깊이로 배치되는 복수의 바디 이온 주입 영역을 포함하는 반도체 소자.

  15. 제12 항에 있어서,
    상기 제1 및 제2 드리프트 영역은 상기 제2 도전형 매몰층 및 상기 제2 도전형의 바디 영역으로 의해 전기적으로 분리되는 반도체 소자.
  16. 기판을 준비하는 단계;
    상기 기판 상에 N형의 드리프트 영역을 형성하는 단계;
    상기 기판 상에 게이트 절연막 및 폴리실리콘 층을 형성하는 단계;
    상기 폴리실리콘 층 상에 P형 바디 영역 마스크 패턴을 형성하는 단계;
    상기 P형 바디 영역 마스크 패턴을 이용하여, 상기 폴리실리콘 층을 식각하고 상기 N형의 드리프트 영역을 노출시키는 단계;
    P형 도펀트를 이용하여 제1 이온 주입 에너지로 제1 바디 이온 주입에 의해 상기 노출된 드리프트 영역에 제1 바디 이온 주입 영역을 형성하는 단계;
    P형 도펀트를 이용하여 제2 이온 주입 에너지로 제2 바디 이온 주입에 의해 제2 바디 이온 주입 영역을 형성하는 단계;
    P형 도펀트를 이용하여 제3 이온 주입 에너지로 제3 바디 이온 주입에 의해 제3 바디 이온 주입 영역을 형성하는 단계;
    상기 제1, 제2 및 제3 바디 이온 주입에 의해 상기 기판에 P형 바디 영역을 형성하는 단계; 및
    상기 기판에 N형 도펀트를 이온 주입하여, N형의 LDD 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 및 제2 바디 이온 주입은 상기 기판에 수직방향으로 이온 주입 하며, 상기 제3 바디 이온 주입은 상기 기판에 틸트 이온 주입 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제16 항에 있어서,
    상기 제1 이온 주입 에너지는 상기 제2 이온 주입 에너지보다 크고, 상기 제2 이온 주입 에너지는 상기 제3 이온 주입 에너지보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제16 항에 있어서,
    상기 제3 바디 이온 주입 영역의 가로 방향의 길이는 상기 제1 및 제2 바디 이온 주입 영역의 가로 방향의 길이보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제9 항에 있어서,
    상기 P형 바디 영역의 제2 부분은 상기 기판에 틸트 이온 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220080692A (ko) * 2020-12-07 2022-06-14 글로벌파운드리즈 유.에스. 인크. 기판 바이어싱 스킴을 갖는 반도체 디바이스 구조물들

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102224364B1 (ko) * 2019-10-02 2021-03-05 주식회사 키 파운드리 고전압 반도체 소자 및 그 제조 방법
CN113594039B (zh) * 2020-04-30 2023-11-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111430243B (zh) * 2020-05-11 2023-05-16 杰华特微电子股份有限公司 半导体器件的制造方法及半导体器件
CN115566062B (zh) * 2021-07-01 2023-11-10 无锡华润上华科技有限公司 对称场效应晶体管及其制作方法
CN115706164A (zh) * 2021-08-16 2023-02-17 联华电子股份有限公司 横向扩散金属氧化物半导体元件
KR102480558B1 (ko) * 2022-10-24 2022-12-23 (주) 트리노테크놀로지 균일한 채널 길이를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012071299A2 (en) * 2010-11-23 2012-05-31 Microchip Technology Incorporated Ultra thin die to improve series resistance of a fet
US20150084126A1 (en) * 2013-09-26 2015-03-26 Monolithic Power Systems, Inc. Ldmos device with short channel and associated fabrication method

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100204805B1 (ko) * 1996-12-28 1999-06-15 윤종용 디엠오에스 트랜지스터 제조방법
US6900101B2 (en) * 2003-06-13 2005-05-31 Texas Instruments Incorporated LDMOS transistors and methods for making the same
US7138690B2 (en) 2003-07-21 2006-11-21 Agere Systems Inc. Shielding structure for use in a metal-oxide-semiconductor device
CN100533692C (zh) * 2006-03-27 2009-08-26 雅马哈株式会社 绝缘栅型场效应晶体管的制造方法
US7851314B2 (en) * 2008-04-30 2010-12-14 Alpha And Omega Semiconductor Incorporated Short channel lateral MOSFET and method
US7732863B2 (en) * 2008-05-13 2010-06-08 Texas Instruments Incorporated Laterally diffused MOSFET
US9484454B2 (en) * 2008-10-29 2016-11-01 Tower Semiconductor Ltd. Double-resurf LDMOS with drift and PSURF implants self-aligned to a stacked gate “bump” structure
US8164125B2 (en) * 2010-05-07 2012-04-24 Power Integrations, Inc. Integrated transistor and anti-fuse as programming element for a high-voltage integrated circuit
US8664718B2 (en) 2011-11-30 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Power MOSFETs and methods for forming the same
US20130277741A1 (en) 2012-04-23 2013-10-24 Globalfoundries Singapore Pte Ltd Ldmos device with field effect structure to control breakdown voltage, and methods of making such a device
US8921173B2 (en) * 2012-05-30 2014-12-30 Tower Semiconductor Ltd. Deep silicon via as a drain sinker in integrated vertical DMOS transistor
KR101938909B1 (ko) * 2014-02-21 2019-01-16 매그나칩 반도체 유한회사 수직형 바이폴라 정션 트랜지스터 소자 및 제조 방법
JP6727897B2 (ja) * 2015-05-19 2020-07-22 キヤノン株式会社 固体撮像装置、固体撮像装置の製造方法、および撮像システム
CN107799591B (zh) * 2016-08-31 2020-06-09 中芯国际集成电路制造(上海)有限公司 Ldmos及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012071299A2 (en) * 2010-11-23 2012-05-31 Microchip Technology Incorporated Ultra thin die to improve series resistance of a fet
US20150084126A1 (en) * 2013-09-26 2015-03-26 Monolithic Power Systems, Inc. Ldmos device with short channel and associated fabrication method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220080692A (ko) * 2020-12-07 2022-06-14 글로벌파운드리즈 유.에스. 인크. 기판 바이어싱 스킴을 갖는 반도체 디바이스 구조물들
US11658177B2 (en) 2020-12-07 2023-05-23 Globalfoundries U.S. Inc. Semiconductor device structures with a substrate biasing scheme
KR102611083B1 (ko) * 2020-12-07 2023-12-08 글로벌파운드리즈 유.에스. 인크. 기판 바이어싱 스킴을 갖는 반도체 디바이스 구조물들

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