KR102611083B1 - 기판 바이어싱 스킴을 갖는 반도체 디바이스 구조물들 - Google Patents

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앤서니 케이. 스탬퍼
미셸 제이 아부-카릴
존 제이. 엘리스-모나한
랜디 울프
앨빈 제이. 조셉
애런 발레트
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Abstract

기판 바이어싱을 갖는 반도체 디바이스 구조물, 기판 바이어싱을 갖는 반도체 디바이스 구조물을 형성하는 방법, 및 기판 바이어싱을 갖는 반도체 디바이스 구조물을 동작시키는 방법. 기판 컨택트는 디바이스 영역 내의 벌크 반도체 기판의 일부에 결합된다. 기판 컨택트는 음의 바이어스 전압으로 바이어싱되도록 구성된다. 전계 효과 트랜지스터는 벌크 반도체 기판의 디바이스 영역에 반도체 바디를 포함한다. 반도체 바디는 벌크 반도체 기판의 부분으로부터 전기적으로 분리된다.

Description

기판 바이어싱 스킴을 갖는 반도체 디바이스 구조물들{SEMICONDUCTOR DEVICE STRUCTURES WITH A SUBSTRATE BIASING SCHEME}
본 발명은 반도체 디바이스 제조 및 집적 회로에 관한 것으로, 더 구체적으로는, 기판 바이어싱을 갖는 반도체 디바이스 구조물, 기판 바이어싱을 갖는 반도체 디바이스 구조물을 형성하는 방법, 및 기판 바이어싱을 갖는 반도체 디바이스 구조물을 동작시키는 방법에 관한 것이다.
전계 효과 트랜지스터들과 같은 디바이스 구조물들은 벌크 반도체 기판을 사용하여 형성될 때 높은 커패시턴스 및 바디 간 누설(body-to-body leakage)에 민감하다. 그러한 민감성을 감소시키기 위해 취해질 수 있는 조치는 트랜지스터 바디를 기판으로부터 분리시키는 삼중 웰 분리(triple well isolation)를 벌크 반도체 기판에 제공하는 것이다. 그러나, 삼중 웰 분리를 갖는 트랜지스터 스위치는 선형성이 좋지 않을 수 있다. 민감성을 감소시키기 위해 취해질 수 있는 다른 조치는 벌크 반도체 기판을 실리콘-온-절연체(silicon-on-insulator, SOI) 기판으로 대체하는 것이며, 여기서 얇은 상부 실리콘 층은 활성 영역을 제공하고 매립 산화물 층은 매립 절연체 층 아래의 핸들 기판과 활성 영역 사이에 배열된다. 매립 산화물 층은 핸들 기판으로부터 트랜지스터 바디를 분리하지만, SOI 기판은 비용이 많이 든다.
기판 바이어싱을 갖는 개선된 반도체 디바이스 구조물, 기판 바이어싱을 갖는 반도체 디바이스 구조물을 형성하는 방법, 및 기판 바이어싱을 갖는 반도체 디바이스 구조물을 동작시키는 방법이 필요하다.
본 발명의 실시예에서, 구조물은 디바이스 영역에서 벌크 반도체 기판의 일부에 결합된 기판 컨택트를 포함한다. 기판 컨택트는 음의 바이어스 전압으로 바이어싱되도록 구성된다. 구조물은 벌크 반도체 기판의 디바이스 영역에 반도체 바디를 포함하는 전계 효과 트랜지스터를 더 포함한다. 반도체 바디는 벌크 반도체 기판의 일부로부터 전기적으로 분리된다.
본 발명의 실시예에서, 방법은 디바이스 영역에서 벌크 반도체 기판의 일부에 결합된 기판 컨택트를 형성하는 단계, 및 벌크 반도체 기판의 디바이스 영역에서 반도체 바디를 포함하는 전계 효과 트랜지스터를 형성하는 단계를 포함한다. 반도체 바디는 벌크 반도체 기판의 일부로부터 전기적으로 분리되고, 기판 컨택트는 음의 바이어스 전압으로 바이어싱되도록 구성된다.
본 발명의 실시예에서, 방법은 디바이스 영역에서 반도체 기판의 일부에 음의 바이어스 전압을 인가하는 단계를 포함한다. 디바이스 영역에서 전계 효과 트랜지스터는 음의 바이어스 전압이 인가되는 벌크 반도체 기판의 일부로부터 전기적으로 분리되는 반도체 바디를 포함한다.
본 명세서에 포함되고 본 명세서의 일부를 구성하는 첨부 도면들은 본 발명의 다양한 실시예들을 예시하고, 상기에서 주어진 본 발명의 일반적인 설명 및 하기에서 주어진 실시예들의 상세한 설명과 함께, 본 발명의 실시예들을 설명하는 역할을 한다. 도면들에서, 유사한 참조 번호들은 다양한 도면들에서 유사한 특징들을 지칭한다.
도 1은 본 발명의 실시예에 따른 전계 효과 트랜지스터에 대한 구조의 단면도이다.
도 2는 도 1의 전계 효과 트랜지스터의 회로 개략도이다.
도 3은 본 발명의 실시예들에 따른 전계 효과 트랜지스터에 대한 구조의 단면도이다.
도 4는 도 3의 전계 효과 트랜지스터의 회로 개략도이다.
도 5는 본 발명의 실시예들에 따른 전계 효과 트랜지스터에 대한 구조의 단면도이다.
도 6은 도 5의 전계 효과 트랜지스터의 회로 개략도이다.
도 1을 참조하고 본 발명의 실시예들에 따르면, 단결정 실리콘과 같은 단결정 반도체 재료를 포함하는 반도체 기판(10)이 제공된다. 반도체 기판(10)은 단결정 반도체 재료(예를 들어, 단결정 실리콘)를 포함하는 벌크 기판(즉, 비-실리콘-온-절연체 기판)일 수 있다. 본 명세서에서 사용되는 바와 같이, 비-실리콘-온-절연체 기판(즉, 비-SOI 기판)은 매립 산화물 층이 없다. 반도체 기판(10)의 단결정 반도체 재료는 유한한 수준의 결함을 포함할 수 있고, 여전히 단결정으로 간주될 수 있다. 실시예에서, 반도체 기판(10)은 1,000 ohm-cm 이상의 전기 저항을 갖는 단결정 실리콘을 포함하는 고저항 벌크 기판일 수 있다. 실시예에서, 반도체 기판(10)은 약 1,000 ohm-cm 내지 약 50,000 ohm-cm 범위 내의 전기 저항을 갖는 단결정 실리콘을 포함하는 고저항 벌크 기판일 수 있다. 실시예에서, 반도체 기판(10)은 p형 전기 전도성을 제공하기 위해 p형 도펀트(예를 들어, 붕소)로 저농도로 도핑된 단결정 반도체 재료를 포함할 수 있다.
얕은 트렌치 분리 영역들(trench isolation regions)(14)은 반도체 기판(10)의 상부 표면(12)으로부터 반도체 기판(10) 내로 얕은 깊이까지 연장되어 형성된다. 얕은 트렌치 분리 영역들(14)은 화학적 기상 증착에 의해 반도체 기판(10) 내에 패터닝된 트렌치들 내에 퇴적되고, 연마되고, 디글레이즈된(deglazed) 유전체 재료를 포함할 수 있다. 얕은 트렌치 분리 영역들(14)에 포함된 유전체 재료는 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘이 풍부한 실리콘 이산화물, 낮은-K SiCOH, 또는 이들 재료들 중 둘 이상의 조합일 수 있다. 얕은 트렌치 분리 영역들(14)은 디바이스 영역(16)을 둘러싼다.
분리 층(18)은 디바이스 영역(16) 아래의 반도체 기판(10)에 위치될 수 있다. 분리 층(18)은 얕은 트렌치 분리 영역들(14)과 동일한 공간에 걸쳐 있을 수 있다(coextensive). 실시예에서, 분리 층(18)은 반도체 기판(10)의 단결정 반도체 재료의 전기 저항보다 더 큰 전기 저항을 갖는 다결정 반도체 재료 층을 포함할 수 있다. 실시예에서, 분리 층(18)은 1,000 ohm-cm 이상의 전기 저항을 가질 수 있다. 실시예에서, 분리 층(18)의 전기 저항은 약 10,000 ohm-cm 내지 약 1,000,000 ohm-cm의 범위 내에 있을 수 있다. 실시예에서, 반도체 기판(10)의 단결정 반도체 재료는 약 1,000 ohm-cm 내지 약 10,000 ohm-cm 범위 내의 전기 저항을 가질 수 있고, 분리 층(18)은 약 10배 내지 약 100배 더 큰 (즉, 약 10,000 ohm-cm 내지 약 1,000,000 ohm-cm 범위 내의) 전기 저항을 가질 수 있다
실시예에서, 분리 층(18)은 반도체 기판(10)의 최상부 표면(12) 아래에서 반도체 기판(10) 내에 손상되거나 또는 비정질인 반도체 재료를 형성하고 손상된 반도체 재료의 적어도 일부분을 다결정 반도체 재료로 변환시킴으로써 형성될 수 있다. 손상되거나 또는 비정질인 반도체 재료는 예를 들어, 아르곤 이온들을 주입하는 이온 주입 프로세스에 의해 반도체 기판(10)에서 형성될 수 있고, 다결정 반도체 재료로의 변환은 열 처리(즉, 어닐링 프로세스)를 수행함으로써 달성될 수도 있다. 실시예에서, 열 처리는 예를 들어 10초 미만 동안 1000 ℃에서의 급속 열 처리를 수반할 수 있다. 실시예에서, 열 처리는 반도체 표면을 재결정화하고, 분리 층(18)으로서 표면 아래에 매립된 폴리실리콘 층을 남긴다.
전계 효과 트랜지스터(20)는 반도체 기판(10)의 디바이스 영역(16) 내의 반도체 디바이스 구조물로서 벌크(즉, 비-SOI) 기판 상보형 금속 산화물 반도체 (complementary-metal oxide-semiconductor, CMOS) 프로세스들에 의해 형성될 수 있다. 전계 효과 트랜지스터(20)는 도핑된 다결정 실리콘(즉, 도핑된 폴리실리콘) 또는 일함수 금속과 같은 도체로 구성된 게이트 전극(22), 및 실리콘 이산화물 또는 하프늄 산화물과 같은 전기 절연체로 구성된 게이트 유전체(24)를 포함할 수 있다. 게이트 전극(22) 및 연관된 게이트 유전체(24)는 층 스택을 퇴적하고 층 스택을 포토리소그래피(photolithography) 및 에칭(etching) 프로세스들로 패터닝함으로써 형성될 수 있다. 전계 효과 트랜지스터(20)는 할로(halo) 영역들, 저농도로 도핑된 드레인 연장부들, 반도체 기판(10)의 일부에 의해 제공되는 반도체 바디(30), 소스 영역(26), 드레인 영역(28), 및 게이트 전극(22) 상의 측벽 스페이서(spacer)들을 더 포함할 수 있다. 바디 컨택트(31)는 반도체 바디(30)를 제공하는 반도체 기판(10)의 일부에 결합되고, 기판 컨택트(29)는 분리 층(18) 및 얕은 트렌치 분리 영역들(14)에 의해 반도체 바디(30)로부터 전기적으로 분리되는 반도체 기판(10)의 일부에 결합된다.
소스 영역(26) 및 드레인 영역(28)은 반도체 기판(10) 및 반도체 바디(30)와 반대의 도전형을 갖도록 도핑된다. 실시예에서, 전계 효과 트랜지스터(20)는 n형 전계 효과 트랜지스터일 수 있다. 그 경우, 소스 영역(26) 및 드레인 영역(28)은 n형 전기 전도성을 제공하기 위해 n형 도펀트(예를 들어, 비소, 안티몬, 및/또는 인)로 도핑된 반도체 재료를 포함할 수 있고, 반도체 기판(10), 기판 컨택트(29), 반도체 바디(30), 및 바디 컨택트(31)는 p형 전기 전도성을 제공하기 위해 p형 도펀트(예를 들어, 붕소 또는 인듐)로 도핑된 반도체 재료를 포함할 수 있다. 대안적인 실시예에서, 전계 효과 트랜지스터(20)가 n형 전계 효과 트랜지스터 대신에 p형 전계 효과 트랜지스터이도록 도펀트 유형의 극성이 교체될 수 있다. 실시예에서, 소스 영역(26) 및 드레인 영역(28)은 이온 주입에 의해 형성될 수 있고, 기판 컨택트(29) 및 바디 컨택트(31)는 별개의 이온 주입에 의해 형성될 수 있다. 실시예에서, 게이트 전극(23)은 바디 컨택트(31)의 도핑으로부터 드레인 영역(28)의 도핑을 분리하기 위해 제공된다. 실시예에서, 게이트 전극들(22, 23)은 소스 영역(26), 드레인 영역(28) 및 바디 컨택트(31)를 형성하는 주입들이 반도체 바디(30)를 도핑하는 것을 차단한다. 실시예에서, 게이트 전극들(22, 23)은 소스 영역(26), 드레인 영역(28) 및 바디 컨택트(31)를 형성하는 주입들이 반도체 바디(30)를 도핑하는 것을 부분적으로 차단할 수 있다.
전계 효과 트랜지스터(20)는 삼중 웰 분리를 포함하지 않는다. 대신에, 분리 층(18) 및 얕은 트렌치 분리 영역들(14)은 반도체 바디(30)를 제공하는 반도체 기판(10)의 일부를 기판 컨택트(29)에 결합된 반도체 기판(10)의 일부로부터 전기적으로 분리한다. 기판 컨택트(29)는 얕은 트렌치 분리 영역들(14) 중 하나에 의해 반도체 바디(30)로부터 전기적으로 분리된다.
실시예에서, 전계 효과 트랜지스터(20)는 전계 효과 트랜지스터 스위치로서, 그리고 실시예에서 n형 전계 효과 트랜지스터 스위치로서 기능하기 위해 더 두꺼운 게이트 유전체(24)로 구성될 수 있다. 실시예에서, 전계 효과 트랜지스터 스위치를 위한 게이트 유전체(24)의 두께는 3 나노미터 내지 10 나노미터의 범위일 수 있다. 실시예에서, 전계 효과 트랜지스터(20)는 저잡음 증폭기에서 기능하도록 더 얇은 게이트 유전체(24)로 구성될 수 있다. 실시예에서, 저잡음 증폭기에 대한 게이트 유전체(24)의 두께는 1 나노미터 내지 10 나노미터의 범위일 수 있다.
유사한 참조 번호들이 도 1의 유사한 특징들을 참조하는 도 2를 참조하면, 본 발명의 실시예들에 따라, 전원(power supply)(34)이 바디 컨택트(31)에 결합되고, 전원(36)가 기판 컨택트(29)에 결합된다. 전원(34)은 기판 컨택트(29) 상에 배치된 바이어스 전압에 관계없이 바디 컨택트(31)를 전기적으로 바이어스할 수 있고, 그 반대도 마찬가지이다. 대안적인 실시예에서, 바디 컨택트(31) 및 기판 컨택트(29)는 상이한 전원들 대신에 둘 다 전원(36)에 의해 바이어스될 수 있다.
실시예에서, 전원(34)은 바디 컨택트(31)에 음의 바이어스 전압을 공급하도록 구성될 수 있다. 실시예에서, 전원(34)은 약 -1 볼트 내지 약 -4 볼트의 범위 내의 음의 바이어스 전압을 바디 컨택트(31)에 공급하도록 구성될 수 있다. 실시예에서, 전원(34)은 바디 컨택트(31)에 실질적으로 -2.5 볼트와 동일한 음의 바이어스 전압을 공급하도록 구성될 수 있다. 실시예에서, 전원(34)은 바디 컨택트(31)에 -2.5 볼트와 동일한 음의 바이어스 전압을 공급하도록 구성될 수 있다.
실시예에서, 전원(36)은 기판 컨택트(29)에 음의 바이어스 전압을 공급하도록 구성될 수 있다. 실시예에서, 전원(36)은 약 -1 볼트 내지 약 -4 볼트의 범위 내의 음의 바이어스 전압을 기판 컨택트(29)에 공급하도록 구성될 수 있다. 실시예에서, 전원(36)은 기판 컨택트(29)에 실질적으로 -2.5 볼트와 동일한 음의 바이어스 전압을 공급하도록 구성될 수 있다. 실시예에서, 전원(36)은 기판 컨택트(29)에 -2.5 볼트와 동일한 음의 바이어스 전압을 공급하도록 구성될 수 있다. 실시예에서, 전원(34)으로부터 바디 컨택트(31)로 공급되는 음의 바이어스 전압은 전원(36)으로부터 기판 컨택트(29)로 공급되는 음의 바이어스 전압과 동일하거나 실질적으로 동일할 수 있다.
사용 시에, 음의 바이어스 전압이 전원(34)으로부터 바디 컨택트(31)로 공급되고, 음의 바이어스 전압(예를 들어, -2.5 볼트)이 전원(36)으로부터 기판 컨택트(29)로 공급된다. 이러한 바이어싱 스킴은 반도체 기판(10)이 접지되는 (예를 들어, 0 볼트) 전통적인 바이어싱 스킴들과 대조적이다. 음의 바이어스 전압으로 기판 컨택트(29)를 바이어싱하는 것은, 전계 효과 트랜지스터(20)를 위한 실리콘-온-절연체 기판 또는 삼중 웰 분리 방식의 필요성을 회피하면서 반도체 바디(30)로부터 반도체 기판(10)으로의 누설 전류를 감소시킬 수 있다.
도 3을 참조하면, 본 발명의 실시예들에 따라, 전계 효과 트랜지스터(40)는 전계 효과 트랜지스터(20)(도 1, 도 2)를 형성하는 데 사용된 반도체 기판(10)의 디바이스 영역(16)(도 1)과 다른, 반도체 기판(10)의 디바이스 영역(15) 내에 반도체 디바이스 구조물로서 형성될 수 있다. 분리 층(18)은 디바이스 영역(15)에 없고, 따라서 전계 효과 트랜지스터(40) 아래에 위치하지 않는다.
전계 효과 트랜지스터(40)는 반도체 기판(10)의 디바이스 영역(16) 내의 반도체 디바이스 구조물로서 벌크 CMOS 프로세스들에 의해 형성될 수 있다. 전계 효과 트랜지스터(40)는 도핑된 다결정 실리콘(즉, 폴리실리콘) 또는 일함수 금속과 같은 도체로 구성된 게이트 전극(42), 및 실리콘 이산화물 또는 하프늄 산화물과 같은 전기 절연체로 구성된 게이트 유전체(44)를 포함할 수 있다. 게이트 전극(42) 및 연관된 게이트 유전체(44)는 층 스택을 퇴적하고 층 스택을 포토리소그래피 및 에칭 프로세스들로 패터닝함으로써 형성될 수 있다. 전계 효과 트랜지스터(40)는 할로 영역들, 저농도로 도핑된 드레인 연장부들, 소스 영역(46), 드레인 영역(48), 반도체 기판(10)의 일부에 의해 제공되는 반도체 바디(50), 및 게이트 전극(42) 상의 측벽 스페이서들을 더 포함할 수 있다. 바디 컨택트(51)는 반도체 바디(50)를 제공하는 반도체 기판(10)의 일부에 결합되고, 기판 컨택트(49)는 반도체 바디(50)로부터 전기적으로 분리된 반도체 기판(10)의 일부에 결합된다.
소스 영역(46) 및 드레인 영역(48)은 반도체 기판(10) 및 반도체 바디(50)와 반대의 도전형을 갖도록 도핑된다. 실시예에서, 전계 효과 트랜지스터(40)는 n형 전계 효과 트랜지스터일 수 있다. 그 경우에, 소스 영역(46) 및 드레인 영역(48)은 n형 전기 전도성을 제공하기 위해 n형 도펀트로 도핑된 반도체 재료를 포함할 수 있고, 반도체 기판(10), 기판 컨택트(49), 반도체 바디(50), 및 바디 컨택트(51)는 p형 전기 전도성을 제공하기 위해 p형 도펀트로 도핑된 반도체 재료를 포함할 수 있다. 대안적인 실시예들에서, 도펀트들의 극성 유형은 전계 효과 트랜지스터(40)가 n형 전계 효과 트랜지스터 대신에 p형 전계 효과 트랜지스터이도록 교체될 수 있다. 실시예에서, 소스 영역(46) 및 드레인 영역(48)은 이온 주입에 의해 형성될 수 있고, 기판 컨택트(49) 및 바디 컨택트(51)는 별도의 이온 주입에 의해 형성될 수 있다.
딥웰(deep well)(52)은 반도체 바디(50) 아래의 반도체 기판(10)의 일부분에 형성되고, 반도체 기판(10) 및 반도체 바디(50)와는 반대의 도전형을 가진다. 딥웰(52)에 결합되는 딥웰 컨택트(53)가 형성된다. 기판 컨택트(49), 바디 컨택트(51), 및 딥웰 컨택트(53)는 얕은 트렌치 분리 영역들(14)에 의해 서로 그리고 반도체 바디(50)로부터 전기적으로 분리된다. 딥웰(52)은 기판 컨택트(49)에 전기적으로 결합된 반도체 기판(10)의 일부로부터 반도체 바디(50)를 전기적으로 분리시킨다.
딥웰(52)은 전계 효과 트랜지스터(40)에 대한 삼중 웰 분리 방식의 일부일 수 있다. 반도체 기판(10) 및 반도체 바디(50)가 p형 반도체 재료를 포함하는 실시예에서, 딥웰(52) 및 딥웰 컨택트(53)는 n형 전기 전도성을 제공하기 위해 n형 도펀트로 도핑된 반도체 재료를 포함할 수 있다. 딥웰(52)은 전계 효과 트랜지스터(40)를 형성하기 전에 마스킹된 이온 주입에 의해 형성될 수 있고, 딥웰 컨택트(53)는 또한 전계 효과 트랜지스터(40)를 형성하기 전에 마스킹된 이온 주입에 의해 형성될 수 있다. 다이오드는 반도체 바디(50)와 딥웰(52) 사이의 p-n 접합에서 정의된다. 다른 다이오드는 반도체 바디(50)로부터 전기적으로 분리되는 반도체 기판(10)의 일부와 딥웰(52) 사이의 p-n 접합에서 정의된다.
유사한 참조 번호들이 도 3의 유사한 특징들을 참조하는 도 4를 참조하면, 본 발명의 실시예들에 따라, 전원(36)은 기판 컨택트(49)에 결합되고, 기판 컨택트(49)에 음의 바이어스 전압을 공급하도록 구성될 수 있다. 실시예에서, 전원(36)은 약 -1 볼트 내지 약 -4 볼트의 범위 내의 음의 바이어스 전압을 기판 컨택트(49)에 공급하도록 구성될 수 있다. 실시예에서, 전원(36)은 기판 컨택트(49)에 약 -2.5 볼트와 실질적으로 동일한 음의 바이어스 전압을 공급하도록 구성될 수 있다. 실시예에서, 전원(36)은 기판 컨택트(49)에 -2.5 볼트와 동일한 음의 바이어스 전압을 공급하도록 구성될 수 있다.
사용 시에, 바디 컨택트(51)는 반도체 바디(50)를 접지시키기 위해 접지에 결합될 수 있고, 양의 공급 전압과 동일한 전압이 딥웰 컨택트(53)에 공급될 수 있고, 음의 바이어스 전압(예를 들어, -2.5 볼트)이 전원(36)으로부터 기판 컨택트(49)에 공급될 수 있다. 이러한 바이어싱 스킴은 반도체 기판(10)이 접지되는 (예를 들어, 0 볼트) 전통적인 삼중 웰 바이어싱 스킴들과 대조적이다.
도 5를 참조하면, 본 발명의 실시예들에 따라, 전계 효과 트랜지스터(60)는 전계 효과 트랜지스터(20)(도 1, 도 2)를 형성하는 데 사용되는 반도체 기판(10)의 디바이스 영역(16)(도 1) 및 전계 효과 트랜지스터(40)(도 3, 도 4)를 형성하는 데 사용되는 반도체 기판(10)의 디바이스 영역(15)(도 3)과 다른, 반도체 기판(10)의 디바이스 영역(17) 내에 반도체 디바이스 구조물로서 형성될 수 있다. 분리 층(18)은 디바이스 영역(17)에 없고, 따라서 전계 효과 트랜지스터(60) 아래에 위치하지 않는다.
전계 효과 트랜지스터(60)는 반도체 기판(10)의 디바이스 영역(17) 내의 반도체 디바이스 구조로서 벌크 CMOS 프로세스들에 의해 형성될 수 있다. 전계 효과 트랜지스터(60)는 도핑된 다결정 실리콘(즉, 폴리실리콘) 또는 일함수 금속과 같은 도체로 구성된 게이트 전극(62), 및 실리콘 이산화물 또는 하프늄 산화물과 같은 전기 절연체로 구성된 게이트 유전체(64)를 포함할 수 있다. 게이트 전극(62) 및 연관된 게이트 유전체(64)는 층 스택을 퇴적하고 층 스택을 포토리소그래피 및 에칭 프로세스들로 패터닝함으로써 형성될 수 있다. 전계 효과 트랜지스터(60)는 할로 영역들, 저농도로 도핑된 드레인 연장부들, 반도체 기판(10)의 일부에 의해 제공되는 반도체 바디(70), 소스 영역(66), 드레인 영역(68), 및 게이트 전극(62) 상의 측벽 스페이서들을 더 포함할 수 있다. 바디 컨택트(71)는 반도체 바디(70)를 제공하는 반도체 기판(10)의 일부에 결합되고, 기판 컨택트(69)는 반도체 바디(70)로부터 전기적으로 분리된 반도체 기판(10)의 일부에 결합된다.
소스 영역(66) 및 드레인 영역(68)은 반도체 바디(70) 및 바디 컨택트(71)와 반대의 도전형을 갖도록 도핑된다. 실시예에서, 전계 효과 트랜지스터(60)는 p형 전계 효과 트랜지스터일 수 있다. 그 경우, 소스 영역(66), 드레인 영역(68), 반도체 기판(10), 및 기판 컨택트(69)는 p형 전기 전도성을 제공하기 위해 p형 도펀트로 도핑된 반도체 재료를 포함할 수 있고, 반도체 바디(70), 및 바디 컨택트(71)는 n형 전기 전도성을 제공하기 위해 n형 도펀트로 도핑된 반도체 재료를 포함할 수 있다. 대안적인 실시예들에서, 상이한 도펀트들의 극성 타입들은 전계 효과 트랜지스터(60)가 p형 전계 효과 트랜지스터 대신에 n형 전계 효과 트랜지스터이도록 교체될 수 있다. 실시예에서, 소스 영역(66) 및 드레인 영역(68)은 이온 주입에 의해 형성될 수 있고, 기판 컨택트(69) 및 바디 컨택트(71)는 별도의 이온 주입에 의해 형성될 수 있다.
반도체 바디(70)는 전기적 분리를 제공하기 위해 반도체 기판(10)에 형성되고 반도체 기판(10)과 반대의 도전형을 갖는 웰에 의해 제공될 수 있다. 반도체 기판(10)이 p형 반도체 재료를 포함하는 실시예에서, 반도체 바디(70)를 제공하는 웰은 n형 전기 전도성을 제공하기 위해 n형 도펀트로 도핑된 반도체 재료를 포함할 수 있다. 다이오드는 반도체 바디(70)와 반도체 기판(10) 사이의 p-n 접합에서 정의된다.
유사한 참조 번호들이 도 5의 유사한 특징들을 지칭하는 도 6을 참조하면, 본 발명의 실시예들에 따라, 전원(36)은 기판 컨택트(69)에 결합되고, 기판 컨택트(69)에 음의 바이어스 전압을 공급하도록 구성될 수 있다. 실시예에서, 전원(36)은 약 -1 볼트 내지 약 -4 볼트의 범위 내의 음의 바이어스 전압을 기판 컨택트(69)에 공급하도록 구성될 수 있다. 실시예에서, 전원(36)은 기판 컨택트(69)에 약 -2.5 볼트와 실질적으로 동일한 음의 바이어스 전압을 공급하도록 구성될 수 있다. 실시예에서, 전원(36)은 기판 컨택트(69)에 -2.5 볼트와 동일한 음의 바이어스 전압을 공급하도록 구성될 수 있다.
사용 시에, 바디 컨택트(71)는 양의 공급 전압에 결합될 수 있으며, 음의 바이어스 전압(예를 들어, -2.5 볼트)이 전원(36)으로부터 기판 컨택트(69)로 공급될 수 있다. 이러한 바이어싱 스킴은 반도체 바디(70)를 둘러싸는 반도체 기판(10)이 접지되는(예를 들어, 0 볼트) 종래의 바이어싱 스킴들과 대조적이다.
실시예에서, 전계 효과 트랜지스터(20)는 비 삼중 웰 n형 전계 효과 트랜지스터 스위치일 수 있고, 전계 효과 트랜지스터(40) 및 전계 효과 트랜지스터(60)는, 전계 효과 트랜지스터(40)가 삼중 웰 전계 효과 트랜지스터이고 전계 효과 트랜지스터(60)가 p형 전계 효과 트랜지스터인 로직 라이브러리의 요소들일 수 있다. 전계 효과 트랜지스터들(20, 40, 60)은 비-SOI 실리콘 고저항 벌크 반도체 기판을 사용하여 형성된 비-SOI 디바이스로 간주될 수 있다.
전술한 방법들은 집적 회로 칩들의 제조에 사용된다. 결과적인 집적 회로 칩들은 제조자에 의해 (예를 들어, 다수의 패키징되지 않은 칩들을 갖는 단일 웨이퍼로서) 미가공 웨이퍼 형태로, 베어 다이로서, 또는 패키징된 형태로 분배될 수 있다. 후자의 경우, 칩은 단일 칩 패키지(예를 들어, 마더보드 또는 다른 상위 레벨 캐리어에 부착되는 리드들을 갖는 플라스틱 캐리어)에 또는 멀티칩 패키지(예를 들어, 표면 상호 접속들 또는 매립 상호 접속들 중 어느 하나 또는 양자 모두를 갖는 세라믹 캐리어)에 장착된다. 어떤 경우에도, 칩은, 중간 제품 또는 최종 제품의 일부로서, 다른 칩들, 개별 회로 요소들, 및/또는 다른 신호 처리 디바이스들과 통합될 수 있다.
"약", "대략", 및 "실질적으로"와 같은 근사화 언어에 의해 수식된 용어들에 대한 본 명세서에서의 참조들은 특정된 정확한 값으로 제한되지 않아야 한다. 근사화 언어는 값을 측정하기 위해 사용되는 기구의 정밀도에 대응할 수 있고, 기구의 정밀도에 달리 의존하지 않는 한, 언급된 값(들)의 +/- 10 %를 나타낼 수 있다.
본 명세서에서 "수직", "수평" 등과 같은 용어들에 대한 참조들은 기준 프레임을 설정하기 위해 제한이 아니라 예로서 이루어진다. 본 명세서에서 사용되는 "수평"이라는 용어는, 그의 실제 3차원 공간 배향에 관계없이, 반도체 기판의 종래의 평면에 평행한 평면으로서 정의된다. 용어들 "수직" 및 "법선"은 정의된 그대로, 수평에 수직인 방향을 지칭한다. 용어 "측방향"은 수평 평면 내의 방향을 지칭한다.
다른 특징에 또는 다른 특징과 "연결된" 또는 "결합된" 특징은 다른 특징에 또는 다른 특징과 직접 연결 또는 결합될 수 있거나, 대신에, 하나 이상의 중간 특징이 존재할 수 있다. 특징은 중간 특징들이 존재하지 않는 경우에 다른 특징에 또는 다른 특징과 "직접적으로 연결" 또는 "직접적으로 결합"될 수 있다. 적어도 하나의 중간 특징이 존재하는 경우, 특징은 다른 특징에 또는 다른 특징과 "간접적으로 연결" 또는 "간접적으로 결합"될 수 있다. 다른 특징 "상의" 또는 다른 특징에 "접촉하는" 특징은 다른 특징 바로 위에 있거나 다른 특징과 직접 접촉할 수 있거나, 대신에 하나 이상의 중간 특징이 존재할 수 있다. 특징은 중간 특징들이 존재하지 않는 경우에 다른 특징 "바로 위에" 있거나 다른 특징과 "직접적으로 접촉"할 수 있다. 적어도 하나의 중간 특징이 존재하는 경우, 특징은 다른 특징의 "간접적으로 위에" 있거나 다른 특징과 "간접적으로 접촉"할 수 있다.
본 발명의 다양한 실시예들의 설명들은 예시의 목적으로 제시되었지만, 총 망라하거나 개시된 실시예들에 제한되도록 의도되지 않는다. 설명된 실시예들의 범위 및 사상을 벗어나지 않고 많은 수정 및 변형이 본 기술분야의 통상의 기술자에게 명백할 것이다. 본 명세서에서 사용되는 용어는 실시예들의 원리들, 실제 응용 또는 시장에서 발견되는 기술들에 대한 기술적 개선을 가장 잘 설명하기 위해 또는 본 기술분야의 다른 통상의 기술자들이 본 명세서에 개시된 실시예들을 이해할 수 있게 하기 위해 선택되었다.

Claims (20)

  1. 구조물로서,
    디바이스 영역을 포함하는 벌크 반도체 기판;
    상기 디바이스 영역에서 상기 벌크 반도체 기판의 부분에 결합된 기판 컨택트 -상기 기판 컨택트는 제1 음의 바이어스 전압으로 바이어싱되도록 구성됨- ;
    상기 벌크 반도체 기판의 상기 디바이스 영역에 반도체 바디를 포함하는 전계 효과 트랜지스터 -상기 반도체 바디는 상기 벌크 반도체 기판의 상기 부분으로부터 전기적으로 분리됨-; 및
    상기 벌크 반도체 기판의 상기 부분과 상기 반도체 바디 사이의 분리 층 -상기 분리 층은 다결정 반도체 재료를 포함함-을 포함하는, 구조물.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 분리 층은 10,000 ohm-cm 내지 1,000,000 ohm-cm의 범위 내의 전기 저항을 갖는, 구조물.
  5. 제1항에 있어서,
    상기 기판 컨택트에 결합된 전원을 더 포함하고, 상기 전원은 상기 기판 컨택트에 상기 제1 음의 바이어스 전압을 공급하도록 구성되는, 구조물.
  6. 제1항에 있어서, 상기 제1 음의 바이어스 전압은 -1 볼트 내지 -4 볼트의 범위의 전압 내에 있는, 구조물.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제1항에 있어서, 상기 벌크 반도체 기판은 1,000 ohm-cm 내지 50,000 ohm-cm의 범위 내의 전기 저항을 갖는, 구조물.
  13. 제1항에 있어서,
    상기 반도체 바디와 결합된 바디 컨택트를 더 포함하고, 상기 바디 컨택트는 제2 음의 바이어스 전압에 의해 바이어싱되도록 구성되고, 상기 제2 음의 바이어스 전압은 상기 제1 음의 바이어스 전압과 동일한, 구조물.
  14. 방법으로서,
    디바이스 영역에서 벌크 반도체 기판의 제1 부분에 결합된 기판 컨택트를 형성하는 단계;
    상기 벌크 반도체 기판의 상기 디바이스 영역에 반도체 바디를 포함하는 제1 전계 효과 트랜지스터를 형성하는 단계; 및
    상기 벌크 반도체 기판의 상기 제1 부분과 상기 반도체 바디 사이에 위치된 분리 층을 형성하는 단계
    를 포함하고,
    상기 반도체 바디는 상기 벌크 반도체 기판의 상기 제1 부분으로부터 전기적으로 분리되고, 상기 분리 층은 다결정 반도체 재료를 포함하고, 상기 기판 컨택트는 접지에 대한 음의 바이어스 전압으로 바이어싱되도록 구성되는, 방법.
  15. 제14항에 있어서, 상기 벌크 반도체 기판의 상기 제1 부분과 상기 반도체 바디 사이에 위치된 상기 분리 층을 형성하는 단계는,
    상기 벌크 반도체 기판의 제2 부분에 비정질인 반도체 재료를 형성하는 단계; 및
    상기 비정질인 반도체 재료로부터 상기 분리 층의 상기 다결정 반도체 재료를 형성하기 위해 열 처리를 수행하는 단계를 포함하는, 방법.
  16. 제1항에 있어서, 상기 제1 음의 바이어스 전압은 접지에 대한 것인, 구조물.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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