KR100366869B1

KR100366869B1 - 반도체 집적 회로용 입-출력 보호 장치

Info

Publication number: KR100366869B1
Application number: KR10-2000-0082786A
Authority: KR
Inventors: 야스유키 모리시타
Original assignee: 닛폰 덴키(주)
Priority date: 1999-12-27
Filing date: 2000-12-27
Publication date: 2003-01-09
Also published as: JP3573674B2; KR20010062768A; US20010006243A1; JP2001186003A; US6680833B2

Abstract

입-출력 보호 장치는 반도체 기판 상에 형성된다. MOS 보호 소자는 드레인 확산층, 게이트, 소스 확산층 및 보디 각각을 갖는다. 입-출력 패드는 드레인 확산층에 접속된다. 내부 회로는 상기 게이트에 접속된다. 제어 회로는 상기 보디에 접속된다. 제 1 기준 전위 단자는 상기 소스 확산층에 접속된다. 상기 보디는 상기 반도체 기판으로부터 전기적으로 절연된다.

Description

반도체 집적 회로용 입-출력 보호 장치{Input-output protection device for semiconductor integrated circuit}

발명 배경

본 발명은 입-출력 보호 장치에 관한 것이며, 특히, 정전기 방전 (electrostatic discharge, ESD)으로부터 회로를 보호하기 위한 입-출력 보호 장치에 관한 것이다.

도 1 및 도 2에 따라서, 종래의 입-출력 보호 장치로서 가장 일반적인 nMOS 보호 소자의 회로에 대하여 설명할 것이다.

본 예에서, ESD-전압이 입-출력 패드(5)에 가해질 때, nMOS 보호 소자(12)는 턴온(turn on)되고, ESD-전류는 접지 단자(9)로 흐른다. 바꿔 말하면, ESD-전류는 접지 단자(9)를 통해 바이패스(bypass)된다. 그 때문에, 회로(10a)가 보호된다.

네가티브 극성의 ESD-전압이 접지 단자(9)에 대한 입-출력 패드(5)에 가해질 때, N-형 드레인 확산층(7a)과 P-웰(3) 간의 PN 접합은 순방향 바이어스로 된다. 결과적으로, ESD-전류는 순방향 PN 다이오드를 통해 바이패스된다.

또한, 순방향 다이오드에 기인한 클램프 전압이 낮기 때문에, 충분한 ESD 강인성은 1V 이하를 유지한다.

포지티브 극성의 ESD-전압이 접지 단자(9)에 대해 입-출력 패드(5)에 가해질 때, N-형 드레인 확산층(7a)과 P-웰(3) 간의 PN 접합은 역방향 바이어스로 된다.

높은 역전압이 PN 접합에 제공될 때, PN 접합에 쇄도 항복 현상(avalanche breakdown phenomenon)이 발생한다. 그 때문에, 항복 전류는 N-형 드레인 확산층(7a)으로부터 P-형 확산층(8)으로 흐른다.

그 항복 전류 때문에, 전압-드롭(voltage-drop)이 P-웰(3)에서 발생한다. 그 결과로서, 순방향 바이어스는 P-웰(3) 및 N-형 소스 확산층(7b) 사이에 나타난다.

또한, N-형 드레인 확산층(7a), P-웰(3), 및 N-형 소스 확산층(7b)이 각각 콜렉터, 베이스 및 에미터로서 역할을 하는 기생 NPN 쌍극성 트랜지스터도 턴온된다.

여기서, 이 상태에서의 전압-전류 특성 곡선이 도 3에 도시된다.

항복 현상은 전압값(Vbd)에서 발생한다. 항복 전류가 전류값(It1)에 도달할 때, 기생 NPN 쌍극성 트랜지스터는 턴온되고, 전류는 전압이 Vsp로 유지되는 조건에서 흐른다.

이러한 현상은 통상적으로 스냅백이라 부른다. 또한, Vt1은 스냅백 트리거 전압(snapback trigger voltage)이라 언급되는 반면, Vsp는 스냅백 홀딩 전압(snapback holding voltage)이라 언급된다.

최근의 반도체 집적 회로에서, 소자는 고밀도화 및 고속화 때문에 크기면에서 급속하게 감소해왔다.

이러한 환경하에서, ESD 강인성은, 보다 얇은 게이트 산화물, 보다 얕은 드레인 접합 및 실리사이드 확산 때문에, 현저하게 감소된다.

결과적으로, 높은 ESD 강인성의 ESD 보호 장치는 더 어렵게 된다.

상기 문제를 해결하기 위해, 스냅백 트리거 전압을 감소시키는 것이 필요하다. 해결 방법으로서 ESD-전류가 흐를 때만 nMOS 보호 소자의 게이트 전위를 상승시키는 방법에 대해 몇가지 제안들이 제시되어 왔다.

도 4 내지 도 6에 관하여, 상기 언급된 문제들을 해결하기 위한 회로들의 예들에 대하여 설명될 것이다.

도 4에 도시된 회로는 라마스와미(Ramaswamy) 등에 의해 제안되었으며, 1997년 IRPS 논문집의 248 페이지에 기재되어 있다.

이 예에서, 입-출력 패드(5) 및 nMOS 보호 소자(12)의 게이트는 용량 소자(18)를 통해 접속되며, 저항 소자(17)는 nMOS 보호 소자(12)의 게이트 및 접지 단자(9) 사이에 접속된다.

그러한 구조로, 상기 포지티브 극성의 ESD-전압이 접지 단자(9)를 위한 입-출력 패드(5)에 가해지고, nMOS 보호 소자(12)의 게이트 전압은 용량 결합 효과에 의해 일시적으로 상승한다.

게이트 전압이 상승하는 타이밍은 용량 소자(18) 및 저항 소자(17)의 값들에 의존하여 조정되고, nMOS 보호 소자는 집적 회로가 통상적으로 동작할 때, 오프 상태(off state)로 되도록 선택된다.

nMOS 보호 소자의 게이트 전압이 일시적 ESD-전류에 기인하여 상승할 때, 충격-이온화 효과는 드레인 에지 부분(drain edge portion)에서 하이가 된다. 그 결과로써, N-형태의 드레인으로부터 P-웰로 흐르는 전류는 증가되고, 스냅백 트리거 전압은 감소된다.

스냅백 트리거 전압이 감소될 때, nMOS 보호 소자는 낮은 전압으로 턴온할 수 있다. 그 때문에, ESD 강인성은 향상될 수 있다.

도 5에 설명된 예에서, nMOS 보호 소자의 게이트 전압은 제너 다이오드(zener diode)(22)를 사용함으로써 상승한다.

반면에, 도 6에 설명된 예에서, 게이트 전압은 PNP 트랜지스터(23) 및 용량 소자(18)를 사용함으로써 증가한다.

여기서, 이 두가지 예들이 1997년 EOS/ESD 심포지움 논문집에 게재되었다는 것이 기술된다.

상기 언급된 것처럼, ESD 강인성을 향상시키기 위해서 일시적 ESD-전류에 기인한 게이트 전압 상승 효과가 적용된다.

상기 언급된 것처럼 ESD-전압이 제공될 때, MOS 트랜지스터의 게이트 전압이 상승한다 할지라도, MOS 보호 소자는 통상의 동작 중에 오프 상태로 된다. 결과적으로, 내부 회로의 신호는 MOS 보호 소자의 게이트에 제공될 수 없다.

따라서, 종래의 ESD 보호 회로가 단지 입력 보호 소자로서 적용 가능할지라도, 내부 회로를 게이트에 접속함으로써 구동되는 출력 트랜지스터는 보호 소자로서 적용될 수 없다.

결과적으로, 출력-구동 트랜지스터는 집적 회로의 출력 핀에 관련하여 보호 소자에 추가적으로 필요하다. 이것은 부득이하게 출력 버퍼의 크기가 커지는 것을 야기한다.

특히, 모든 I/O 버퍼들이 단지 같은 구조를 갖는 버퍼를 사용한 배선 설계를 변경함으로써 입력 버퍼 및 출력 버퍼를 교환하는 게이트 어레이(gate array)와 같은 집적 회로에서 크기가 확대될 필요가 있다. 결과적으로 칩 크기를 감소시킬 수 없는 문제가 있다.

발명의 요약

그러므로, 본 발명의 목적은 입-출력 보호 장치를 제공하는 것이고, 그것은 집적 회로의 보다 얇은 게이트 산화물, 보다 얕은 드레인 접합 및 실리사이드 확산에 기인한 ESD 강인성 감소를 향상시킨다.

본 발명의 또 다른 목적은 집적 회로의 입력 버퍼, 출력 버퍼, 및 입력/출력 버퍼 중 임의의 하나로서 적용 가능한 입-출력 보호 장치를 제공하는 것이다.

도 1은 반도체 집적 회로의 종래의 입-출력 보호 장치를 도시하는 회로도.

도 2는 종래의 반도체 집적 회로의 종래의 입-출력 보호 장치를 도시하는 횡단면도.

도 3은 종래의 반도체 집적 회로의 종래의 입-출력 보호 장치를 도시하는 전기 특성 곡선.

도 4는 반도체 집적 회로의 종래의 입-출력 보호 장치를 도시하는 회로도.

도 5는 또 다른 종래의 회로도.

도 6은 또 다른 종래의 회로도.

도 7은 본 발명의 제 1 실시예에 따른 입-출력 보호 장치를 도시하는 횡단면도.

도 8은 도 7에 설명된 보호 소자의 회로도.

도 9는 본 발명의 제 2 실시예에 따른 입-출력 보호 장치를 도시하는 횡단면도.

도 10은 본 발명의 제 1 예에 따른 입-출력 보호 장치를 도시하는 횡단면도.

도 11은 도 10에 설명된 보호 소자의 회로도.

도 12는 본 발명의 제 2 예를 도시하는 횡단면도.

도 13은 도 12에 설명된 보호 소자의 회로도.

도 14는 본 발명의 제 3 예에 따른 입-출력 보호 장치를 도시하는 횡단면도.

도 15는 본 발명의 제 4 예에 따른 입-출력 보호 장치를 도시하는 회로도.

도 16은 본 발명의 제 5 에에 따른 입-출력 보호 장치를 도시하는 횡단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : P형 기판 2 : 디프 N-웰

3 : P-웰 4 : N-웰

5 : 입-출력 패드 6 : 게이트

7 : N-형 확산층 7a : N-형 드레인 확산층

7a : N-형 소스 확산층 8 : P-형 확산층

9 : 접지 단자 10 : 내부 회로

11 : 제어 회로 12 : nMOS 보호 소자

13 : SOI 층 14 : 인버터

15 : 전원 단자 16 : MOS 용량

17 : 저항 소자 18 : 용량 소자

19 : 메탈 용량 상부 전극 20 : 메탈 용량 하부 전극

21 : VNPN

본 발명에 따르면, 입-출력 보호 장치는 반도체 기판 상에 형성된다.

MOS 보호 소자는 드레인 확산층, 게이트, 소스 확산층, 및 보디 각각을 갖는다.

입-출력 패드는 드레인 확산층에 접속된다. 게이트는 내부 회로 또는 접지 단자(전원 공급 단자)에 접속된다.

제어 회로는 보디에 접속된다. 접지 단자(전원 공급 단자)는 소스 확산층에 접속된다.

이러한 구조에 대하여, 상기 보디는 반도체 기판으로부터 전기적으로 절연된다.

이 경우에, 제어 회로는 확산층을 통해 보디에 접속된다.

예를 들어, 반도체 기판은 제 1 전도형을 가지고, 상기 보디는 제 1 전도형을 갖는 제 1 웰에 의해 구성된다.

이러한 조건에서, 보디는 제 2 전도형을 갖는 제 2 웰을 통해 반도체 기판으로부터 전기적으로 절연된다. 여기서, 제 2 전도형은 제 1 전도형과 대향하며, 제 2 웰은 제 1 웰 및 반도체 기판 사이에서 형성된다.

또한, 제 2 웰은 접지 단자(전원 공급 단자)에 접속될 수 있다 .

이 경우에, 제 1 전도형은 P-형이 될 수 있고, 한편, 제 2 전도형은 N-형이 될 수 있다.

대안으로, 반도체 기판은 제 1 전도형을 가지고, 보디는 제 1 전도형을 갖는 웰에 의해 구성된다.

이 구조를 가지고, 보디는 절연체를 통해 반도체 기판으로부터 전기적으로 절연된다. 여기서, 절연체는 웰 및 반도체 기판 사이에서 형성된다.

이 경우에, 제 1 전도형은 P-형이 될 수 있고, 한편, 절연체는 SOI층이 될 수 있다.

또한, 제어 회로는 입력 단자 및 출력 단자를 갖는 인버터가 될 수 있다.

이 경우에, 입력 단자는 전원 공급 단자(접지 단자)에 접속되고, 출력 단자는 보디에 접속된다. 여기서, 출력 단자는 확산층을 통해 보디에 접속된다.

대안으로, 제어 회로는 용량 소자와 저항 소자로 구성될 수 있다.

이 조건에서, 용량 소자는 입-출력 패드와 보디 사이에 접속되고, 저항 소자는 보디와 접지 단자(전원 공급 단자) 사이에 접속된다.

대신에, 제어 회로는 인버터, 용량 소자 및 저항 소자로 구성될 수 있고, 상기 인버터는 입력 단자 및 출력 단자를 갖는다.

이러한 구조에 대하여, 저항 소자는 전원 공급 단자(접지 단자)와 입력 단자 사이에 접속되는 반면, 용량 소자는 입력 단자와 접지 단자(전원 공급 단자) 사이에 접속된다. 또한, 출력 단자는 보디에 접속된다.

이 환경 하에서, 제어 회로는 포지티브 ESD-전압이 입-출력 패드에 가해질 때, 보디의 전압을 상승시킴으로써 스냅백 트리거 전압을 저하시키는 역할을 한다.

특히, 본 발명에 따른 입-출력 보호 장치는 드레인, 게이트, 소스, 및 보디로 구성된 MOS 구조를 포함한다.

이 구조를 가지고, 드레인은 입-출력 패드에 접속되고, 소스는 상기 언급된 것처럼, 접지 단자(전원 공급 단자)에 접속된다.

또한, 보디는 반도체 기판으로부터 전기적으로 절연되며, 제어 회로에 접속된다.

집적 회로가 통상적으로 동작할 때, 제어 회로는 보디의 전압을 고정시킨다.

예를 들어, 인버터가 제어 회로로 사용된다. 이 경우에, 인버터의 입력 단자는 전원 공급 단자(접지 단자)에 접속되는 반면, 인버터의 출력 단자는 보디에 접속된다.

ESD-전압이 접지 단자(전원 공급 단자)에 대해 입-출력 패드에 가해질 때, 기생 쌍극성 트랜지스터의 베이스에 상응하는 보디의 전압은 고정되지 않는다. 결과적으로, 보디의 전위는 쉽게 상승한다.

결과로써, 스냅백 트리거 전압은 저하되고, 보호 소자는 낮은 전압에 턴온할 수 있다. 그러므로 ESD 강인성이 향상된다.

대안으로, 제어 회로는 용량 소자를 저항 소자와 접속시킴으로써 구성된다. 이러한 구조에 대하여, 보디의 전압은 ESD-전압이 가해질 때에만, 용량 결합 효과를 이용함으로써 상승한다.

결과적으로, 스냅백 트리거 전압은 더 저하될 수 있고, ESD 강인성은 또한 향상될 수 있다.

본 발명에 따른 입-출력 보호 소자에서, 보호 소자의 보디 전압은 쉽게 상승한다. 그러므로, 스냅백 트리거 전압은 저하된다.

또한, ESD 강인성은 게이트의 접속 방법에 의존하지 않는다. 결과적으로, 보호 소자는 단지 배선 패턴을 접속하는 게이트의 설계를 변화시킴에 의해 입력 버퍼, 출력 버퍼, 및 입력/출력 버퍼로서 적용 가능하다.

예를 들어, 보호 소자가 입력 버퍼에 대해 인가될 때, 게이트는 접지 단자(전원 공급 단자)에 접속된다.

한편, 보호 장치가 출력 버퍼에 적용될 경우, 게이트는 내부 회로의 출력 단자에 접속된다.

바람직한 실시예의 설명

도 7 및 도 8에 관하여, 본 발명의 제 1 실시예에 따른 반도체 집적 회로의 입-출력 보호 장치에 대해 설명될 것이다.

nMOS 보호 소자(12)는 P-형 기판(1) 상의 P-웰(3)에서 형성된다. 여기서, nMOS 소자(12)는 N-형 드레인 확산층(7a), N-형 소스 확산층(7b), 및 게이트(6)로 구성된다.

N-형 드레인(7a)은 입-출력 패드(5)에 접속되고, 게이트는 내부 회로(10)에 접속되며, N-형 소스 확산층(7b)은 접지 단자(9)에 각각 접속된다.

게이트(6)는 본 실시예가 출력 버퍼에 적용되기 때문에, 내부 회로(10)에 접속된다. 본 실시예가 입력 버퍼에 적용되는 사이에, 게이트(6)는 접지 단자(9)에 접속될 수 있다.

P-웰(3)은 디프 N-웰(2)에 의해 P-형 기판(1)으로부터 전기적으로 절연되고, P-웰(3)의 전압을 제어하기 위해 P-형 확산층(8)을 통해 제어 회로(11)에 접속된다.

집적 회로가 통상적으로 동작할 때, P-웰 0V로 고정되도록 제어 회로(11)는 0V를 산출한다.

도 9에 관하여, 본 발명의 제 2 실시예에 따른 반도체 집적 회로의 입-출력 보호 장치에 대해 설명할 것이다.

제 2 실시예는 실질적으로 제 1 실시예와 유사하다. P-웰(3)이 SOI(절연체 상의 실리콘, Silicon On Insulator) 층(13)을 통해 P-형 기판(1)으로부터 전기적으로 절연된다.

이어서, 상기 실시예들의 동작에 대하여 설명할 것이다.

도 7에서, 포지티브 ESD-전압이 접지 단자(9)에 기초한 입-출력 단자(5)에 인가될 때, 전류는 N-형 드레인 확산층(7a)으로부터 P-웰(3)로 흐른다.

그러나, P-웰(3)은 디프 N-웰(2)에 의해 P-형 기판으로부터 전기적으로 절연되고, P-웰(3)은 접지되지 않는다. 그 결과, P-웰(3)의 전위는 쉽게 상승한다.

P-웰(3)의 전위가 상승하고, 접지된 N-형 소스 확산층(7b) 간의 PN 접합이 순방향 바이어스될 때, 스냅백은 nMOS 보호 소자(12)에서 발생한다.

P-웰(3)이 P-형 기판(1)으로부터 전기적으로 절연되고, 접지 단자(9)에 직접적으로 접속되지 않을 때, 스냅백 트리거 전압이 저하될 수 있도록, P-웰(3)의 전위는 쉽게 상승한다.

네가티브 극성 ESD-전압이 접지 단자(9)에 기초한 입-출력 패드(5)에 가해질 때, 전류는 접지 단자(9)에 접속된 N-형 소스 확산층(7b)으로부터 P-웰(3)로 흐르며, P-웰(3)의 전압은 상승한다.

그러나, P-웰(3)의 전위는 포지티브 극성의 ESD-전압이 가해질 때와 마찬가지로 쉽게 상승하므로, 스냅백 트리거 전압은 저하된다.

보호 소자는 스냅백 트리거 전압을 저하시킴으로써 낮은 전압에 응답할 수 있다. 결과적으로, ESD 강인성은 향상된다.

P-웰(3)이 도 7의 디프 N-웰에 의해 P-형 기판(1)으로부터 전기적으로 절연될지라도, P-웰이 도 9에 도시된 것처럼, SOI 층(13)에 의해 전기적으로 절연될 때, 동일한 결과가 또한 획득될 수 있다.

또한, 제어 회로(11)는 통상의 동작 중 0V를 산출하기 위해서 설정된다. 이 경우에, P-웰(3)이 0V로 고정되기 때문에, 오프-리크(off-leak)가 증가하지 않는다.

게다가, 상기 실시예들에서의 게이트 전압에 관계없이 스냅백 트리거 전압을 저하시키는 것이 가능하다.

또한, ESD 강인성은 게이트 접속에 의존하지 않는다. 결과적으로, 상기 실시예들은 게이트의 접속을 변화시킴으로써 입력 버퍼외의 입력/출력 버퍼 및 출력 버퍼에 적용 가능하다.

(제 1 예)

도 10 및 11에 관하여, 본 발명에 따른 반도체 집적 회로의 입-출력 보호 장치의 제 1 예에 대하여 설명할 것이다.

집적 회로(10)의 입-출력 보호 장치는 반도체 기판(1) 상에서 형성된다. 입-출력 보호 장치는 드레인 확산층(7a), 게이트(6), 소스 확산층(7b), 및 보디(3)(즉, P-웰)를 구비한 MOS 구조를 갖는다.

이러한 구조에 대하여, 드레인 확산층(7a)은 입-출력 패드(5)에 접속되고, 게이트(6)는 내부 회로(10) 또는 접지 단자(9)에 접속되며, 소스 확산층(7b)은 접지 단자(9)에 접속된다.

또한, 보디(3)는 반도체 기판(1)으로부터 전기적으로 절연되고, 제어 회로(11)에 접속된다.

특히, 도 7에 도시된 제어 회로(11)는 제 1 예에서 인버터(14)에 의해 대체된다.

인(phosphorus)은 높은 에너지를 가지고 단지 소정의 P-형 기판(1)의 영역으로 주입된다. 그러므로, 디프 N-웰(2)이 형성된 후, N-웰(4) 및 P-웰(3)은 디프 N-웰(2)보다 더 얕은 깊이로 형성된다. 이 경우에, N-웰(4)은 디프 N-웰(2)과 접촉하기 위해서 형성된다.

nMOS 보호 소자를 형성하기 위한 P-웰(3)은 측 방향들에서 N-웰(4)에 의해 둘러싸여 진다. 또한, P-웰(3)은 디프 N-웰(2)이 P-웰(3) 아래에 위치되기 때문에, P-형 기판(1)으로부터 전기적으로 절연된다.

nMOS 보호 소자는 P-웰(3)에서 형성된다. 이러한 환경 하에서, N-형 드레인 확산층(7a)은 입-출력 패드(5)에 접속되고, N-형 소스 확산층(7b)은 접지 단자(9)에 접속되며, 게이트는 내부 회로(10)에 각각 접속된다.

또한, P-웰의 전위를 제어하기 위한 P-형 확산층(8)은 P-웰(3)에서 형성된다. 이 조건에서, nMOS 및 pMOS로 구성된 인버터(14)의 출력 단자는 P-형 확산층(8)에 접속된다.

여기서, 각각의 nMOS 및 pMOS는 약 10㎛의 게이트 폭을 갖는다. 또한, 인버터(14)의 입력 단자는 전원 단자(15)에 접속된다.

이러한 구조에 대하여, 내부 회로(10)가 통상적으로 동작할 때, 인버터(14)를 통해 P-웰(3)에 인가되고, P-웰(3)은 0V로 고정된다.

한편, 입력 회로가 통상적으로 동작하지 않을 때, 0V는 P-웰(3)에 인가되지 않고, P-웰(3)은 부동 상태(floating state)에 놓이게 된다. 이 상태에서, ESD-전압은 입-출력 패드(5) 및 접지 단자(9) 사이에 가해지고, P-웰(3)의 전위는 급속하게 상승하며, 스냅백은 nMOS 보호 소자에서 발생한다.

P-웰(3)이 접지될 때, 스냅백 트리거 전압은 7V가 된다. 반대로, 이 예에서 스냅백 전압은 5V로 저하된다.

(제 2 예)

도 12 및 도 13에 관하여, 본 발명에 따른 반도체 집적 회로의 입-출력 보호 장치의 제 2 예에 대하여 설명할 것이다.

제 2 예에서, 제어 회로는 용량 소자(18) 및 저항 소자(17)로 구성된다. 용량 소자(18)는 도 12에 도시된 것처럼, N-웰(4) 상의 폴리실리콘 및 게이트 산화막을 침착시킴으로써 형성되는 MOS 용량(16)으로 구성된다. 반면에, 저항 소자(17)는 필드 산화막에서 게이트 폴리실리콘을 소망의 크기로 패터닝함으로써 형성된다.

여기서, 용량 소자(18) 및 저항 소자(17)의 값들은 CR 시정수가 약 10nsec의 ESD 펄스의 상승 시간을 고려하여 10nsec 이상이 되도록 선택된다. 특히, 용량 값은 약 2㎊으로 설정되는 반면, 저항 값은 약 7㏀으로 설정된다.

제 2 예에서, P-웰(3)의 전압은 ESD가 가해질 때, 용량 소자(18) 결합 효과에 의해 더욱 급속하게 상승한다. 결과적으로 스냅백 트리거 전압은 4V로 저하될 수 있다.

(제 3 예)

도 14에 관하여, 본 발명에 따른 반도체 집적 회로의 입-출력 보호 장치의 제 3 예에 대하여 설명할 것이다.

제 3 예에서, 적층 도전체들 사이에 용량 절연막을 끼워 넣음으로써 형성되는 메탈 용량은 용량 소자로 사용된다.

이 경우에, 메탈 용량 상부 전극(19) 및 메탈 용량 하부 전극(20)이 텅스텐 실리사이드(WSix)에 의해 각각 형성된다.

저항 소자(17)는 제 2 예에서와 같은 방법으로 필드 산화막 상의 게이트 폴리실리콘을 패터닝함으로써 형성된다.

제 3 예에서, 스냅백 트리거 전압은 제 2 예에서처럼, 4V로 저하될 수 있다.

(제 4 예)

도 15에 관하여, 본 발명에 따른 반도체 집적 회로의 입-출력 보호 장치의 제 4 예에 대하여 설명될 것이다.

제 4 예에서, 인버터(13), 용량 소자(18), 및 저항 소자(17)는 nMOS 보호 소자의 P-웰 제어 회로로서 접속된다.

제 4 예에서, 제 1 내지 제 3 예들에서와 동일한 효과가 획득되거나 실현될 수 있다.

(제 5 예)

도 16에 관하여, 본 발명에 따른 반도체 집적 회로의 입-출력 보호 장치의 제 5 예에 대하여 설명될 수 있다.

제 5 예에서, nMOS 보호 장치의 P-웰(3)은 제 1 예와 동일한 방법으로 인버터(13)에 의해 제어된다. 이러한 환경 하에서, N-형 확산층(7)은 N-웰(4)에서 형성되고, 접지 단자(9)에 접속된다.

이 경우에, 디프 N-웰(2)은 제 1 예에서, 900keV의 이온 주입 에너지(ion implanting energy)를 갖는 이온들을 주입함으로써 형성된다. 대조적으로, 디프 N-웰(2)은 제 5 예에서 600keV의 에너지에 의해 얕은 깊이로 형성된다.

인 농도가 제 1 예에서 1 ×10¹⁸/㎝³과 같을지라도, 인 농도는 제 5 예에서 3×10¹⁸/㎝³과 같으며, 제 1 예의 농도보다 더 높다.

ESD-전압이 입-출력 패드(5) 및 접지 단자(9) 사이에 가해질 때, N-형 드레인 확산층(7a), P-웰(3), 및 N-형 소스 확산층(7b)으로 구성되는 종형 NPN 쌍극성 트랜지스터(VNPN)(21)는 턴온된다.

또한, 디프 N-웰(2)은 깊이가 얕아지고, 불순물 농도가 높아지며, 접지 단자(9)에 접속된다. 그러므로, N-형 드레인 확산층(7a), P-웰(3), 및 디프 N-웰(2)로 구성된 종형 NPN 쌍극성 트랜지스터(VNPN)(21)는 ESD-전류를 방전하는 역할을 한다. 이러한 구조에 대하여, 단위 크기당 방전 능력을 크게 향상시킬 수 있다.

본 발명에 따라서, 실리사이드로서 역할을 하는 확산층이 얕은 접합을 가지고, 게이트 산화막이 집적 회로의 감소로 얇아질 때, 충분한 ESD 강인성이 유지될 수 있다.

또한, 본 발명에 따른 보호 장치는 드레인, 게이트, 소스 및 보디를 갖는 MOS 구조로 구성된다.

이 구조를 가지고, 보디는 스냅백 트리거 전압을 저하시키기 위해 반도체 기판으로부터 전기적으로 절연된다. 그러므로, ESD 보호 능력은 강화될 수 있다.

그러므로, ESD 강인성은 게이트의 접속 방법에 독립적이다. 결과적으로, 보호 장치는 동일 구조를 갖는 보호 장치에서 배선들을 통해 게이트의 접속 방법을 교환함으로써 입력 버퍼, 출력 버퍼, 및 입력/출력 버퍼 중 임의의 하나로서 적용가능하다.

게다가, 게이트 및 보디가 접지 단자에 접속되는 종래의 nMOS 소자가 약 40Å의 게이트 산화막 두께를 갖는 0.18㎛ 룰(rule)의 CMOS 반도체 집적 회로에 인가되는 경우에서, Human Body Model(HBM) ESD 시험을 실행했을 때, 내부 회로의 게이트 산화막이 500V 이하에서 파괴된다.

대조적으로, 본 발명에서, 200V 이상의 ESD-전압은 입-출력 보호 장치가 적용될 때, 유지될 수 있다.

또한, 출력 버퍼는 ESD가 가해질 때, nMOS 보호 장치의 게이트 전압이 상승하도록 개선된 보호 장치로 구성될 수 있다.

이 경우와 비교하여, 동등한 ESD 강인성은 본 발명의 절반 크기로 유지될 수 있다.

그러므로, 본 발명이 몇가지 실시예들 및 예들에 관련하여 이미 공개되었지만, 본 기술 분야의 숙련자들은 여러가지 다른 방법들로 쉽게 실행할 수 있을 것이다.

Claims

반도체 기판 상에 형성된 입-출력 보호 장치에 있어서,

드레인 확산층, 게이트, 소스 확산층 및 보디를 갖는 MOS 보호 소자와,

상기 드레인 확산층에 접속된 입-출력 패드와,

상기 게이트에 접속된 내부 회로와,

상기 보디에 접속된 제어 회로, 및

상기 소스 확산층에 접속된 제 1 고정 전압 단자를 포함하고,

상기 보디는 상기 반도체 기판으로부터 전기적으로 절연되어 있는 입-출력 보호 장치.
제 1 항에 있어서,

상기 제어 회로는 확산층을 통해 상기 보디에 접속되는 입-출력 보호 장치.
제 1 항에 있어서,

상기 반도체 기판은 제 1 전도형을 갖고,

상기 보디는 상기 제 1 전도형을 갖는 제 1 웰(well)에 의해 구성되며,

상기 보디는 제 2 전도형을 갖는 제 2 웰을 통해 상기 반도체 기판으로부터 전기적으로 절연되고,

상기 제 2 전도형은 상기 제 1 전도형에 대향하며, 상기 제 1 웰과 상기 반도체 기판 사이에서 형성되는 입-출력 보호 장치.
제 3 항에 있어서,

상기 제 1 전도형은 P-형이고, 상기 제 2 전도형은 N-형인 입-출력 보호 장치.
제 1 항에 있어서,

상기 반도체 기판은 제 1 전도형을 갖고,

상기 보디는 제 1 전도형을 갖는 웰에 의해 구성되며,

상기 보디는 절연체를 통해 상기 반도체 기판으로부터 전기적으로 절연되고,

상기 절연체는 상기 웰과 상기 반도체 기판 사이에서 형성되는 입-출력 보호 장치.
제 5 항에 있어서,

상기 제 1 전도형은 P-형이고, 상기 절연체는 SOI 층인 입-출력 보호 장치.
제 1 항에 있어서,

상기 제어 회로는 입력 단자 및 출력 단자를 갖는 인버터이고,

상기 입력 단자는 제 2 고정 전압 단자에 접속되고,

상기 출력 단자는 상기 보디에 접속되는 입-출력 보호 장치.
제 7 항에 있어서,

상기 출력 단자는 확산층을 통해 상기 보디에 접속되는 입-출력 보호 장치.
제 1 항에 있어서,

상기 제어 회로는 용량 소자와 저항 소자로 구성되고,

상기 용량 소자는 상기 입-출력 패드 및 상기 보디 사이에 접속되고,

상기 저항 소자는 상기 보디와 상기 제 1 고정 전압 단자 사이에 접속되는 입-출력 보호 장치.
제 1 항에 있어서,

상기 제어 회로는 인버터, 용량 소자 및 저항 소자로 구성되고, 상기 인버터는 입력 단자 및 출력 단자를 가지며,

상기 저항 소자는 제 2 고정 전압 단자와 상기 입력 단자 사이에 접속되고,

상기 용량 소자는 상기 입력 단자 및 상기 제 1 고정 전압 단자 사이에 접속되고,

상기 출력 단자는 상기 보디에 접속되는 입-출력 보호 장치.
제 3 항에 있어서,

상기 제 2 웰은 상기 제 1 고정 전압 단자에 접속되는 입-출력 보호 장치.
제 1 항에 있어서,

상기 제어 회로는 포지티브 ESD-전압이 입-출력 패드에 가해질 때, 상기 보디의 전위를 증가시킴으로써 스냅백 트리거 전압(snapback trigger voltage)을 감소시키는 역할을 하는 입-출력 보호 장치.
반도체 기판 상에 형성된 입-출력 보호 장치에 있어서,

드레인 확산층, 게이트, 소스 확산층 및 보디를 갖는 MOS 보호 소자와,

상기 드레인 확산층에 접속된 입출력 패드와,

상기 보디에 접속된 제어 회로와,

상기 소스 확산층 및 상기 게이트에 접속된 제 1 고정 전압 단자를 포함하며,

상기 보디는 상기 반도체 기판으로부터 전기적으로 절연되는 입-출력 보호 장치.