JP2014241497A - 半導体集積回路 - Google Patents

Abstract

【課題】低コストでＥＭＳを改善した半導体集積回路を提供する。【解決手段】パッド１０は、ハイレベルまたはローレベルをとる入力信号が入力される。第１保護素子２４は、ＥＳＤに耐えうるよう設計されたＮチャンネルＭＯＳＦＥＴである第１トランジスタＭ１を含む。第２保護素子２６は、ＥＳＤに耐えうるよう設計されたＰチャンネルＭＯＳＦＥＴである第２トランジスタＭ２を含む。容量素子３２は第２ライン２０と接続されており、フィルタ抵抗Ｒ１とともにＲＣフィルタ３０を形成する。容量素子３２は、第１トランジスタＭ１と同じデバイス構造を有する第３トランジスタＭ３および第２トランジスタＭ２と同じデバイス構造を有する第４トランジスタＭ４の少なくとも一方を含む。【選択図】図１

Description

本発明は、半導体集積回路に関する。

半導体集積回路を搭載する製品には、人体や他の機器からの静電気放電やその他のノイズ（ＥＭＩ：Electro Magnetic Interferenceとも称される）による誤動作を抑制するために、さまざまな対策がなされている。こうした対策は半導体集積回路以外の部分、たとえば製品の筐体や内部の配線等に施されるものと、半導体集積回路に施されるものに分けられる。近年、半導体集積回路に対する電磁感受性（ＥＭＳ：Electro Magnetic Susceptibility）の要求はますます高まっている。

たとえば特許文献１には、ＲＣフィルタを利用して半導体集積回路に混入するノイズを除去する技術が開示される。この技術では、保護対象の半導体集積回路に相当する第１の半導体チップと、ＲＣフィルタが形成される第２の半導体チップを積層構造とし、第２チップのＲＣフィルタを経由して、外部からの信号が第１の半導体チップ上の半導体集積回路に入力されるようになっている。

特開２００５−２５２１２３号公報

しかしながら、特許文献１の構成では、ＲＣフィルタは、半導体集積回路である第１半導体チップ上のパッドに直接混入するノイズを有効に除去することはできない。ＲＣフィルタを搭載するための別のチップが必要となるため、部品コストが上昇し、また組み立てコストも高くなる。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、低コストでＥＭＳを改善した半導体集積回路の提供にある。

本発明のある態様は、半導体集積回路に関する。半導体集積回路は、ハイレベルまたはローレベルをとる入力信号が入力されるパッドと、内部回路と、電源ラインと、接地ラインと、フィルタ抵抗と、保護抵抗と、フィルタ抵抗の第１端子とパッドを接続する第１ラインと、フィルタ抵抗の第２端子と保護抵抗の第１端子を接続する第２ラインと、保護抵抗の第２端子と内部回路を接続する第３ラインと、ドレインが第１ラインと接続され、ソース、ゲートおよびバックゲートが接地ラインに接続され、ＥＳＤに耐えうるよう設計されたＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタを含む第１保護素子と、ドレインが第１ラインと接続され、ソース、ゲートおよびバックゲートが電源ラインに接続され、ＥＳＤに耐えうるよう設計されたＰチャンネルＭＯＳＦＥＴである第２トランジスタを含む第２保護素子と、第１トランジスタと同じデバイス構造を有するＮチャンネルＭＯＳＦＥＴである第３トランジスタおよび第２トランジスタと同じデバイス構造を有するＰチャンネルＭＯＳＦＥＴである第４トランジスタの少なくとも一方を含む第２ラインと接続された容量素子であって、フィルタ抵抗とともにＲＣフィルタを形成する容量素子と、を備える。

本発明者は、パッドの近傍には、ＥＳＤ対策用の保護素子が配置されており、この保護素子と同じタイプのトランジスタを容量として利用しうることに着目した。この態様によると、半導体基板内に、ＥＳＤ用の保護素子を用いてＲＣフィルタを形成することにより、低コストで内部回路に対するノイズの影響を低減できる。また、半導体集積回路に集積化されるＲＣフィルタにも、ＥＳＤ耐性が求められるところ、ＲＣフィルタの前段に、第１、第２保護素子が配置され、加えてＲＣフィルタ自身をＥＳＤ用の保護素子を用いて構成することにより、ＲＣフィルタの信頼性も高めることができる。

第１トランジスタ、第２トランジスタおよびフィルタ抵抗のセットと、第３トランジスタ、第４トランジスタおよび保護抵抗のセットはそれぞれ、所定配置されたＮチャンネルＭＯＳＦＥＴ、ＰチャンネルＭＯＳＦＥＴおよび抵抗素子を含むスタンダードセルで構成されてもよい。
半導体集積回路の設計段階において、ＥＭＳが要求されるパッドの近傍にスタンダードセルを複数個、あらかじめ配置しておく。そしてスタンダードセル内の素子を接続するメタル配線を、半導体集積回路の用途や仕様に応じて設計することにより、半導体集積回路に最適な入出力回路を構成することができる。

ＰチャンネルＭＯＳＦＥＴおよびＮチャンネルＭＯＳＦＥＴはそれぞれ、複数のトランジスタ要素を含み、複数のトランジスタ要素を接続するメタル配線の変更により、トランジスタサイズが設計変更可能に構成されてもよい。
特に、第３、第４トランジスタのサイズは、ＲＣフィルタの容量素子の容量値に相当する。この態様によれば、ＥＭＳと半導体集積回路の仕様を両立できるように、ＲＣフィルタの時定数を設計することができる。

抵抗素子は、複数の抵抗要素を含み、メタル配線の変更により抵抗値が設計変更可能に構成されてもよい。
この態様によれば、ＥＭＳと半導体集積回路の仕様を両立できるように、ＲＣフィルタの時定数を設計することができる。

スタンダードセルは、内部回路が配置される回路領域の外周に位置するＩ／Ｏ領域にパッドと隣接して配置されてもよい。

複数のスタンダードセルが、半導体基板の一辺に沿って配置されており、スタンダードセルに含まれるＮチャンネルＭＯＳＦＥＴ、ＰチャンネルＭＯＳＦＥＴおよび抵抗素子は、一辺と垂直な方向にレイアウトされてもよい。

接地ラインは、複数のスタンダードセルに含まれる複数のＮチャンネルＭＯＳＦＥＴとオーバーラップするように一辺に沿って形成され、電源ラインは、複数のスタンダードセルに含まれる複数のＰチャンネルＭＯＳＦＥＴとオーバーラップするように一辺に沿って形成されてもよい。
この態様によれば、効率的なレイアウトが実現される。

入力信号は、そのエッジによって内部回路が反応する信号であってもよい。入力信号は、クロック信号、パワーオンリセット信号、テスト用信号のいずれかであってもよい。

半導体集積回路は、内部回路からの信号をパッドから出力する出力バッファをさらに備えてもよい。出力バッファは、第１トランジスタと同じデバイス構造を有し、ドレインが第１ラインと接続され、ソースおよびバックゲートが接地ラインに接続され、ゲートに内部回路からの信号が入力された第５トランジスタと、第２トランジスタと同じデバイス構造を有し、ドレインが第１ラインと接続され、ソースおよびバックゲートが電源ラインに接続され、ゲートに内部回路からの信号が入力された、第６トランジスタと、を含んでもよい。
この態様によれば、出力バッファを構成する第５トランジスタ、第６トランジスタを、第１トランジスタ、第２トランジスタと同様に、ＥＳＤのサージを逃がす経路として機能させることができる。

第１トランジスタ、第２トランジスタおよびフィルタ抵抗のセットと、第３トランジスタ、第４トランジスタおよび保護抵抗のセットはそれぞれ、所定配置されたＮチャンネルＭＯＳＦＥＴ、ＰチャンネルＭＯＳＦＥＴおよび抵抗素子を含むスタンダードセルで構成され、第５トランジスタおよび第６トランジスタは、第１トランジスタ、第２トランジスタおよびフィルタ抵抗のセットに対応するスタンダードセル内に形成されてもよい。

第２ラインの一部は、有意なインダクタンスを有するように形成されてもよい。この態様によれば、ＲＣＬフィルタを形成することができ、ＲＣフィルタに比べて、帯域、遅延時間、位相特性を、より柔軟に設計することができる。

容量素子は、第３トランジスタおよび第４トランジスタの少なくとも一方のＰＮ接合容量を利用して形成されてもよい。

容量素子は、第３トランジスタおよび第４トランジスタの少なくとも一方のゲート容量を利用して形成されてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、低コストでＥＭＳを改善した半導体集積回路を提供できる。

実施の形態に係る半導体集積回路の回路図である。 図２（ａ）、（ｂ）は、半導体集積回路のレイアウト図である。 図３（ａ）、（ｂ）は、スタンダードセルのレイアウトの一例を示す図である。 第１の変形例に係る半導体集積回路の回路図である。 第２の変形例に係る半導体集積回路の回路図である。 第３の変形例に係る半導体集積回路の回路図である。 図７（ａ）、（ｂ）は、第４の変形例に係る半導体集積回路のレイアウト図および回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る半導体集積回路２の回路図である。
半導体集積回路２は、パッド１０、内部回路１２、電源ライン１４、接地ライン１６、フィルタ抵抗Ｒ１、保護抵抗Ｒ２、第１ライン１８、第２ライン２０、第３ライン２２、第１保護素子２４、第２保護素子２６、容量素子３２、入力回路３４を備える。

パッド１０には、外部からの、ハイレベルまたはローレベルをとる入力信号が入力される。入力信号は、そのエッジによって内部回路１２が反応する信号であり、たとえば、クロック信号、パワーオンリセット信号、テスト用信号などが例示される。

第１ライン１８は、フィルタ抵抗Ｒ１の第１端子とパッド１０を接続する。第２ライン２０は、フィルタ抵抗Ｒ１の第２端子と保護抵抗Ｒ２の第１端子を接続する。第３ライン２２は、保護抵抗Ｒ２の第２端子と内部回路１２を接続する。保護抵抗Ｒ２から内部回路１２に至る第３ライン２２の経路上には、入力回路３４が挿入される。なお入力回路３４は、内部回路１２に内蔵されてもよい。

第１保護素子２４は、ＮチャンネルＭＯＳＦＥＴである第１トランジスタＭ１を含む。第１トランジスタＭ１は、ＥＳＤに耐えうるよう設計されている。このようなＥＳＤ保護用のトランジスタは、ＥＳＤ保護素子とも称される。第１トランジスタＭ１のドレインは第１ライン１８と接続され、そのソース、ゲートおよびバックゲートは接地ライン１６に接続される。

第２保護素子２６は、ＰチャンネルＭＯＳＦＥＴである第２トランジスタＭ２を含む。第２トランジスタＭ２も、第１トランジスタＭ１と同様にＥＳＤに耐えうるよう設計されたＥＳＤ保護素子である。第２トランジスタＭ２のドレインは第１ライン１８と接続され、そのソース、ゲートおよびバックゲートは電源ライン１４に接続される。

容量素子３２は第２ライン２０と接続されており、フィルタ抵抗Ｒ１とともにＲＣフィルタ３０を形成する。容量素子３２は、第３トランジスタＭ３および第４トランジスタＭ４の少なくとも一方を含む。第３トランジスタＭ３は、第１トランジスタＭ１と同じデバイス構造を有するＮチャンネルＭＯＳＦＥＴであり、第４トランジスタＭ４は、第２トランジスタＭ２と同じデバイス構造を有するＰチャンネルＭＯＳＦＥＴである。

図１には、容量素子３２が、第３トランジスタＭ３および第４トランジスタＭ４の両方を含む場合が図示される。また図１の容量素子３２は、第３トランジスタＭ３および第４トランジスタＭ４のＰＮ接合容量を利用して形成される。具体的には第３トランジスタＭ３のゲート、バックゲート、ソースは接地ライン１６と接続されており、第４トランジスタＭ４のゲート、バックゲート、ソースは電源ライン１４と接続される。

図２（ａ）、（ｂ）は、半導体集積回路２のレイアウト図である。図２（ａ）は、半導体集積回路２全体を示す。半導体集積回路２は半導体基板１００に集積化され、半導体基板１００の中央の回路領域１０４には、内部回路が形成される。回路領域１０４の外側のＩ／Ｏ領域１０６には、複数のパッド１０２が形成されている。

複数のパッド１０２のうち、ＥＭＳを高めるべきパッド１０にはハッチングを付している。このパッド１０の近傍のＩ／Ｏ領域１０６には、そのパッド１０に接続されるＲＣフィルタ３０等を含む入出力回路１０８が形成される。

第１トランジスタＭ１、第２トランジスタＭ２およびフィルタ抵抗Ｒ１のセットと、第３トランジスタＭ３、第４トランジスタＭ４および保護抵抗Ｒ２のセットはそれぞれ、スタンダードセル４０＿１、４０＿２で構成される。

図２（ｂ）は、半導体集積回路２のひとつのパッド１０の周辺のレイアウトを示す。このレイアウト図には、主たる配線と構成要素のみが示される。スタンダードセル４０＿１、４０＿２はそれぞれ、所定配置されたＮチャンネルＭＯＳＦＥＴ４２、ＰチャンネルＭＯＳＦＥＴ４４および抵抗素子４６を含む。また本実施の形態において、スタンダードセル４０は、入力回路３４を形成するためのトランジスタ素子４８も有する。

第１トランジスタＭ１、第２トランジスタＭ２、フィルタ抵抗Ｒ１は、スタンダードセル４０＿１のＮチャンネルＭＯＳＦＥＴ４２、ＰチャンネルＭＯＳＦＥＴ４４、抵抗素子４６を用いて形成される。
第３トランジスタＭ３、第４トランジスタＭ４、保護抵抗Ｒ２は、スタンダードセル４０＿２のＮチャンネルＭＯＳＦＥＴ４２、ＰチャンネルＭＯＳＦＥＴ４４、抵抗素子４６を用いて形成される。

複数のスタンダードセル４０＿１、４０＿２は、Ｉ／Ｏ領域１０６のパッド１０の近傍に、半導体基板１００の一辺Ｅ１に沿って配置される。スタンダードセル４０に含まれるＮチャンネルＭＯＳＦＥＴ４２、ＰチャンネルＭＯＳＦＥＴ４４および抵抗素子４６は、一辺Ｅ１と垂直な方向にレイアウトされる。入力回路３４を形成するトランジスタ素子４８は、保護抵抗Ｒ２よりも内部回路側に配置される。

接地ライン１６は、複数のスタンダードセル４０＿１、４０＿２に含まれる複数のＮチャンネルＭＯＳＦＥＴ４２とオーバーラップするように一辺Ｅ１に沿って形成され、電源ライン１４は、複数のスタンダードセル４０＿１、４０＿２に含まれる複数のＰチャンネルＭＯＳＦＥＴ４４とオーバーラップするように一辺Ｅ１に沿って形成される。

ＮチャンネルＭＯＳＦＥＴ４２とＰチャンネルＭＯＳＦＥＴ４４は入れ替えてもよい。この場合、電源ライン１４と接地ライン１６を入れ替えればよい。

図３（ａ）、（ｂ）は、スタンダードセル４０のレイアウトの一例を示す図である。
図３（ａ）は、スタンダードセル４０の平面図である。ＮチャンネルＭＯＳＦＥＴ４２およびＰチャンネルＭＯＳＦＥＴ４４はそれぞれ、複数のトランジスタ要素５０、５２を含む。ＮチャンネルＭＯＳＦＥＴ４２、ＰチャンネルＭＯＳＦＥＴ４４のサイズは、複数のトランジスタ要素５０を接続するメタル配線およびビアホール、ランドのデザインに応じて、設計変更可能となっている。

たとえば複数のトランジスタ要素５０、５２は、半導体基板１００の一辺Ｅ１と平行な方向に並べて配置される。隣接するトランジスタ要素５０（５２）は、ドレイン領域またはソース領域を共有してもよい。

また、抵抗素子４６は、複数の抵抗要素５４を含む。抵抗素子４６は、複数の抵抗要素５４の中から、必要ないくつかを結線することにより形成される。つまり抵抗素子４６は、メタル配線の変更により抵抗値が設計変更となっている。

図３（ｂ）は、図３（ａ）のＡ−Ａ線の断面図である。半導体集積回路２は、Ｐ型の半導体層６０と、その上に形成された複数の配線層１Ｍ〜３Ｍ、各配線層１Ｍ〜３Ｍおよび半導体層６０を接続するコンタクトＣＴおよびビアホール（スルーホール）１Ｔ、２Ｔと、を備える。複数のトランジスタ要素５０は、横方向に並べて配置される。たとえばスタンダードセル４０＿１に着目すると、複数のトランジスタ要素５０のうち、第１トランジスタＭ１に要求されるトランジスタサイズに応じた個数のトランジスタ要素５０のドレインが第１ライン１８（図３（ｂ）に不図示）に接続され、ゲートＧ、バックゲートＢＧ、ソースＳが、接地ライン１６に接続される。各トランジスタ要素５０のソースＳ、ドレインＤ、バックゲートＢＧは、Ｎ型拡散層Ｎ＋である。

以上が半導体集積回路２の構成である。続いてその動作を説明する。
図１に戻る。半導体集積回路２の実動作状態においてパッド１０にノイズが混入しうる。あるいは半導体集積回路２のＥＭＳ試験に際して、半導体集積回路２が搭載される製品の電源配線、接地配線にノイズの印加が行われる。このときＥＳＤサージによるノイズが、パッド１０に混入する。

パッド１０に混入したノイズのうち、大振幅の成分は、一部は第１保護素子２４および第２保護素子２６を経由して接地ライン１６、電源ライン１４に逃がされる。また、ノイズのうち高周波成分は、第１ライン１８を伝搬してＲＣフィルタ３０に入力される。この高周波ノイズは、ＲＣフィルタ３０により除去される。したがって、内部回路１２には、本来到達すべき信号のみが到達し、ノイズによる誤動作を抑制することができる。

パッド１０の近傍には、ＥＳＤ対策用の保護素子２４、２６が配置されており、この保護素子２４、２６と同じタイプのトランジスタが容量素子３２として利用されている。したがって、実施の形態に係る半導体集積回路２によれば、半導体基板１００内に、ＥＳＤ用の保護素子を用いてＲＣフィルタ３０を形成することにより、低コストで内部回路１２に対するノイズの影響を低減できる。

特に、図２（ａ）、（ｂ）に示すように、スタンダードセル４０＿１、４０＿２をＩ／Ｏ領域１０６に形成することにより、ＲＣフィルタ３０を挿入したことによるチップ面積およびコストの増大は無視することができる。

また、半導体集積回路に集積化されるＲＣフィルタにも、ＥＳＤ耐性が求められるところ、ＲＣフィルタ３０の前段に、第１保護素子２４、第２保護素子２６が配置され、加えてＲＣフィルタ自身をＥＳＤ用の保護素子を用いて構成されているため、ＲＣフィルタ３０の信頼性も高めることができる。

ここでＲＣフィルタ３０のカットオフ周波数（時定数）は、パッド１０に混入するノイズの周波数に応じて設計される。典型的には、ＲＣフィルタ３０には数ｐｓの時定数が要求されるところ、容量素子３２の容量値は数ｐＦであるから、フィルタ抵抗Ｒ１の抵抗値は数ｋΩのオーダーとなる。したがって、パッド１０から内部回路１２側をみたインピーダンスに着目すると、フィルタ抵抗Ｒ１より内部回路１２側は十分にハイインピーダンスであるため、容量素子３２は、パッド１０からみた半導体集積回路２の入力インピーダンスに影響を与えない。したがって、半導体集積回路２に信号を送信する回路の送信端から見た場合には、ＲＣフィルタ３０に起因する波形なまりは無視でき、信号波形に関する仕様は満たされる。

ＲＣフィルタ３０は、ノイズ抑制の効果が期待される反面、ノイズ以外の内部回路１２が受信すべき入力信号を遅延させる。これにより、たとえば半導体集積回路２の仕様として、入力信号を処理して外部に出力すべき時間が規定されている場合、ＲＣフィルタ３０の遅延により、この仕様を満たさなくされる恐れもある。つまりＲＣフィルタ３０の時定数は、半導体集積回路２の信号処理時間と、ノイズ抑制の効果のバランスを考慮して設計する必要があり、時として、トライアンドエラーによる設計変更も必要となる。実施の形態に係る半導体集積回路２によれば、半導体集積回路２の入力部は、スタンダードセル４０＿１、４０＿２により構成されており、容量素子３２の容量値は、第３トランジスタＭ３あるいは第４トランジスタＭ４のトランジスタサイズに応じているため、素子配置を変更することなく、配線層（およびコンタクト層、ビアホール層）のマスクの修正により調節することができる。同様に図３（ａ）に示すように、抵抗素子４６を複数の抵抗要素５４を用いて構成することにより、フィルタ抵抗Ｒ１の抵抗値も、素子配置を変更することなく、配線層（およびコンタクト層、ビアホール層）のマスクの修正により調節することができる。つまり実施の形態に係る半導体集積回路２によれば、ＲＣフィルタ３０の設計変更の必要性が生じた場合でも、メタル配線層（およびコンタクト層、ビアホール層）のマスクのみを修正すれば足りるため、コストダウンを図ることができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を説明する。

（第１の変形例）
図４は、第１の変形例に係る半導体集積回路２ａの回路図である。この半導体集積回路２ａは、図１の半導体集積回路２と比べて、２つの着目すべき相違点を有する。
第１の相違点は、容量素子３２が、第３トランジスタＭ３のゲート容量を利用して形成されることである。具体的には、第３トランジスタＭ３のゲートは第２ライン２０と接続され、バックゲートが接地ライン１６と接続される。第３トランジスタＭ３のソース、ドレインは接地ライン１６と接続され、あるいはオープンとされる。

第２の相違点は、第３トランジスタＭ３および第４トランジスタＭ４のうち、一方のみ（ここではＭ３）が利用されている点である。容量素子３２の容量値が小さくてよい場合には、一方のみを使用することができる。
第３トランジスタＭ３と第４トランジスタＭ４の一方のみを使用した場合、以下の効果を得ることができる。容量素子３２を形成するトランジスタは、サージに対する保護素子としても動作する。したがってサージが入力された場合には、容量素子３２を構成するトランジスタＭ３、Ｍ４を経由して電流（サージ電流という）が流れ、このサージ電流は当然のことながら、第２ライン２０も経由することになる。図１の半導体集積回路２では、第３トランジスタＭ３と第４トランジスタＭ４の２経路にサージ電流が流れるのに対して、図４の半導体集積回路２ａでは、第２ライン２０にはほとんど電流が流れない。したがって、第２ライン２０に流れるサージ電流は半導体集積回路２ａの方が小さく、したがって第２ライン２０の電流容量は、図１の半導体集積回路２の第２ライン２０のそれに比べて小さくてよい。このことは、第２ライン２０を細い配線で形成できることを意味し、第２ライン２０をインダクタンス素子として利用しうることを意味する。

なおこの変形例においても、スタンダードセル４０自体は、図２のそれと同じものを利用でき、メタル配線のみの修正で足りる。

（第２の変形例）
実施の形態では、パッド１０に、外部から信号が入力される半導体集積回路２について説明したが、第２の変形例に係る半導体集積回路２ｂは、パッド１０から信号を入出力する。

図５は、第２の変形例に係る半導体集積回路２ｂの回路図である。半導体集積回路２ｂは、図１の半導体集積回路２に加えて、内部回路１２からの信号をパッド１０から出力する出力バッファ７０および出力回路２８をさらに備える。

出力バッファ７０は、第５トランジスタＭ５および第６トランジスタＭ６を備える。第５トランジスタＭ５は、第１トランジスタＭ１と同じデバイス構造を有し、ドレインが第１ライン１８と接続され、ソースおよびバックゲートが接地ライン１６に接続され、ゲートに内部回路１２からの信号が入力される。第６トランジスタＭ６は、第２トランジスタＭ２と同じデバイス構造を有し、ドレインが第１ライン１８と接続され、ソースおよびバックゲートが電源ライン１４に接続され、ゲートに内部回路１２からの信号が入力される。

第５トランジスタＭ５および第６トランジスタＭ６のゲートと、内部回路１２との間には、出力回路２８が挿入されてもよい。

出力バッファ７０および出力回路２８は、スタンダードセル４０＿１の内部に形成することが好ましい。具体的には、図２（ｂ）のレイアウト図において、ＮチャンネルＭＯＳＦＥＴ４２の一部が第１トランジスタＭ１として利用され、残りが、出力バッファ７０の第５トランジスタＭ５に利用される。同様にＰチャンネルＭＯＳＦＥＴ４４の一部が第２トランジスタＭ２として利用され、残りが出力バッファ７０の第６トランジスタＭ６に利用される。

また、出力回路２８は、スタンダードセル４０＿１のトランジスタ素子４８を用いて形成される。

なお、第２の変形例において、スタンダードセル４０＿１のＮチャンネルＭＯＳＦＥＴ４２のすべてを第５トランジスタＭ５とし、ＰチャンネルＭＯＳＦＥＴ４４のすべてを第６トランジスタＭ６としてもよい。

この変形例では、出力バッファ７０を構成する第５トランジスタＭ５、第６トランジスタＭ６を、第１トランジスタＭ１、第２トランジスタＭ２と同様に、ＥＳＤのサージを逃がす経路（ＥＳＤ保護素子）として機能させることができる。つまり、出力バッファ７０を設けたことによって、ＥＳＤ耐性が低下しないという利点がある。

（第３の変形例）
図６は、第３の変形例に係る半導体集積回路２ｃの回路図である。半導体集積回路２ｃにおいて、第２ライン２０の一部は、有意なインダクタンス２１を有するように形成される。たとえば、第２ライン２０の一部を、図２（ｂ）の第２ライン２０よりも細い配線で蛇行して形成し、あるいはスパイラル状に形成することで、インダクタンス２１をもたせることができる。
この変形例によれば、ＲＣＬフィルタを形成することができ、ＲＣフィルタに比べて、帯域、遅延時間、位相特性を、より柔軟に設計することができる。

（第４の変形例）
図７（ａ）、（ｂ）は、第４の変形例に係る半導体集積回路２ｄのレイアウト図および回路図である。Ｉ／Ｏ領域１０６内のパッド１０の近傍には、半導体基板１００の一辺Ｅ１に沿って、３個以上のスタンダードセル４０が並べられている。

半導体集積回路２ｄの設計者は、メタル配線やビアホールのマスクの変更により、使用するスタンダードセル４０の個数を変更することができる。これにより、図７（ｂ）に示すように、ＲＣフィルタ３０の段数を変更することができる。図７（ｂ）には、３個のスタンダードセル４０を使用し、したがって２個のＲＣフィルタ３０が挿入される場合を示す。なお、入力回路３４はスタンダードセル４０＿１〜４０＿３のいずれに構成してもよい。ＲＣフィルタ３０の段数を変化させることにより、除去可能なノイズの周波数をより広い範囲で調節することができる。

以上、実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。

２…半導体集積回路、１０…パッド、１２…内部回路、１４…電源ライン、１６…接地ライン、１８…第１ライン、２０…第２ライン、２２…第３ライン、２４…第１保護素子、２６…第２保護素子、２８…出力回路、３０…ＲＣフィルタ、３２…容量素子、３４…入力回路、４０…スタンダードセル、４２…ＮチャンネルＭＯＳＦＥＴ、４４…ＰチャンネルＭＯＳＦＥＴ、４６…抵抗素子、４８…トランジスタ素子、Ｒ１…フィルタ抵抗、Ｒ２…保護抵抗、５０，５２…トランジスタ要素、５４…抵抗要素、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、６０…半導体層、７０…出力バッファ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、１００…半導体基板、１０２…パッド、１０４…回路領域、１０６…Ｉ／Ｏ領域、１０８…入出力回路。

Claims (16)

1. ハイレベルまたはローレベルをとる入力信号が入力されるパッドと、
   内部回路と、
   電源ラインと、
   接地ラインと、
   フィルタ抵抗と、
   保護抵抗と、
   前記フィルタ抵抗の第１端子と前記パッドを接続する第１ラインと、
   前記フィルタ抵抗の第２端子と前記保護抵抗の第１端子を接続する第２ラインと、
   前記保護抵抗の第２端子と前記内部回路を接続する第３ラインと、
   ドレインが前記第１ラインと接続され、ソース、ゲートおよびバックゲートが前記接地ラインに接続され、ＥＳＤに耐えうるよう設計されたＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタを含む第１保護素子と、
   ドレインが前記第１ラインと接続され、ソース、ゲートおよびバックゲートが前記電源ラインに接続され、ＥＳＤに耐えうるよう設計されたＰチャンネルＭＯＳＦＥＴである第２トランジスタを含む第２保護素子と、
   前記第１トランジスタと同じデバイス構造を有するＮチャンネルＭＯＳＦＥＴである第３トランジスタおよび前記第２トランジスタと同じデバイス構造を有するＰチャンネルＭＯＳＦＥＴである第４トランジスタの少なくとも一方を含む、前記第２ラインと接続された容量素子であって、前記フィルタ抵抗とともにＲＣフィルタを形成する容量素子と、
   を備えることを特徴とする半導体集積回路。
2. 前記第１トランジスタ、前記第２トランジスタおよび前記フィルタ抵抗のセットと、前記第３トランジスタ、前記第４トランジスタおよび前記保護抵抗のセットはそれぞれ、所定配置されたＮチャンネルＭＯＳＦＥＴ、ＰチャンネルＭＯＳＦＥＴおよび抵抗素子を含むスタンダードセルで構成されることを特徴とする請求項１に記載の半導体集積回路。
3. 前記ＰチャンネルＭＯＳＦＥＴおよび前記ＮチャンネルＭＯＳＦＥＴはそれぞれ、複数のトランジスタ要素を含み、前記複数のトランジスタ要素を接続するメタル配線の変更により、トランジスタサイズが設計変更可能に構成されることを特徴とする請求項２に記載の半導体集積回路。
4. 前記抵抗素子は、複数の抵抗要素を含み、メタル配線の変更により抵抗値が設計変更可能に構成されることを特徴とする請求項２または３に記載の半導体集積回路。
5. 前記スタンダードセルは、前記内部回路が配置される回路領域の外周に位置するＩ／Ｏ領域に前記パッドと隣接して配置されることを特徴とする請求項２から４のいずれかに記載の半導体集積回路。
6. 複数のスタンダードセルが、半導体基板の一辺に沿って配置されており、
   前記スタンダードセルに含まれる前記ＮチャンネルＭＯＳＦＥＴ、前記ＰチャンネルＭＯＳＦＥＴおよび抵抗素子は、前記一辺と垂直な方向にレイアウトされることを特徴とする請求項５に記載の半導体集積回路。
7. 前記接地ラインは、前記複数のスタンダードセルに含まれる複数の前記ＮチャンネルＭＯＳＦＥＴとオーバーラップするように前記一辺に沿って形成され、
   前記電源ラインは、前記複数のスタンダードセルに含まれる複数の前記ＰチャンネルＭＯＳＦＥＴとオーバーラップする箇所に形成されることを特徴とする請求項６に記載の半導体集積回路。
8. 前記入力信号は、そのエッジによって前記内部回路が反応する信号であることを特徴とする請求項１から７のいずれかに記載の半導体集積回路。
9. 前記入力信号は、クロック信号、パワーオンリセット信号、テスト用信号のいずれかであることを特徴とする請求項１から７のいずれかに記載の半導体集積回路。
10. 前記半導体集積回路は、前記内部回路からの信号を前記パッドから出力する出力バッファをさらに備え、
    前記出力バッファは、
    前記第１トランジスタと同じデバイス構造を有し、ドレインが前記第１ラインと接続され、ソースおよびバックゲートが前記接地ラインに接続され、ゲートに前記内部回路からの信号が入力された第５トランジスタと、
    前記第２トランジスタと同じデバイス構造を有し、ドレインが前記第１ラインと接続され、ソースおよびバックゲートが前記電源ラインに接続され、ゲートに前記内部回路からの信号が入力された、第６トランジスタと、
    を含むことを特徴とする請求項１から９のいずれかに記載の半導体集積回路。
11. 前記第１トランジスタ、前記第２トランジスタおよび前記フィルタ抵抗のセットと、前記第３トランジスタ、前記第４トランジスタおよび前記保護抵抗のセットはそれぞれ、所定配置されたＮチャンネルＭＯＳＦＥＴ、ＰチャンネルＭＯＳＦＥＴおよび抵抗素子を含むスタンダードセルで構成され、
    前記第５トランジスタおよび前記第６トランジスタは、前記第１トランジスタ、前記第２トランジスタおよび前記フィルタ抵抗のセットに対応するスタンダードセル内に形成されることを特徴とする請求項１０に記載の半導体集積回路。
12. 前記第２ラインの一部は、有意なインダクタンスを有するように形成されることを特徴とする請求項１から１１のいずれかに記載の半導体集積回路。
13. 前記容量素子は、前記第３トランジスタおよび前記第４トランジスタの少なくとも一方のＰＮ接合容量を利用して形成されることを特徴とする請求項１から１２のいずれかに記載の半導体集積回路。
14. 前記容量素子は、前記第３トランジスタおよび前記第４トランジスタの少なくとも一方のゲート容量を利用して形成されることを特徴とする請求項１から１２のいずれかに記載の半導体集積回路。
15. 前記スタンダードセルは、前記内部回路が配置される回路領域の外周に位置するＩ／Ｏ領域に前記パッドと隣接して、３個以上配置されることを特徴とする請求項２から４のいずれかに記載の半導体集積回路。
16. 前記ＲＣフィルタは、２個以上、直列に挿入されることを特徴とする請求項１から１５のいずれかに記載の半導体集積回路

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