JP2008147338A - 半導体集積回路装置 - Google Patents

Abstract

【課題】回路のノイズ対策とＥＳＤ保護の両方を実現することができるデカップリングコンデンサを備えた半導体集積回路装置を提供すること。
【解決手段】本発明の一態様に係る半導体集積回路装置は、電源端子Ｖｃｃに接続された電源配線１１と、接地端子ＧＮＤに接続された接地配線１２と、電源配線１１と接地配線１２との間に並列に接続された複数のキャパシタとを備え、複数のキャパシタは、電源端子Ｖｃｃ又は接地端子ＧＮＤから見て近い側に設けられたキャパシタ１と、電源端子Ｖｃｃ又は接地端子ＧＮＤから見てキャパシタ１より遠い側に設けられたキャパシタ２とを有し、キャパシタ１は、キャパシタ２より面積が大きいものである。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関し、特に詳しくは、デカップリングコンデンサ（オンチップコンデンサ）を備える半導体集積回路装置に関する。

ＬＳＩ（Large Scale Integration）の大規模化と高速化に伴い、電源ノイズの問題が深刻になってきている。この電源ノイズの対策として、電源配線と接地配線をデカップリングコンデンサ（Decoupling capacitor）で結合させる方法が知られている。デカップリングコンデンサとしては、周波数の異なる様々なノイズに追随するものが要求される。

一方、デカップリングコンデンサは、ＥＳＤ（Electrostatic Discharge）保護素子としても重要な役割を担っているが、近年、ゲート絶縁膜の薄膜化によって、このデカップリングコンデンサ自身のＥＳＤ対策が深刻な問題となってきている。このため、ノイズ対策の面とＥＳＤ対策の面の両方を満足するデカップリングコンデンサが必要とされる。

ここで、従来のデカップリングコンデンサを用いた電源ノイズを低減させる技術について説明する。特許文献１には、デカップリングコンデンサを用いて、共振回路とローパスフィルタをそれぞれ構成し、様々な周波数のノイズ低減を図る技術が開示されている。特許文献１では、電源配線をデカップリングコンデンサとコイルとからなる共振回路で強制的に共振させ、ノイズを共振周波数付近に集中させる。そして、共振周波数付近に集中したノイズを、抵抗及びコンデンサからなるローパスフィルタで減衰させている。

一般に、デカップリングコンデンサは、回路ブロックをレイアウトした後に、他の素子が配置されていない「空き地」に配置される。しかしながら、回路規模や搭載する容量が変わると、十分なノイズ低減効果が得られないことがある。そこで、特許文献２には、デカップリングコンデンサのチップ内の配置方法が開示されている。具体的には、単位エリアごとに必要なデカップリングコンデンサを確保し、配置作業を効率的に行う方法が記載されている。また、特許文献３には、ＭＩＭ容量の周波数特性を改善する技術が開示されている。一般に、周波数特性は、コンデンサの形状に影響されることが知られている。

次に、デカップリングコンデンサのＥＳＤ保護素子としての役割について述べる。図６は、従来のデカップリングコンデンサを用いた半導体集積回路装置の構成を示す図である。図６に示すように、電源端子Ｖｃｃに接続された電源配線と、接地端子ＧＮＤに接続された接地配線との間には、ＭＯＳ容量である複数のデカップリングコンデンサＣが設けられている。ただし、図６においては、複数のデカップリングコンデンサを１つとして表している。

また、電源配線と接地配線間にはＥＳＤ保護素子（電源保護素子）が、入力端子Ｉｎと接地配線間にはＥＳＤ保護素子（入力保護素子）がそれぞれ設けられている。ここで、例として、電源端子Ｖｃｃと接地端子ＧＮＤ間に静電気サージが印加された場合について説明する。静電気サージは、電源保護素子を介して放電されるが、静電気サージが印加された直後には、デカップリングコンデンサにもチャージされ、電源保護素子に過大な電流が流れるのを防止している。

また、他の例として、電源端子Ｖｃｃと入力端子との間に静電気サージが印加された場合について説明する。この場合の放電経路は、電源端子Ｖｃｃ⇔電源保護素子／デカップリングコンデンサ⇔接地配線⇔入力保護素子⇔入力端子Ｉｎとなる。静電気サージが、デカップリングコンデンサＣを経由するか、電源保護素子を経由するか、あるいは両方同時に経由するかは、レイアウトによって変わるが、デカップリングコンデンサＣが放電経路となる場合がある。

上述のようなことを説明するものとして、非特許文献１には、電源端子と接地端子間にデカップリングコンデンサと保護素子（電源保護素子）が存在するときの、デカップリングコンデンサの容量値とＥＳＤ耐圧の関係が示されている。非特許文献１には、電源−接地間に静電気を印加したとき、デカップリングコンデンサの容量値が１ｐＦ程度の場合、デカップリングコンデンサはＥＳＤ放電に寄与しないため、ＥＳＤ耐圧は電源保護素子によって決まることが示されている。また、デカップリングコンデンサの容量値が４０ｎＦ程度の大容量の場合には、ＥＳＤ放電がデカップリングコンデンサを経由して行われることが示されている。さらに、デカップリングコンデンサの容量値が１ｐＦと４０ｎＦの間の１００ｐＦ程度の場合には、電源保護素子の耐量が、デカップリングコンデンサの動作の影響で低下することが示されている。

また、図６には図示していないが、ＣＤＭ（Charged device model）試験時にもデカップリングコンデンサが放電経路となることがある。Ｐ型基板の半導体デバイスが帯電しているときに電源端子Ｖｃｃから放電するＣＤＭ放電を考えた場合、接地配線電位（基板電位）側の電荷は、電源保護素子とデカップリングコンデンサを経由して放電される。

特許文献４には、ＭＯＳ容量のＥＳＤ保護の必要性と保護素子の構成が記載されている。ＣＤＭ試験時にＭＯＳ容量素子の２極間の電位差が大きくなる場合には、容量素子を保護するために、保護素子を適所に設ける必要があることが示されている。また、特許文献５には、デカップリングコンデンサ自身のＥＳＤ対策の例が述べられている。

特開２００６−１０１２５４号公報 特開２００６−０４０９６２号公報 特開２００１−２８４５２６号公報 特開２００１−０６０６６３号公報 特開２００３−８６６９９号公報 鈴木輝夫 他、「電源クランプに関する考察」、第１５回 ＲＣＪ信頼性シンポジウム発表論文集、ＥＯＳ／ＥＳＤ／ＥＭＣシンポジウム、平成１５年１１月、ｐ．１８５−１９０

ＬＳＩの大規模化や高速化で、チップ内各機能ブロックの電源ノイズの多様化や高周波数ノイズが問題となってきている。これらの対策として、特許文献１のように周波数特性を考慮することが必要となる。しかしながら、回路毎に発生ノイズが異なることから一つの共振回路とフィルタ回路では対応できない。また、特許文献２では、ノイズの種類（コンデンサの周波数特性）への対応が示されていない。さらに、特許文献３には、周波数特性が考慮されているものの、チップ内のデカップリングコンデンサの配置に関してはなんらの示唆もない。

また、非特許文献１に示されているように、デカップリングコンデンサの容量値が、ＥＳＤ耐圧を左右するため、保護素子自身のＥＳＤ耐圧とあわせて設計をする必要がある。しかしながら、従来のデカップリングコンデンサの配置に関しては、こうした考慮がなされていなかった。

さらに、デカップリングコンデンサの絶縁膜（ＭＯＳ容量の場合にはゲート絶縁膜）の薄膜化によって、デカップリングコンデンサ自身のＥＳＤ耐圧が問題となってきている。特許文献４及び特許文献５には、ＭＯＳ容量素子の保護の必要性が示されている。しかし、デカップリングコンデンサのＥＳＤ耐圧とノイズ低減の両方が同時に考慮されたことはなかった。特に、電源端子や接地端子が多数存在するＬＳＩにおいては、電源−接地間のデカップリングコンデンサの容量値は種々存在する。このため、ノイズ対策、ＥＳＤ耐圧、デカップリングコンデンサ自身のＥＳＤ保護の３つの要件と同時に満たすような構成は実現されていなかった。

本発明の１態様に係る半導体集積回路装置は、電源端子に接続された電源配線と、接地端子に接続された接地配線と、前記電源配線と前記接地配線との間に並列に接続された複数のキャパシタとを備える半導体集積回路装置であって、前記複数のキャパシタは、前記電源端子又は前記接地端子から見て近い側に設けられた第１キャパシタと、前記電源端子又は前記接地端子から見て前記第１キャパシタより遠い側に設けられた第２キャパシタとを有し、前記第１キャパシタは、前記第２キャパシタより面積が大きいものである。このように、電流が多く流れる外部端子近傍の容量素子の形状を大きくすることにより、キャパシタ自身のＥＳＤ耐圧を高めることができる。また、異なる形状のキャパシタを複数搭載することにより、様々な周波数のノイズに対応することができる。

本発明によれば、回路のノイズ対策とＥＳＤ保護の両方を実現することができるデカップリングコンデンサを備えた半導体集積回路装置を提供することができる。

本発明をするに当たって、まずＭＯＳ容量とＥＳＤ耐圧の関係について調べた。その結果に基づき本発明をなしたため、まず、本発明の解決すべき問題点となるＭＯＳ容量とＥＳＤ耐圧の関係について説明する。図７に、容量素子（ＭＯＳ容量素子）とＥＳＤ耐圧（ＴＬＰ（Transmission Line Pulsing）耐量）の関係を示す。なお、ＴＬＰ電流値とＥＳＤ耐圧が比例関係にあることは当業者において知られている。

ここでは、容量素子として、膜厚５ｎｍのゲート酸化膜を有するＭＯＳ容量素子を作製した。図７において、横軸はＭＯＳ容量素子の面積（ゲート面積）Ｓｃを対数軸で示している。また、縦軸は、ＴＬＰ電流ＩＴＬＰをリニア軸で示している。図７から、以下のような関係があることが判る。
ＩＴＬＰ∝ａ×Ｓｃ^ｂ（ａ、ｂは定数）・・・（１）

従って、ＥＳＤ耐圧を考慮すると、ＭＯＳ容量素子の面積に注意しなければならないことがわかる。すなわち、面積が小さいＭＯＳ容量素子はＥＳＤ耐圧が低いため、保護素子でＭＯＳ容量素子自身を保護するか、あるいはＭＯＳ容量素子自身の面積を大きくするような方策が必要である。

本発明においては、外部端子（電源端子及び接地端子）の近傍に配置されるＭＯＳ容量素子の形状を大きくする。なお、ＭＯＳ容量素子の形状を考慮せずに、複数の容量素子を形成して合計容量を大きくすれば、ＭＯＳ容量素子の面積が大きくなり式（１）のような面積依存性が問題にならないのではないかとも考えられる。しかし、このようにしても、上記の問題は解決できない。すなわち、個々のＭＯＳ容量素子に等しく電流が流れれば問題はないが、実際には外部端子に近い側と遠い側とでは流れる電流が異なり、外部端子近傍の容量素子に電流が多く流れることとなる。このため、外部端子近傍に配置されたＭＯＳ容量素子が破壊されやすい。従って、本発明のように、外部端子（電源端子及び接地端子）の近傍に配置されるＭＯＳ容量素子の形状を大きくして、ＭＯＳ容量素子自身のＥＳＤ耐圧を高める。

次に、本発明における電源ノイズの問題の解決方法について述べる。ここでは、ソース、ドレイン及び基板電位を同電位とし、ゲート電極を対極としたＭＯＳＦＥＴ構造のＭＯＳ容量素子について説明する。ＭＯＳ容量素子の面積と周波数の関係は、特許文献３に開示されているように、ゲート面積が小さい（ゲート長が短い）ほど高い周波数応答性を有する。従って、本発明においては、様々な周波数のノイズに対応するために、様々な形状の容量素子をノイズに応じて必要な容量値となるように、複数搭載する。

具体的には、電源配線・接地配線を各々基幹配線と分岐配線とに分けて、基幹配線に接続されるＭＯＳ容量素子としては大きな形状（一般には大容量）のものが、分岐配線に接続されるＭＯＳ容量素子としては小さな形状（一般には小容量）のものが搭載される。以下、本発明の実施の形態について図を参照して詳細に説明する。

実施の形態１．
本発明の実施の形態１について、図１〜３を参照して説明する。図１は、本実施の形態に係る半導体集積回路装置１０の回路構成を示す図である。また、図２は本実施の形態に係る半導体集積回路装置１０に搭載されるＭＯＳ容量素子の平面図であり、図３は図２のＡ−Ａ断面図である。なお、図１においては、内部回路の図示は省略している。

図１に示すように、本実施の形態に係る半導体集積回路装置１０は、電源端子Ｖｃｃ、接地端子ＧＮＤ、電源配線１１、接地配線１２、電源保護素子１３、キャパシタ１、キャパシタ２、キャパシタ３を備えている。本実施の形態においては、キャパシタ１、キャパシタ２、キャパシタ３はいずれもＮ型のＭＯＳ容量素子からなる。なお、本実施の形態においては、３つのキャパシタを備える半導体集積回路装置の例について説明するが、これに限定されるものではない。また、キャパシタ１、２、３は、通常のＮ型ＭＯＳＦＥＴと同様にして作られるものである。

電源端子Ｖｃｃには、電源配線１１が接続されている。また、接地端子ＧＮＤには、接地配線１２が接続されている。電源配線１１、接地配線１２は、それぞれ電源端子Ｖｃｃ、接地端子ＧＮＤから同一方向に延在するように形成されている。すなわち、電源端子Ｖｃｃから電源配線１１が延設される方向と接地端子ＧＮＤから接地配線１２が延設される方向とは同一である。電源配線１１には、キャパシタ１、キャパシタ２、キャパシタ３の一端がそれぞれ接続されている。また、接地配線１２には、キャパシタ１、キャパシタ２、キャパシタ３の他端がそれぞれ接続されている。従って、電源配線１１と接地配線１２との間には、複数のキャパシタ１、２、３が並列に接続されている。

キャパシタ３の電源端子Ｖｃｃ及び接地端子ＧＮＤ側にはキャパシタ２が配置され、キャパシタ２の電源端子Ｖｃｃ及び接地端子ＧＮＤ側にはキャパシタ１が配置されている。さらに、キャパシタ１の電源端子Ｖｃｃ及び接地端子ＧＮＤ側には、電源保護素子１３が形成されている。電源保護素子１３は、電源配線１１と接地配線１２との間に形成されている。電源保護素子１３は、内部回路へのサージ電流の流入を防止し、内部回路に加わる電圧を抑制して、内部回路をＥＳＤから保護するために設けられている。

図２及び図３は、本実施の形態に係るＭＯＳ容量素子の構成を示している。キャパシタ１、キャパシタ２、キャパシタ３は、いずれも図２及び図３に示す構成を有しているが、以下に説明するように形状が異なる。まず、ＭＯＳ容量素子の構成について説明する。図２に示すように、Ｐ型基板１４上にＮ^＋拡散層１５、Ｎ^＋拡散層１６及びゲート電極１７が形成され、ＭＯＳ容量素子が形成されている。図３に示すように、Ｐ型基板１４上には、Ｎ^＋拡散層１５、１６が離間して形成されている。Ｎ^＋拡散層１５、１６の間の基板表面上にはゲート絶縁膜１８が形成されており、その上にはゲート電極１７が形成されている。各Ｎ^＋拡散層１５、１６はプラグコンタクト１９に接続されており、プラグコンタクト１９は接地配線１２に接続されている。これは、通常のＭＯＳＦＥＴのソースとドレインを接地したものと同じである。一方、ゲート電極１７は電源配線１１に接続されている。

次に、各キャパシタの形状の違いについて説明する。図２に示すように、ＭＯＳ容量素子の幅をＷ、長さをＬとする。本明細書では、便宜上、ＭＯＳ容量素子の大きさを表すのにＭＯＳＦＥＴのゲート幅Ｗ、ゲート長Ｌの表現に合わせるものとする。すなわち、容量素子の長さＬはゲート電極１７のゲート長であり、容量素子の幅ＷはＮ^＋拡散層１５、１６と重なりあうゲート電極１７の幅である。各容量素子の長さＬは、電源端子Ｖｃｃ及び接地端子ＧＮＤにから離れるに従って短くなるように形成されている。従って、キャパシタ１の長さＬ１よりもキャパシタ２の長さＬ２のほうが短い。また、キャパシタ２の長さＬ２よりもキャパシタ３の長さＬ３のほうが短い。

また、本実施の形態においては、キャパシタ１、キャパシタ２、キャパシタ３のそれぞれの幅は等しい。従って、キャパシタ１、キャパシタ２、キャパシタ３のそれぞれの面積（Ｌ×Ｗ）は、電源端子Ｖｃｃ及び接地端子ＧＮＤに近い側が大きくなる。すなわち、キャパシタ１の面積はキャパシタ２の面積よりも大きく、キャパシタ２の面積はキャパシタ３の面積よりも大きい。

例えば、キャパシタ１、キャパシタ２、キャパシタ３の幅Ｗを等しく５０μｍとして、キャパシタ１の長さＬ１を５０〜１００μｍ、キャパシタ２の長さを１０〜２０μｍ、キャパシタ３の長さＬ３を１〜５μｍのような組合せとすることができる。この組合せとするためには、それぞれのキャパシタを構成する容量素子のゲート長を数倍から一桁の差をもつように構成すればよい。

なお、図１においては、各キャパシタを１つのコンデンサ記号で示しているが、実際には、キャパシタ１、キャパシタ２、キャパシタ３は、各々略同一形状の複数の容量素子からなる容量素子グループとして構成されている。ここで、キャパシタ１は容量値Ｃ１、Ｎ１個の容量素子グループからなり、キャパシタ２は容量値Ｃ２、Ｎ２個の容量素子グループからなり、キャパシタ３は容量値Ｃ３、Ｎ３個の容量素子グループからなるとする。キャパシタ１は、容量値Ｃ１の略同一形状を有するＮ１個のキャパシタが並列に接続された構成を有する。また、キャパシタ２は、容量値Ｃ２の略同一形状を有するＮ２個のキャパシタが並列に接続された構成を有する。さらに、キャパシタ３は、容量値Ｃ３の略同一形状を有するＮ３個のキャパシタが並列に接続された構成を有する。各容量素子グループの総容量値は、電源端子Ｖｃｃ及び接地端子ＧＮＤから離れるに従って小さくなるように構成してもよい。すなわち、Ｃ１×Ｎ１＞Ｃ２×Ｎ２＞Ｃ３×Ｎ３となるようにする。

また、３つの容量素子グループ（キャパシタ１、キャパシタ２、キャパシタ３）の総容量値が同じになるように、各容量の個数Ｎ１、Ｎ２、Ｎ３を調整してもよい。すなわち、Ｃ１×Ｎ１＝Ｃ２×Ｎ２＝Ｃ３×Ｎ３となるようにする。容量素子の長さＬや幅Ｗ又は各キャパシタの総容量値（容量素子の個数Ｎ）は、回路規模や発生するノイズの特性などを考慮して決めることができる。もちろん、３種類以上の異なる形状の容量素子グループを設けてもよい。

ＭＯＳ容量素子は、ゲート長依存性を持ち、ゲート長が短い（ゲート面積が小さい）ほど高周波数のノイズにまで応答することが知られている。本発明においては、複数の形状のＭＯＳ容量素子を設けることで、複数のノイズ特性に追随することが可能となった。このため、電源−接地間のノイズの低減を効果的に行うことができる。

また、ＭＯＳ容量素子のＥＳＤ耐性は面積依存性を有し、面積が小さいほどＥＳＤ耐圧が低いことが知られている。本発明では、多くの電流が流れる外部端子に近い側のＭＯＳ容量素子の形状を大きくしている。このため、ＭＯＳ容量素子自身がＥＳＤにより破壊されにくい。従って、本発明によれば、ＭＯＳ容量素子の形状と配置を最適化することにより、ノイズの低減とＥＳＤ耐圧の向上を同時に実現することができる。

なお、上述の例では、容量素子の幅Ｗを一定として、容量素子の長さＬを電源端子Ｖｃｃ及び接地端子ＧＮＤから離れるに従って小さくなるようにしたが、これに限定されるものではない。例えば、容量素子の長さＬを一定として、各容量素子の幅Ｗが電源端子Ｖｃｃ及び接地端子ＧＮＤから離れるに従って小さくなるようにしてもよい。また、容量素子の長さＬ及び幅Ｗの両方を、各容量素子が電源端子Ｖｃｃ及び接地端子ＧＮＤから離れるに従って小さくなるようにしてもよい。つまり、各容量素子の面積が電源端子Ｖｃｃ及び接地端子ＧＮＤから遠ざかるにつれ小さくなるようにすればよい。従って、複数のキャパシタ１、２、３は、略正方形状であってもよく、略長方形状であってもよい。

実施の形態２．
本発明の実施の形態２に係る半導体集積回路装置２０について図４を参照して説明する。図４は、本実施の形態に係る半導体集積回路装置２０の構成を示す図である。ＬＳＩ全体では、電源配線や接地配線が多く存在する。電源配線及び接地配線は、それぞれ基幹配線とその分岐配線とを有する。図４に示すように、本実施の形態に係る半導体集積回路装置２０は、電源端子Ｖｃｃ、接地端子ＧＮＤ、電源配線２１、接地配線２２、機能回路ブロック２９を有している。電源配線２１は、基幹配線２３と分岐配線２５とを有する。また、接地配線２２は、基幹配線２４と分岐配線２６とを有する。基幹配線２３は、電源端子Ｖｃｃから延設されている。そして、分岐配線２５は基幹配線２３から分岐して延設されている。一方、基幹配線２４は、接地端子ＧＮＤから延設されている。そして、分岐配線２６は基幹配線２４から分岐して延設されている。

本実施の形態においては、電源配線２１、接地配線２２が図４中Ａで示す基幹配線同士の箇所（基幹配線２３、２４間）、Ｂで示す分岐配線同士の箇所（分岐配線２５、２６間）にデカップリングコンデンサを設けた例を示している。基幹配線２３、２４間には、キャパシタ２７が形成されている。また、分岐配線２５、２６間には、キャパシタ２８が形成されている。キャパシタ２７はキャパシタ２８よりもゲート面積が大きい。本実施の形態においては、キャパシタ２７のゲート長Ｌ１は、キャパシタ２８のゲート長Ｌ２よりも長い。

分岐配線２５、２６間と電源端子Ｖｃｃ及び接地端子ＧＮＤからの距離は、基幹配線２３、２４間と電源端子Ｖｃｃ及び接地端子ＧＮＤからの距離よりも長い。また、電源端子Ｖｃｃ及び接地端子ＧＮＤの近傍や基幹配線２３、２４には、多くの回路ブロックのノイズが重畳されるため、ノイズ周波数を特定できないことが多いが、低周波成分のノイズも多く発生する。このため、電源端子及び接地端子ＧＮＤに近い側に形成されるキャパシタ２７の面積を大きくする（ゲート長を長くする）。これによって、キャパシタ２７自身のＥＳＤによる破壊を抑制することができ、低周波成分のノイズを効果的に低減させることができる。

また、機能回路ブロック２９に供給される電源配線、接地配線は多くの場合、分岐配線同士又は一方が分岐配線から供給される。本実施の形態においては、分岐配線２５、２６との間に機能回路ブロック２９が形成されている。一般的に、機能回路ブロック２９は、その動作にもよるが発生するノイズは高周波成分を含むことが多い。また、分岐配線２５、２６間のキャパシタ２８は、電源端子Ｖｃｃ及び接地端子ＧＮＤから遠いためにＥＳＤ破壊の危険性が小さい。このため、分岐配線２５、２６間に形成されるキャパシタ２８のゲート長を短くして、分岐配線に接続された機能回路ブロック２９から発生するノイズを効果的に低減させることができる。また、ノイズ周波数が特定できる場合にはその周波数に良く応答するようにＭＯＳ容量素子を形成することができる。

このように、本実施の形態においては、基幹配線に接続するデカップリングコンデンサを分岐配線に接続するデカップリングコンデンサよりも大きくすることで、デカップリングコンデンサ自身のＥＳＤ対策とノイズ周波数応答特性の向上の両方を実現することができる。

なお、図４においては、キャパシタ２７、キャパシタ２８を１つの回路記号で表しているが、実際には、キャパシタ２７、キャパシタ２８は複数のＭＯＳ容量素子からなる容量素子グループとして構成されている。

また、実際の製品には多くの機能回路が搭載されている。このため、複数の機能回路Ｆ１、Ｆ２、Ｆ３・・・に供給される分岐配線を含む電源配線２１−接地配線２２間にデカップリングコンデンサを設ける場合には、機能回路Ｆ１、Ｆ２、Ｆ３・・・のノイズ特性に応じて、それぞれデカップリングコンデンサを形成することができる。具体的には、機能回路Ｆ１に対応して容量値Ｃ１、面積Ｌ１Ｗ１の複数の容量素子を形成し、機能回路Ｆ２に対応して容量値Ｃ２、面積Ｌ２Ｗ２の複数の容量素子を形成し、機能回路Ｆ３に対応して容量値Ｃ３、面積Ｌ３Ｗ３の複数の容量素子を形成することができる。また、基幹配線２３、２４間に設けるデカップリングコンデンサとしては、電源配線と接地配線の各々の分岐配線間に形成されるものよりもゲート長を長くして面積を大きくしたものを形成する。このように、チップ内に所望の形状のＭＯＳ容量素子を分散配置することにより、ＭＯＳ容量素子自身のＥＳＤ対策と機能回路ブロック２９のノイズの低減の両方を実現することができる。

実施の形態３．
本発明の実施の形態３に係る半導体集積回路装置３０について図５を参照して説明する。図５は、本実施の形態に係る半導体集積回路装置３０の構成を示す図である。本実施の形態において、図１に示す実施の形態１と異なる点は、電源端子Ｖｃｃと接地配線ＧＮＤの配置位置である。

図５に示すように、電源端子Ｖｃｃから延設される電源配線３１は、接地端子ＧＮＤ側に向かって形成されている。また、接地端子ＧＮＤから延設される接地配線３２は、電源端子Ｖｃｃ側に向かって形成されている。電源配線３１と接地配線３２との間には、接地端子ＧＮＤ側から電源端子Ｖｃｃ側に向かって、電源保護素子３３、キャパシタ３４、キャパシタ３５、キャパシタ３６、電源保護素子３７が設けられている。すなわち、電源端子Ｖｃｃからキャパシタ３４までの距離は、接地端子ＧＮＤからキャパシタ３４までの距離とは異なる。また、電源端子Ｖｃｃからキャパシタ３６までの距離は、接地端子ＧＮＤからキャパシタ３６までの距離とは異なる。

本実施の形態においても、外部端子（電源端子Ｖｃｃ、接地端子ＧＮＤ）から離れるに従って各キャパシタの面積が小さくなるように構成されている。本実施の形態では、電源端子Ｖｃｃと接地端子ＧＮＤとが反対側に形成されている。このため、電源端子Ｖｃｃの近傍に設けられているキャパシタ３６の面積はキャパシタ３５の面積よりも大きい。また、接地端子ＧＮＤの近傍に設けられているキャパシタ３４の面積は、キャパシタ３５よりも大きい。

具体的には、各容量素子の長さＬは、電源端子Ｖｃｃ又は接地端子ＧＮＤから離れるに従って短くなるように形成されている。従って、キャパシタ３４の長さＬ１よりもキャパシタ３５の長さＬ２のほうが短い。また、キャパシタ３６の長さＬ３よりもキャパシタ３５の長さＬ２のほうが短い。なお、上述のとおり、各容量素子の幅Ｗが、電源端子Ｖｃｃ又は接地端子ＧＮＤにから離れるに従って短くなるように形成されていてもよく、幅及び長さのいずれもが短くなるようにしてもよい。

このように、電源端子Ｖｃｃと接地端子ＧＮＤが、互いの配線方向から見て反対方向に位置する場合には、外部端子（電源端子Ｖｃｃ、接地端子ＧＮＤ）に近い側に配置されるデカップリングコンデンサの面積を、遠い側に配置されるものよりも大きくする。このように、外部端子近傍に面積の大きいＭＯＳ容量素子を形成することにより、ＥＳＤ耐圧を高めることができる。また、様々な形状のＭＯＳ容量素子を１つのチップ内に形成するため、種々の周波数のノイズを低減させることができる。

なお、上述したように、キャパシタ３４、キャパシタ３５、キャパシタ３６は、いずれも略同一形状の複数の容量素子からなる容量素子グループとして構成されていてもよい。この場合、キャパシタ３４の容量値がＣ１でＮ１個の容量素子グループからなり、キャパシタ３５の容量値がＣ２でＮ２個の容量素子グループからなり、キャパシタ３６の容量値がＣ３でＮ３個の容量素子グループからなるとする。各容量素子は、Ｃ１＞Ｃ２＜Ｃ３を満たすように形成される。また、各容量素子グループの総容量値が、Ｃ１×Ｎ１＞Ｃ２×Ｎ２＜Ｃ３×Ｎ３の関係を満たすようにしてもよい。あるいは、３つの容量素子グループ（キャパシタ３４、キャパシタ３５、キャパシタ３６）の総容量値が同じになるように、各容量の個数Ｎ１、Ｎ２、Ｎ３を調整してもよい。すなわち、Ｃ１×Ｎ１＝Ｃ２×Ｎ２＝Ｃ３×Ｎ３となるようにしてもよい。

以上説明したように、デカップリングコンデンサの形状やチップ内の配置箇所を最適化することにより、ノイズ軽減効果と容量素子自身のＥＳＤ破壊の危険性をなくすことができる。

なお、上記の説明では、複数のキャパシタはＭＯＳ容量素子からなる例について説明したが、これに限定されるものではない。例えば、キャパシタとして、ＭＩＳ容量素子、ＭＩＭ容量素子等を用いることも可能である。

実施の形態１に係る半導体集積回路装置の構成を示す図である。 実施の形態１に係る半導体集積回路装置に搭載されるＭＯＳ容量素子の構成を示す図である。 図２のＡ−Ａ断面図である。 実施の形態２に係る半導体集積回路装置の構成を示す図である。 実施の形態３に係る半導体集積回路装置の構成を示す図である。 従来の半導体集積回路装置の構成を示す図である。 ＭＯＳ容量素子とＥＳＤ耐圧の関係を示すグラフである。

符号の説明

１、２、３ キャパシタ
１０ 半導体集積回路装置
１１ 電源配線
１２ 接地配線
１３ 電源保護素子
１４ Ｐ型基板
１５ Ｎ^＋拡散層（ソース）
１６ Ｎ^＋拡散層（ドレイン）
１７ ゲート電極
１８ ゲート絶縁膜
１９ プラグコンタクト
２０ 半導体集積回路装置
２１ 電源配線
２２ 接地配線
２３、２４ 基幹配線
２５、２６ 分岐配線
２７、２８ キャパシタ
２９ 機能回路ブロック
３０ 半導体集積回路装置
３１ 電源配線
３２ 接地配線
３３ 電源保護素子
３４、３５、３６ キャパシタ
３７ 電源保護素子

Claims (13)

1. 電源端子に接続された電源配線と、
   接地端子に接続された接地配線と、
   前記電源配線と前記接地配線との間に並列に接続された複数のキャパシタとを備える半導体集積回路装置であって、
   前記複数のキャパシタは、前記電源端子又は前記接地端子から見て近い側に設けられた第１キャパシタと、前記電源端子又は前記接地端子から見て前記第１キャパシタより遠い側に設けられた第２キャパシタとを有し、
   前記第１キャパシタは、前記第２キャパシタより面積が大きい半導体集積回路装置。
2. 前記第１キャパシタの長さ及び幅の少なくとも一方は、前記第２キャパシタよりも大きい請求項１に記載の半導体集積回路装置。
3. 前記第１キャパシタは、１個当たりの容量値がＣ１で略同一形状のＮ１個の容量素子で構成され、
   前記第２キャパシタは、１個当たりの容量値がＣ２で略同一形状のＮ２個の容量素子で構成され、
   Ｃ１×Ｎ１≧Ｃ２×Ｎ２の関係を満たす請求項１又は２に記載の半導体集積回路装置。
4. 前記複数のキャパシタの面積は、前記電源端子及び前記接地端子から離れるに従って小さくなる請求項１、２又は３に記載の半導体集積回路装置。
5. 前記複数のキャパシタの長さ又は幅の少なくとも一方は、前記電源端子及び前記接地端子から離れるに従って小さくなる請求項４に記載の半導体集積回路装置。
6. 前記複数のキャパシタは、それぞれが略同一形状の複数の容量素子から構成され、
   前記複数のキャパシタのそれぞれの総容量値は、前記電源端子及び前記接地端子から離れるに従って小さくなるように又は等しくなるように形成されている請求項４又は５に記載の半導体集積回路装置。
7. 前記電源配線及び前記接地配線は、それぞれ基幹配線と分岐配線とを有し、
   前記第１キャパシタは、一端が前記電源配線の基幹配線に接続され、他端が前記接地配線の基幹配線に接続され、
   前記第２キャパシタは、少なくとも一端が前記電源配線の分岐配線及び前記接地配線の分岐配線のいずれかに接続されている請求項１、２又は３に記載の半導体集積回路装置。
8. 前記電源配線及び前記接地配線を介して電位が供給される機能回路ブロックをさらに有し、
   前記第１キャパシタは、前記電源端子及び／又は前記接地端子近傍に設けられ、
   前記第２キャパシタは、前記機能回路ブロック近傍に設けられる請求項１〜７のいずれか１項に記載の半導体集積回路装置。
9. 前記電源配線及び前記接地配線を介して電位が供給される複数の機能回路ブロックをさらに有し、
   前記複数のキャパシタは、前記複数の機能回路ブロックに対応して形成されている請求項８に記載の半導体集積回路装置。
10. 前記複数のキャパシタは、ＭＯＳ容量素子又はＭＩＳ容量素子、ＭＩＭ容量素子のいずれかを含む請求項１〜９のいずれか１項に記載の半導体集積回路装置。
11. 前記複数のキャパシタは、デカップリングコンデンサ及び静電気保護機能を有する請求項１〜１０のいずれか１項に記載の半導体集積回路装置。
12. 前記複数のキャパシタは、略正方形状である請求項１〜１１のいずれか１項に記載の半導体集積回路装置。
13. 前記複数のキャパシタは、略長方形状である請求項１〜１１のいずれか１項に記載の半導体集積回路装置。

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