JP4396075B2 - 半導体回路及び半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は特にデカップリング容量を有する半導体回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ回路のスイッチング時に流れる数１０ｐｓオーダの急峻な電流により、半導体集積回路の電源電位が過渡的に変動する問題（電源ノイズ）がある。
【０００３】
対策として電源線と接地線間にデカップリング容量（バイパスコンデンサ）を挿入しなければならない。デカップリング容量からＣＭＯＳ回路にスイッチング電流を補償する電流を高速に供給するためには、半導体集積回路装置外部ではなくオンチップにデカップリング容量を作る必要がある。
【０００４】
近年の半導体集積回路装置の高速化と電源電流の増加に伴い、オンチップデカップリング容量の必要量は急激に増大している。しかし大きな容量を半導体集積回路装置上に搭載しようとすると、必要な面積が増大するため、製造コストが増大する問題がある。
【０００５】
半導体集積回路装置の中で、単位面積当たりの容量が最大であるＭＯＳ容量をオンチップデカップリング容量として用いられることが多い。
【０００６】
しかしながら、半導体集積回路装置、特に高速で回路が駆動される半導体集積回路装置では、全ゲート酸化膜のうち半分以上が、デカップリング容量として使用されている場合が多い。
【０００７】
ＭＯＳゲート容量をデカップリング容量として用いた例を図１０を用いて説明する。
【０００８】
ｎ型ＭＯＳトランジスタ２５のゲート電極を電源線（Ｖｄｄ）に、ソース電極及びドレイン電極を接地線（Ｖｓｓ）に接続し、ｐ型ＭＯＳトランジスタ２６のゲート電極を接地線（Ｖｓｓ）に、ソース電極及びドレイン電極を電源線（Ｖｄｄ）に接続している。
【０００９】
図１０の構成ではｎ型ＭＯＳトランジスタ２５及びｐ型ＭＯＳトランジスタ２６のみで形成されているために面積効率は良いが、ゲートが電源線及び接地線に直接接続されているために静電気放電による異常電圧が直接ゲート電極に加わるためにＥＳＤ耐性が弱い。
【００１０】
一方、近年の半導体プロセスの微細化に伴うゲート酸化膜の薄膜化により、ＭＯＳトランジスタのゲートのＥＳＤ耐性がますます弱くなっている。従って、デカップリング容量のＥＳＤ耐性は半導体集積回路装置の歩留まりを決定する非常に重要な課題である。
【００１１】
ＥＳＤ対策を行ったデカップリング容量の例を図１１，１２に示す。
【００１２】
図１１は、図１０のゲート電極と電源線又は接地線の間に抵抗２９及び抵抗３０を挿入する方法である。
【００１３】
特開平０２−５８２７５号公報に示されるＥＳＤ対策を行ったデカップリング容量の例を図１２に示す。
【００１４】
図１２においては、ｐ型ＭＯＳトランジスタ３２のソース電極及びドレイン電極を電源線（Ｖｄｄ）にｎ型トランジスタのドレイン電極をｐ型ＭＯＳトランジスタ３２のゲート電極に接続し、ｎ型ＭＯＳトランジスタ３１のソース電極を接地線（Ｖｓｓ）に接続する。ｎ型ＭＯＳトランジスタ３１のゲート電極は抵抗３３を介して電源線（Ｖｄｄ）に接続されている。
【００１５】
ｐ型ＭＯＳトランジスタ３２のゲートはｎ型ＭＯＳトランジスタ３１を介して接地線（Ｖｓｓ）に接続され、ｎ型ＭＯＳトランジスタ３１のゲート電極は抵抗３３を介して電源線（Ｖｄｄ）に接続されている。
【００１６】
ｎ型ＭＯＳトランジスタ３１のゲートは抵抗３３を介して電源線（Ｖｄｄ）に接続されているので電位はｈｉｇｈになりｎ型ＭＯＳトランジスタ３１は導通し、ｎＭＯＳオン抵抗となる。
【００１７】
【発明が解決しようとする課題】
従来技術の問題は、ＥＳＤ耐性を上げたデカップリング容量は、ＭＯＳゲート容量のゲート電極と電源線又は接地線の間にＥＳＤ対策用抵抗を形成する必要がある。
【００１８】
一方、半導体集積回路装置は特性の改善のために拡散抵抗・ゲート抵抗・コンタクト抵抗を下げるために拡散層及びポリシリコンをシリサイド化する工程が主流であり、シリサイド層のシート抵抗は低い。このため、シリサイド化した拡散層やポリシリコンを用いてＥＳＤ対策用抵抗を形成すると大面積が必要となる。また、拡散層やポリシリコンのシート抵抗を高めるには、拡散層やポリシリコンのシリサイド化を防止する追加工程が新たに必要となる。
【００１９】
本発明の目的はＥＳＤ耐性があり、面積効率に優れ、且つ工程増のないデカップリング容量を提供することにある。
【００２０】
【課題を解決するための手段】
本発明による容量素子は、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタのいずれもそのゲート電極が電源線や接地線に接続されていない。ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタのゲート電極はトランジスタの拡散層と接続され、ｐ型ｎ型接合を介して電源線あるいは接地線と接続される。電源線あるいは接地線に静電気等による非常に高い電位が加わった場合、ｐ型ｎ型接合の順バイアスあるいはブレークダウンにより、高電位を引き起こす電荷が半導体基板に放出されるため、本発明の容量素子を構成するトランジスタのゲート電極は高電位にさらされる危険性がないために高いＥＳＤ耐性が得られる。
【００２１】
さらに、本発明の容量素子では、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタのゲート電極と電源線あるいは接地線との間にトランジスタのソース、ドレインが接続される。つまり、電源線や接地線とゲート電極の間にＭＯＳトランジスタのチャネル抵抗が挿入される。このため、電源線や接地線からの高電位が直接ＭＯＳトランジスタのゲート電極に入ることがないために高いＥＳＤ耐性が得られる。
【００２２】
【作用】
図１、２及び３を用いて本発明の作用を説明する。
【００２３】
図１は電源線（ＶＤＤ）と接地線（ＶＳＳ）との間にｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳトランジスタ１とからなる１段目のインバータ３とｐ型ＭＯＳトランジスタ５とｎ型ＭＯＳトランジスタ４とからなる２段目のインバータ６が形成されている。
【００２４】
１段目のインバータ３の入力はＬｏｗで出力はｈｉｇｈとなる。１段目のインバータ３の出力は２段目のインバータ６に入力される。
【００２５】
２段目のインバータはｈｉｇｈが入力されるので出力はＬｏｗとなり、２段目のインバータの出力が１段目のインバータ３に入力されている。
【００２６】
この場合１段目のインバータのｐ型ＭＯＳトランジスタ２はオンとなり、ｎ型ＭＯＳトランジスタ１はオフとなる。２段目のインバータのｐ型ＭＯＳトランジスタ５はオフとなり、ｎ型ＭＯＳトランジスタ４はオンとなる。
【００２７】
このオンとなるトランジスタのみを残すと図１は図２のようになる。
【００２８】
図２を等価回路にすると図３に示されるように、ＶＤＤと接地線の間に、直列に接続されたｐＭＯＳ容量８とｎＭＯＳオン抵抗９、ｐＭＯＳオン抵抗１０とｎＭＯＳ容量７が並列に接続された状態になる。
【００２９】
ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ両方がそれぞれゲート容量とＥＳＤ対策用抵抗の両方の役割を果たしており、新たにＥＳＤ対策用抵抗を形成するための面積が不要であり、面積効率に優れている。
【００３０】
又、図２に示すように、本構造はリング状に接続された２段のインバータから、オフしたトランジスタを除去した構造と等価である。従って、本構造は、ＥＳＤ耐性も半導体集積回路装置を構成する回路部と同じである。
【００３１】
【発明の実施の形態】
本発明の第１の実施の形態を図４を用いて説明する。
【００３２】
ｎ型ＭＯＳトランジスタ１１とｐ型ＭＯＳトランジスタ１２から構成されており、ｎ型ＭＯＳトランジスタ１１のソース電極が接地線に、ｐ型ＭＯＳトランジスタ１２のソース電極が電源線に、ｎ型ＭＯＳトランジスタ１１のドレイン電極がｐ型ＭＯＳトランジスタ１２のゲート電極に、ｐ型ＭＯＳトランジスタ１２のドレイン電極がｎ型ＭＯＳトランジスタ１１のゲート電極に接続されている。
【００３３】
図４の発明の動作について説明する。ｎ型ＭＯＳトランジスタ１１、ｐ型ＭＯＳトランジスタ１２のゲート電極のノードはそれぞれフローティングである。しかし、各トランジスタのリーク電流によって電源投入後短時間でｎ型ＭＯＳトランジスタのゲート電極のノードは電源線電位に、ｐ型ＭＯＳトランジスタのゲート電極のノードは接地線電位に確定する。従って、両方のトランジスタは共にオンして導通している。
【００３４】
電源線／接地線間に、ｎ型ＭＯＳトランジスタのオン抵抗とｐ型ＭＯＳトランジスタのゲート容量の直列接続と、ｐ型ＭＯＳトランジスタのオン抵抗とｎ型ＭＯＳトランジスタのゲート容量の直列接続が形成されている。
【００３５】
ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ両方がそれぞれゲート容量とＥＳＤ対策用抵抗の両方の役割を果たしており、新たにＥＳＤ対策用抵抗を形成するための面積が不要であるため、面積効率に優れている。図２に示すように、本構造はリング状に接続された２段のインバータから、オフしたトランジスタを除去した構造と等価である。従って、本構造は、ＥＳＤ耐性も半導体集積回路装置を構成する回路部と同じである。
【００３６】
図４において、ｎ型ＭＯＳトランジスタ１１又は、ｐ型ＭＯＳトランジスタ１２に並列に同じ導電型のＭＯＳトランジスタを配置することもできる。
【００３７】
本発明の第１の実施の形態の変形例を図５及び図６を用いて説明する。
【００３８】
図５は第１の変形例で、ｎ型ＭＯＳトランジスタ１３及びｎ型ＭＯＳトランジスタ１５とｐ型ＭＯＳトランジスタ１４から構成されている。
【００３９】
ｎ型ＭＯＳトランジスタ１３のソース電極が接地線に、ｐ型ＭＯＳトランジスタ１４のソース電極が電源線に、ｎ型ＭＯＳトランジスタ１３のドレイン電極がｐ型ＭＯＳトランジスタ１４のゲート電極に、ｐ型ＭＯＳトランジスタ１４のドレイン電極がｎ型ＭＯＳトランジスタ１３及びｎ型ＭＯＳトランジスタ１５のゲート電極に接続され、ｎ型ＭＯＳトランジスタ１５のソース電極及びドレイン電極は接地線（Ｖｓｓ）に接続されている。
【００４０】
図６は第１の実施例の第２の変形例で、ｎ型ＭＯＳトランジスタ１３とｐ型ＭＯＳトランジスタ１４及びｐ型ＭＯＳトランジスタ１６から構成されている。
【００４１】
ｎ型ＭＯＳトランジスタ１３のソース電極が接地線に、ｐ型ＭＯＳトランジスタ１４のソース電極が電源線に、ｎ型ＭＯＳトランジスタ１３のドレイン電極がｐ型ＭＯＳトランジスタ１４のゲート電極及びｐ型ＭＯＳトランジスタ１６のゲート電極に接続され、ｐ型ＭＯＳトランジスタ１４のドレイン電極が型ＭＯＳトランジスタ１３ゲート電極に接続され、ｐ型ＭＯＳトランジスタ１６のソース電極及びドレイン電極は接地線（Ｖｓｓ）に接続されている。
【００４２】
第２の実施形態を図７を用いて説明する。
【００４３】
ｐ型ＭＯＳトランジスタ１９及び２０のソース電極が電源線（Ｖｄｄ）に接続され、ｎ型ＭＯＳトランジスタ１７及び１８のソース電極が接地線（Ｖｓｓ）に接続され、ｐ型ＭＯＳトランジスタ１９のドレイン電極はｎ型ＭＯＳトランジスタ１７のゲート電極に接続され、ｎ型ＭＯＳトランジスタ１７のドレイン電極はｐ型ＭＯＳトランジスタ２０のゲート電極に接続され、ｐ型ＭＯＳトランジスタ２０のドレイン電極はｎ型ＭＯＳトランジスタ１８のゲート電極に接続され、ｎ型ＭＯＳトランジスタ１８のドレイン電極はｐ型ＭＯＳトランジスタ１９のゲート電極に接続されている。
【００４４】
尚、第３の変形例として図示しないがｎ型ＭＯＳトランジスタ１３のゲート電極及びｐ型ＭＯＳトランジスタ１４のドレイン電極とゲート電極が接続され、ソース電極及びドレイン電極が接地線（Ｖｓｓ）と接続されるｎ型ＭＯＳトランジスタ１５及び、ｎ型ＭＯＳトランジスタ１３のドレイン電極及びｐ型ＭＯＳトランジスタ１４のゲート電極とゲート電極が接続され、ソース電極及びドレイン電極が電源線（Ｖｄｄ）と接続されるｐ型ＭＯＳトランジスタ１６とを同時に持っていることも可能である。
【００４５】
第２の実施例の変形例を図８及び図９を用いて説明する。
【００４６】
図８は第２の実施例の第１の変形例である。
【００４７】
図７と同一の部分は同一の記号を用いる。図８の変形例は図７のｐ型ＭＯＳトランジスタ１９のドレイン電極とゲート電極が接続されソース電極とドレイン電極が接地線（Ｖｓｓ）に接続されたｎ型ＭＯＳトランジスタ２１及び、ｐ型ＭＯＳトランジスタ２０のドレイン電極とゲート電極が接続されソース電極とドレイン電極が接地線（Ｖｓｓ）に接続されたｎ型ＭＯＳトランジスタ２２を有している点である。
【００４８】
尚、ｎ型トランジスタ２１及び２２は少なくともいずれか一方ある場合であっても有効であることは言うまでもない。
【００４９】
図９は第２の実施例の第２の変形例である。
【００５０】
図７と同一の部分は同一の記号を用いる。図９の変形例は図７のｐ型ＭＯＳトランジスタ１９のゲート電極とゲート電極が接続されソース電極とドレイン電極が電源線（Ｖｄｄ）に接続されたｐ型ＭＯＳトランジスタ１７と、ｐ型ＭＯＳトランジスタ２０のゲート電極とゲート電極が接続されソース電極とドレイン電極が電源線（Ｖｄｄ）に接続されたｐ型ＭＯＳトランジスタ１８とを有している点である。
【００５１】
尚、ｐ型トランジスタ２３及び２４は少なくともいずれか一方ある場合であっても有効であることは言うまでもない。
【００５２】
又、図示していないが、少なくともｎ型トランジスタ２１及び２２のいずれか一方と、少なくともｐ型トランジスタ２３及び２４のいずれか一方がある場合も可能である。
【００５３】
なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００５４】
実施例３として、本デカップリング容量を半導体集積回路に適用した状態を図面を用いて説明する。
【００５５】
図１３は本デカップリング容量を半導体集積回路装置３４に適用したものである。
【００５６】
電源線（Ｖｄｄ）と接地線（Ｖｓｓ）の間に内部回路ブロック３５が配置され、内部回路ブロック３５の直近にデカップリング容量３６が配置されている。
【００５７】
内部回路ブロックは、高速動作し、高速動作時にスイッチングノイズを発生する回路ブロックにたいしデカップリング容量を配置することが望ましい。
【００５８】
本デカップリング容量は、構成がインバータ回路と等価的に同一構成であり、回路部のスイッチング電流と同程度の速度で応答するためにノイズの低減と電源の共振防止を両立できる。この際、回路部を構成するトランジスタに対しデカップリング容量を構成するトランジスタのゲート長が１．５〜２倍位の時に最も効果的にノイズの低減と電源の共振を防止できることが判明した。
【００５９】
実施例３の変形例を図１４を用いて説明する。
【００６０】
図１４でデカップリング容量は内部回路ブロック３５の中で高速動作し、高速動作時にスイッチングノイズを発生する回路あるいは素子の直近に配されている。図においては回路としてインバータ３７であるが、インバータ以外の回路であってもクロックバッファ、フリップフロップ、入出力回路等の動作率の高い回路でも良い。
【００６１】
この場合も回路を構成するトランジスタに対しデカップリング容量を構成するトランジスタのゲート長が１．５〜２倍位の時に最も効果的にノイズの低減と電源の共振を防止できることが判明した。
【００６２】
図１３、１４において電源電圧は外部から供給されているが、外部から供給された電源電圧をもとに内部で作られた電源を用いても良い。
【００６３】
電源線と接地線は高電位線と低電位線であっても構わない。
【００６４】
図１５を用いて第４の実施形態を説明する。
【００６５】
図１５は、所望の半導体集積回路装置を自動回路設計、自動配置配線を行う回路設計ツールの概略図である。
【００６６】
この回路設計ツールは要求される半導体集積回路装置の要求特性を入力端末３８から入力し演算装置部３９において記憶装置４０に記憶されている半導体回路のマクロを組み合わせて所望の半導体集積回路装置回路及び半導体集積回路装置の配置配線を行う。
【００６７】
出力端末４１は入力データ、演算された結果等を出力し、画像出力端末４２は入力データ、出力データ等の画像を出力する。
【００６８】
通常の回路の自動設計、自動配置配線に関する点は通常の方法で行われるので詳細は省略する。
【００６９】
本デカップリング容量は記憶装置４０にマクロとして記憶されている。
【００７０】
本マクロは回路設計された回路ブロック中で高速動作しノイズを発生する回路ブロックの直近に配置されるか、回路ブロック中で高速動作しノイズを発生する回路の直近に配置される。更に、半導体集積回路装置の配置においても同様に高速動作しノイズを発生する回路ブロックの直近に配置されるか、回路ブロック中で高速動作しノイズを発生する回路の直近に配置される必要がある。
【００７１】
なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００７２】
【発明の効果】
以上説明したように、本発明によるデカップリング容量では、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ両方がそれぞれゲート容量とＥＳＤ対策用抵抗の両方の役割を果たしている構造であるので、新たにＥＳＤ対策用抵抗を形成するための工程が必要ない。
【００７３】
更に、抵抗の代わりにトランジスタを用いているので抵抗の面積が不要であり、面積効率に優れている。
【００７４】
通常トランジスタのオン抵抗は数キロオームであるのに対し拡散抵抗は数１００オームであるので、本デカップリング容量は拡散抵抗を用いた場合よりも約１／１０の面積ですむ。
【図面の簡単な説明】
【図１】 本発明の作用を示す回路図
【図２】 本発明の作用を示す回路図
【図３】 本発明の作用を示す等価回路図
【図４】 本発明の第1の実施の形態を示す回路図
【図５】 本発明の第１の実施の形態の変形例を示す回路図
【図６】 本発明の第１の実施の形態の変形例を示す回路図
【図７】 本発明の第２の実施の形態を示す回路図
【図８】 本発明の第２の実施の形態の変形例を示す回路図
【図９】 本発明の第２の実施の形態の変形例を示す回路図
【図１０】 従来のデカップリング容量の第１の例を示す回路図
【図１１】 従来のデカップリング容量の第２の例を示す回路図
【図１２】 従来のデカップリング容量の第３の例を示す回路図
【図１３】 本発明の実施例３のデカップリング容量を半導体集積回路装置に応用した図
【図１４】 本発明の第３の実施例の変形例を示した図
【図１５】 本発明の第４の実施例の回路設計ツールの概略図
【符号の説明】
１、４、１１，１３，１５、１７，１８、２１，２２、２５、２７、３１・・・ｎ型ＭＯＳトランジスタ
２、５、１２，１４，１６、１９，２０、２３，２４、２６、２８、３２・・・ｐ型ＭＯＳトランジスタ
８・・・ｐ型ＭＯＳトランジスタのゲート容量
９・・・ｎ型ＭＯＳトランジスタのオン抵抗
１０・・・ｐ型ＭＯＳトランジスタのオン抵抗
７・・・ｎ型ＭＯＳトランジスタのゲート容量
２９、３０，３３・・・拡散抵抗
３４・・・半導体集積回路装置
３５・・・内部回路ブロック
３６・・・デカップリング容量
３、６、３７・・・インバータ
３８・・・入力端末
３９・・・演算装置部
４０・・・記憶装置
４１・・・出力装置
４２・・・画像端末
【発明の属する技術分野】
本発明は特にデカップリング容量を有する半導体回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ回路のスイッチング時に流れる数１０ｐｓオーダの急峻な電流により、半導体集積回路の電源電位が過渡的に変動する問題（電源ノイズ）がある。
【０００３】
対策として電源線と接地線間にデカップリング容量（バイパスコンデンサ）を挿入しなければならない。デカップリング容量からＣＭＯＳ回路にスイッチング電流を補償する電流を高速に供給するためには、半導体集積回路装置外部ではなくオンチップにデカップリング容量を作る必要がある。
【０００４】
近年の半導体集積回路装置の高速化と電源電流の増加に伴い、オンチップデカップリング容量の必要量は急激に増大している。しかし大きな容量を半導体集積回路装置上に搭載しようとすると、必要な面積が増大するため、製造コストが増大する問題がある。
【０００５】
半導体集積回路装置の中で、単位面積当たりの容量が最大であるＭＯＳ容量をオンチップデカップリング容量として用いられることが多い。
【０００６】
しかしながら、半導体集積回路装置、特に高速で回路が駆動される半導体集積回路装置では、全ゲート酸化膜のうち半分以上が、デカップリング容量として使用されている場合が多い。
【０００７】
ＭＯＳゲート容量をデカップリング容量として用いた例を図１０を用いて説明する。
【０００８】
ｎ型ＭＯＳトランジスタ２５のゲート電極を電源線（Ｖｄｄ）に、ソース電極及びドレイン電極を接地線（Ｖｓｓ）に接続し、ｐ型ＭＯＳトランジスタ２６のゲート電極を接地線（Ｖｓｓ）に、ソース電極及びドレイン電極を電源線（Ｖｄｄ）に接続している。
【０００９】
図１０の構成ではｎ型ＭＯＳトランジスタ２５及びｐ型ＭＯＳトランジスタ２６のみで形成されているために面積効率は良いが、ゲートが電源線及び接地線に直接接続されているために静電気放電による異常電圧が直接ゲート電極に加わるためにＥＳＤ耐性が弱い。
【００１０】
一方、近年の半導体プロセスの微細化に伴うゲート酸化膜の薄膜化により、ＭＯＳトランジスタのゲートのＥＳＤ耐性がますます弱くなっている。従って、デカップリング容量のＥＳＤ耐性は半導体集積回路装置の歩留まりを決定する非常に重要な課題である。
【００１１】
ＥＳＤ対策を行ったデカップリング容量の例を図１１，１２に示す。
【００１２】
図１１は、図１０のゲート電極と電源線又は接地線の間に抵抗２９及び抵抗３０を挿入する方法である。
【００１３】
特開平０２−５８２７５号公報に示されるＥＳＤ対策を行ったデカップリング容量の例を図１２に示す。
【００１４】
図１２においては、ｐ型ＭＯＳトランジスタ３２のソース電極及びドレイン電極を電源線（Ｖｄｄ）にｎ型トランジスタのドレイン電極をｐ型ＭＯＳトランジスタ３２のゲート電極に接続し、ｎ型ＭＯＳトランジスタ３１のソース電極を接地線（Ｖｓｓ）に接続する。ｎ型ＭＯＳトランジスタ３１のゲート電極は抵抗３３を介して電源線（Ｖｄｄ）に接続されている。
【００１５】
ｐ型ＭＯＳトランジスタ３２のゲートはｎ型ＭＯＳトランジスタ３１を介して接地線（Ｖｓｓ）に接続され、ｎ型ＭＯＳトランジスタ３１のゲート電極は抵抗３３を介して電源線（Ｖｄｄ）に接続されている。
【００１６】
ｎ型ＭＯＳトランジスタ３１のゲートは抵抗３３を介して電源線（Ｖｄｄ）に接続されているので電位はｈｉｇｈになりｎ型ＭＯＳトランジスタ３１は導通し、ｎＭＯＳオン抵抗となる。
【００１７】
【発明が解決しようとする課題】
従来技術の問題は、ＥＳＤ耐性を上げたデカップリング容量は、ＭＯＳゲート容量のゲート電極と電源線又は接地線の間にＥＳＤ対策用抵抗を形成する必要がある。
【００１８】
一方、半導体集積回路装置は特性の改善のために拡散抵抗・ゲート抵抗・コンタクト抵抗を下げるために拡散層及びポリシリコンをシリサイド化する工程が主流であり、シリサイド層のシート抵抗は低い。このため、シリサイド化した拡散層やポリシリコンを用いてＥＳＤ対策用抵抗を形成すると大面積が必要となる。また、拡散層やポリシリコンのシート抵抗を高めるには、拡散層やポリシリコンのシリサイド化を防止する追加工程が新たに必要となる。
【００１９】
本発明の目的はＥＳＤ耐性があり、面積効率に優れ、且つ工程増のないデカップリング容量を提供することにある。
【００２０】
【課題を解決するための手段】
本発明による容量素子は、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタのいずれもそのゲート電極が電源線や接地線に接続されていない。ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタのゲート電極はトランジスタの拡散層と接続され、ｐ型ｎ型接合を介して電源線あるいは接地線と接続される。電源線あるいは接地線に静電気等による非常に高い電位が加わった場合、ｐ型ｎ型接合の順バイアスあるいはブレークダウンにより、高電位を引き起こす電荷が半導体基板に放出されるため、本発明の容量素子を構成するトランジスタのゲート電極は高電位にさらされる危険性がないために高いＥＳＤ耐性が得られる。
【００２１】
さらに、本発明の容量素子では、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタのゲート電極と電源線あるいは接地線との間にトランジスタのソース、ドレインが接続される。つまり、電源線や接地線とゲート電極の間にＭＯＳトランジスタのチャネル抵抗が挿入される。このため、電源線や接地線からの高電位が直接ＭＯＳトランジスタのゲート電極に入ることがないために高いＥＳＤ耐性が得られる。
【００２２】
【作用】
図１、２及び３を用いて本発明の作用を説明する。
【００２３】
図１は電源線（ＶＤＤ）と接地線（ＶＳＳ）との間にｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳトランジスタ１とからなる１段目のインバータ３とｐ型ＭＯＳトランジスタ５とｎ型ＭＯＳトランジスタ４とからなる２段目のインバータ６が形成されている。
【００２４】
１段目のインバータ３の入力はＬｏｗで出力はｈｉｇｈとなる。１段目のインバータ３の出力は２段目のインバータ６に入力される。
【００２５】
２段目のインバータはｈｉｇｈが入力されるので出力はＬｏｗとなり、２段目のインバータの出力が１段目のインバータ３に入力されている。
【００２６】
この場合１段目のインバータのｐ型ＭＯＳトランジスタ２はオンとなり、ｎ型ＭＯＳトランジスタ１はオフとなる。２段目のインバータのｐ型ＭＯＳトランジスタ５はオフとなり、ｎ型ＭＯＳトランジスタ４はオンとなる。
【００２７】
このオンとなるトランジスタのみを残すと図１は図２のようになる。
【００２８】
図２を等価回路にすると図３に示されるように、ＶＤＤと接地線の間に、直列に接続されたｐＭＯＳ容量８とｎＭＯＳオン抵抗９、ｐＭＯＳオン抵抗１０とｎＭＯＳ容量７が並列に接続された状態になる。
【００２９】
ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ両方がそれぞれゲート容量とＥＳＤ対策用抵抗の両方の役割を果たしており、新たにＥＳＤ対策用抵抗を形成するための面積が不要であり、面積効率に優れている。
【００３０】
又、図２に示すように、本構造はリング状に接続された２段のインバータから、オフしたトランジスタを除去した構造と等価である。従って、本構造は、ＥＳＤ耐性も半導体集積回路装置を構成する回路部と同じである。
【００３１】
【発明の実施の形態】
本発明の第１の実施の形態を図４を用いて説明する。
【００３２】
ｎ型ＭＯＳトランジスタ１１とｐ型ＭＯＳトランジスタ１２から構成されており、ｎ型ＭＯＳトランジスタ１１のソース電極が接地線に、ｐ型ＭＯＳトランジスタ１２のソース電極が電源線に、ｎ型ＭＯＳトランジスタ１１のドレイン電極がｐ型ＭＯＳトランジスタ１２のゲート電極に、ｐ型ＭＯＳトランジスタ１２のドレイン電極がｎ型ＭＯＳトランジスタ１１のゲート電極に接続されている。
【００３３】
図４の発明の動作について説明する。ｎ型ＭＯＳトランジスタ１１、ｐ型ＭＯＳトランジスタ１２のゲート電極のノードはそれぞれフローティングである。しかし、各トランジスタのリーク電流によって電源投入後短時間でｎ型ＭＯＳトランジスタのゲート電極のノードは電源線電位に、ｐ型ＭＯＳトランジスタのゲート電極のノードは接地線電位に確定する。従って、両方のトランジスタは共にオンして導通している。
【００３４】
電源線／接地線間に、ｎ型ＭＯＳトランジスタのオン抵抗とｐ型ＭＯＳトランジスタのゲート容量の直列接続と、ｐ型ＭＯＳトランジスタのオン抵抗とｎ型ＭＯＳトランジスタのゲート容量の直列接続が形成されている。
【００３５】
ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ両方がそれぞれゲート容量とＥＳＤ対策用抵抗の両方の役割を果たしており、新たにＥＳＤ対策用抵抗を形成するための面積が不要であるため、面積効率に優れている。図２に示すように、本構造はリング状に接続された２段のインバータから、オフしたトランジスタを除去した構造と等価である。従って、本構造は、ＥＳＤ耐性も半導体集積回路装置を構成する回路部と同じである。
【００３６】
図４において、ｎ型ＭＯＳトランジスタ１１又は、ｐ型ＭＯＳトランジスタ１２に並列に同じ導電型のＭＯＳトランジスタを配置することもできる。
【００３７】
本発明の第１の実施の形態の変形例を図５及び図６を用いて説明する。
【００３８】
図５は第１の変形例で、ｎ型ＭＯＳトランジスタ１３及びｎ型ＭＯＳトランジスタ１５とｐ型ＭＯＳトランジスタ１４から構成されている。
【００３９】
ｎ型ＭＯＳトランジスタ１３のソース電極が接地線に、ｐ型ＭＯＳトランジスタ１４のソース電極が電源線に、ｎ型ＭＯＳトランジスタ１３のドレイン電極がｐ型ＭＯＳトランジスタ１４のゲート電極に、ｐ型ＭＯＳトランジスタ１４のドレイン電極がｎ型ＭＯＳトランジスタ１３及びｎ型ＭＯＳトランジスタ１５のゲート電極に接続され、ｎ型ＭＯＳトランジスタ１５のソース電極及びドレイン電極は接地線（Ｖｓｓ）に接続されている。
【００４０】
図６は第１の実施例の第２の変形例で、ｎ型ＭＯＳトランジスタ１３とｐ型ＭＯＳトランジスタ１４及びｐ型ＭＯＳトランジスタ１６から構成されている。
【００４１】
ｎ型ＭＯＳトランジスタ１３のソース電極が接地線に、ｐ型ＭＯＳトランジスタ１４のソース電極が電源線に、ｎ型ＭＯＳトランジスタ１３のドレイン電極がｐ型ＭＯＳトランジスタ１４のゲート電極及びｐ型ＭＯＳトランジスタ１６のゲート電極に接続され、ｐ型ＭＯＳトランジスタ１４のドレイン電極が型ＭＯＳトランジスタ１３ゲート電極に接続され、ｐ型ＭＯＳトランジスタ１６のソース電極及びドレイン電極は接地線（Ｖｓｓ）に接続されている。
【００４２】
第２の実施形態を図７を用いて説明する。
【００４３】
ｐ型ＭＯＳトランジスタ１９及び２０のソース電極が電源線（Ｖｄｄ）に接続され、ｎ型ＭＯＳトランジスタ１７及び１８のソース電極が接地線（Ｖｓｓ）に接続され、ｐ型ＭＯＳトランジスタ１９のドレイン電極はｎ型ＭＯＳトランジスタ１７のゲート電極に接続され、ｎ型ＭＯＳトランジスタ１７のドレイン電極はｐ型ＭＯＳトランジスタ２０のゲート電極に接続され、ｐ型ＭＯＳトランジスタ２０のドレイン電極はｎ型ＭＯＳトランジスタ１８のゲート電極に接続され、ｎ型ＭＯＳトランジスタ１８のドレイン電極はｐ型ＭＯＳトランジスタ１９のゲート電極に接続されている。
【００４４】
尚、第３の変形例として図示しないがｎ型ＭＯＳトランジスタ１３のゲート電極及びｐ型ＭＯＳトランジスタ１４のドレイン電極とゲート電極が接続され、ソース電極及びドレイン電極が接地線（Ｖｓｓ）と接続されるｎ型ＭＯＳトランジスタ１５及び、ｎ型ＭＯＳトランジスタ１３のドレイン電極及びｐ型ＭＯＳトランジスタ１４のゲート電極とゲート電極が接続され、ソース電極及びドレイン電極が電源線（Ｖｄｄ）と接続されるｐ型ＭＯＳトランジスタ１６とを同時に持っていることも可能である。
【００４５】
第２の実施例の変形例を図８及び図９を用いて説明する。
【００４６】
図８は第２の実施例の第１の変形例である。
【００４７】
図７と同一の部分は同一の記号を用いる。図８の変形例は図７のｐ型ＭＯＳトランジスタ１９のドレイン電極とゲート電極が接続されソース電極とドレイン電極が接地線（Ｖｓｓ）に接続されたｎ型ＭＯＳトランジスタ２１及び、ｐ型ＭＯＳトランジスタ２０のドレイン電極とゲート電極が接続されソース電極とドレイン電極が接地線（Ｖｓｓ）に接続されたｎ型ＭＯＳトランジスタ２２を有している点である。
【００４８】
尚、ｎ型トランジスタ２１及び２２は少なくともいずれか一方ある場合であっても有効であることは言うまでもない。
【００４９】
図９は第２の実施例の第２の変形例である。
【００５０】
図７と同一の部分は同一の記号を用いる。図９の変形例は図７のｐ型ＭＯＳトランジスタ１９のゲート電極とゲート電極が接続されソース電極とドレイン電極が電源線（Ｖｄｄ）に接続されたｐ型ＭＯＳトランジスタ１７と、ｐ型ＭＯＳトランジスタ２０のゲート電極とゲート電極が接続されソース電極とドレイン電極が電源線（Ｖｄｄ）に接続されたｐ型ＭＯＳトランジスタ１８とを有している点である。
【００５１】
尚、ｐ型トランジスタ２３及び２４は少なくともいずれか一方ある場合であっても有効であることは言うまでもない。
【００５２】
又、図示していないが、少なくともｎ型トランジスタ２１及び２２のいずれか一方と、少なくともｐ型トランジスタ２３及び２４のいずれか一方がある場合も可能である。
【００５３】
なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００５４】
実施例３として、本デカップリング容量を半導体集積回路に適用した状態を図面を用いて説明する。
【００５５】
図１３は本デカップリング容量を半導体集積回路装置３４に適用したものである。
【００５６】
電源線（Ｖｄｄ）と接地線（Ｖｓｓ）の間に内部回路ブロック３５が配置され、内部回路ブロック３５の直近にデカップリング容量３６が配置されている。
【００５７】
内部回路ブロックは、高速動作し、高速動作時にスイッチングノイズを発生する回路ブロックにたいしデカップリング容量を配置することが望ましい。
【００５８】
本デカップリング容量は、構成がインバータ回路と等価的に同一構成であり、回路部のスイッチング電流と同程度の速度で応答するためにノイズの低減と電源の共振防止を両立できる。この際、回路部を構成するトランジスタに対しデカップリング容量を構成するトランジスタのゲート長が１．５〜２倍位の時に最も効果的にノイズの低減と電源の共振を防止できることが判明した。
【００５９】
実施例３の変形例を図１４を用いて説明する。
【００６０】
図１４でデカップリング容量は内部回路ブロック３５の中で高速動作し、高速動作時にスイッチングノイズを発生する回路あるいは素子の直近に配されている。図においては回路としてインバータ３７であるが、インバータ以外の回路であってもクロックバッファ、フリップフロップ、入出力回路等の動作率の高い回路でも良い。
【００６１】
この場合も回路を構成するトランジスタに対しデカップリング容量を構成するトランジスタのゲート長が１．５〜２倍位の時に最も効果的にノイズの低減と電源の共振を防止できることが判明した。
【００６２】
図１３、１４において電源電圧は外部から供給されているが、外部から供給された電源電圧をもとに内部で作られた電源を用いても良い。
【００６３】
電源線と接地線は高電位線と低電位線であっても構わない。
【００６４】
図１５を用いて第４の実施形態を説明する。
【００６５】
図１５は、所望の半導体集積回路装置を自動回路設計、自動配置配線を行う回路設計ツールの概略図である。
【００６６】
この回路設計ツールは要求される半導体集積回路装置の要求特性を入力端末３８から入力し演算装置部３９において記憶装置４０に記憶されている半導体回路のマクロを組み合わせて所望の半導体集積回路装置回路及び半導体集積回路装置の配置配線を行う。
【００６７】
出力端末４１は入力データ、演算された結果等を出力し、画像出力端末４２は入力データ、出力データ等の画像を出力する。
【００６８】
通常の回路の自動設計、自動配置配線に関する点は通常の方法で行われるので詳細は省略する。
【００６９】
本デカップリング容量は記憶装置４０にマクロとして記憶されている。
【００７０】
本マクロは回路設計された回路ブロック中で高速動作しノイズを発生する回路ブロックの直近に配置されるか、回路ブロック中で高速動作しノイズを発生する回路の直近に配置される。更に、半導体集積回路装置の配置においても同様に高速動作しノイズを発生する回路ブロックの直近に配置されるか、回路ブロック中で高速動作しノイズを発生する回路の直近に配置される必要がある。
【００７１】
なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００７２】
【発明の効果】
以上説明したように、本発明によるデカップリング容量では、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ両方がそれぞれゲート容量とＥＳＤ対策用抵抗の両方の役割を果たしている構造であるので、新たにＥＳＤ対策用抵抗を形成するための工程が必要ない。
【００７３】
更に、抵抗の代わりにトランジスタを用いているので抵抗の面積が不要であり、面積効率に優れている。
【００７４】
通常トランジスタのオン抵抗は数キロオームであるのに対し拡散抵抗は数１００オームであるので、本デカップリング容量は拡散抵抗を用いた場合よりも約１／１０の面積ですむ。
【図面の簡単な説明】
【図１】 本発明の作用を示す回路図
【図２】 本発明の作用を示す回路図
【図３】 本発明の作用を示す等価回路図
【図４】 本発明の第1の実施の形態を示す回路図
【図５】 本発明の第１の実施の形態の変形例を示す回路図
【図６】 本発明の第１の実施の形態の変形例を示す回路図
【図７】 本発明の第２の実施の形態を示す回路図
【図８】 本発明の第２の実施の形態の変形例を示す回路図
【図９】 本発明の第２の実施の形態の変形例を示す回路図
【図１０】 従来のデカップリング容量の第１の例を示す回路図
【図１１】 従来のデカップリング容量の第２の例を示す回路図
【図１２】 従来のデカップリング容量の第３の例を示す回路図
【図１３】 本発明の実施例３のデカップリング容量を半導体集積回路装置に応用した図
【図１４】 本発明の第３の実施例の変形例を示した図
【図１５】 本発明の第４の実施例の回路設計ツールの概略図
【符号の説明】
１、４、１１，１３，１５、１７，１８、２１，２２、２５、２７、３１・・・ｎ型ＭＯＳトランジスタ
２、５、１２，１４，１６、１９，２０、２３，２４、２６、２８、３２・・・ｐ型ＭＯＳトランジスタ
８・・・ｐ型ＭＯＳトランジスタのゲート容量
９・・・ｎ型ＭＯＳトランジスタのオン抵抗
１０・・・ｐ型ＭＯＳトランジスタのオン抵抗
７・・・ｎ型ＭＯＳトランジスタのゲート容量
２９、３０，３３・・・拡散抵抗
３４・・・半導体集積回路装置
３５・・・内部回路ブロック
３６・・・デカップリング容量
３、６、３７・・・インバータ
３８・・・入力端末
３９・・・演算装置部
４０・・・記憶装置
４１・・・出力装置
４２・・・画像端末
Claims (9)
- ソース電極が高電位線に接続され、ドレイン電極がｎ型ＭＯＳトランジスタのゲートに接続され、ゲート電極が前記ｎ型ＭＯＳトランジスタのドレイン電極に接続されたｐ型のＭＯＳトランジスタと、ソース電極が低電位線に接続された前記ｎ型のＭＯＳトランジスタを有し、前記ｎ型ＭＯＳトランジスタおよび前記ｐ型ＭＯＳトランジスタのいずれもそのゲート電極が電源線又は接地線に接続されておらず、少なくともゲートが前記ｐ型ＭＯＳトランジスタの前記ドレイン電極に接続され、ソース電極及びドレイン電極が前記低電位線に接続された第２のｎ型トランジスタとゲート電極が前記ｎ型ＭＯＳトランジスタのドレイン電極に接続され、ソース電極とドレイン電極が前記高電位線に接続された第２のｐ型ＭＯＳトランジスタのいずれか一方を有していることを特徴とする半導体回路。
- 前記ｎ型ＭＯＳトランジスタおよび前記ｐ型ＭＯＳトランジスタのいずれもそのゲート電極が、電源線又は接地線に、抵抗素子を介して接続されていないことを特徴とする請求項１に記載の半導体回路。
- Ｎ個のｎ型ＭＯＳトランジスタとＮ個のｐ型ＭＯＳトランジスタからなる半導体回路であって、全てのｎ型ＭＯＳトランジスタのソース電極は低電位線に接続され、全てのｐ型ＭＯＳトランジスタのソース電極は高電位線に接続され、ｎ（Ｎ＞ｎ≧１）番目のｐ型ＭＯＳトランジスタのドレイン電極はｎ番目のｎ型ＭＯＳトランジスタのゲート電極と接続され、ｎ番目のｎ型ＭＯＳドレイン電極はｎ＋１番目のｐ型ＭＯＳトランジスタのゲート電極と接続され、Ｎ番目のｎ型ＭＯＳトランジスタのドレイン電極は１番目のｐ型ＭＯＳトランジスタゲート電極と接続され、前記ｎ型ＭＯＳトランジスタおよび前記ｐ型ＭＯＳトランジスタのいずれもそのゲート電極が電源線又は接地線に接続されていないことを特徴とする半導体回路。
- 請求項３に記載の半導体集積回路装置において、前記Ｎ個のｐ型ＭＯＳトランジスタのゲート電極とゲート電極が接続され、ソース電極とドレイン電極が高電位線に接続されたＮ個のｐ型ＭＯＳトランジスタと、前記Ｎ個のｎ型ＭＯＳトランジスタのゲート電極とゲート電極が接続され、ソース電極とドレイン電極が低電位線と接続されたＮ個のｎ型ＭＯＳトランジスタの少なくともいずれか１個のトランジスタを有することを特徴とする半導体回路。
- 前記ｎ型ＭＯＳトランジスタおよび前記ｐ型ＭＯＳトランジスタのいずれもそのゲート電極が、電源線又は接地線に、抵抗素子を介して接続されていないことを特徴とする請求項３または４に記載の半導体回路。
- 半導体集積回路を構成する回路ブロックの近傍に請求項１乃至５に記載の半導体回路を配置したことを特徴とする半導体集積回路装置。
- 前記回路ブロック内で頻繁に動作する半導体素子の近傍に請求項１乃至５に記載の半導体回路を配置したことを特徴とする半導体集積回路。
- 前記回路を構成するトランジスタのゲート長が、前記回路ブロックを構成するＭＯＳトランジスタのゲート長の１．５〜２倍であることを特徴とする請求項６に記載の半導体集積回路装置。
- 前記回路を構成するトランジスタのゲート長が、前記回路ブロック内で頻繁に動作する半導体素子のゲート長の１．５〜２倍であることを特徴とする請求項７に記載の半導体集積回路装置。
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