JP2003086699A - 半導体回路、半導体集積回路装置、半導体装置のマクロを記憶した記憶装置及びマクロを記憶した記憶媒体 - Google Patents
半導体回路、半導体集積回路装置、半導体装置のマクロを記憶した記憶装置及びマクロを記憶した記憶媒体Info
- Publication number
- JP2003086699A JP2003086699A JP2001279244A JP2001279244A JP2003086699A JP 2003086699 A JP2003086699 A JP 2003086699A JP 2001279244 A JP2001279244 A JP 2001279244A JP 2001279244 A JP2001279244 A JP 2001279244A JP 2003086699 A JP2003086699 A JP 2003086699A
- Authority
- JP
- Japan
- Prior art keywords
- type mos
- mos transistor
- semiconductor
- gate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 面積効率に優れ、工程増を生じないデカップ
リング容量を提供することにある。 【解決手段】 第1のｎ型ＭＯＳトランジスタ１１のソ
ース電極が接地線に、第1のｐ型ＭＯＳトランジスタ１
２のソース電極が電源線に、第1のｎ型ＭＯＳトランジ
スタ１１のドレイン電極が第1のｐ型ＭＯＳトランジス
タ１２のゲート電極に、第1のｐ型ＭＯＳトランジスタ
１２のドレイン電極が第1のｎ型ＭＯＳトランジスタ１
１のゲート電極にそれぞれ接続されることを特徴とする
半導体回路。両方のトランジスタがそれぞれゲート容量
と静電気放電対策用抵抗の両方の役割を果たしており、
新たに静電気放電対策用抵抗を形成するための面積が不
要であるため、面積効率に優れている。
リング容量を提供することにある。 【解決手段】 第1のｎ型ＭＯＳトランジスタ１１のソ
ース電極が接地線に、第1のｐ型ＭＯＳトランジスタ１
２のソース電極が電源線に、第1のｎ型ＭＯＳトランジ
スタ１１のドレイン電極が第1のｐ型ＭＯＳトランジス
タ１２のゲート電極に、第1のｐ型ＭＯＳトランジスタ
１２のドレイン電極が第1のｎ型ＭＯＳトランジスタ１
１のゲート電極にそれぞれ接続されることを特徴とする
半導体回路。両方のトランジスタがそれぞれゲート容量
と静電気放電対策用抵抗の両方の役割を果たしており、
新たに静電気放電対策用抵抗を形成するための面積が不
要であるため、面積効率に優れている。
Description
【０００１】
【発明の属する技術分野】本発明は特にデカップリング
容量を有する半導体回路に関する。
容量を有する半導体回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ回路のスイッチング時に流れる
数１０ｐｓオーダの急峻な電流により、半導体集積回路
の電源電位が過渡的に変動する問題（電源ノイズ）があ
る。
数１０ｐｓオーダの急峻な電流により、半導体集積回路
の電源電位が過渡的に変動する問題（電源ノイズ）があ
る。
【０００３】対策として電源線と接地線間にデカップリ
ング容量（バイパスコンデンサ）を挿入しなければなら
ない。デカップリング容量からＣＭＯＳ回路にスイッチ
ング電流を補償する電流を高速に供給するためには、半
導体集積回路装置外部ではなくオンチップにデカップリ
ング容量を作る必要がある。
ング容量（バイパスコンデンサ）を挿入しなければなら
ない。デカップリング容量からＣＭＯＳ回路にスイッチ
ング電流を補償する電流を高速に供給するためには、半
導体集積回路装置外部ではなくオンチップにデカップリ
ング容量を作る必要がある。
【０００４】近年の半導体集積回路装置の高速化と電源
電流の増加に伴い、オンチップデカップリング容量の必
要量は急激に増大している。しかし大きな容量を半導体
集積回路装置上に搭載しようとすると、必要な面積が増
大するため、製造コストが増大する問題がある。
電流の増加に伴い、オンチップデカップリング容量の必
要量は急激に増大している。しかし大きな容量を半導体
集積回路装置上に搭載しようとすると、必要な面積が増
大するため、製造コストが増大する問題がある。
【０００５】半導体集積回路装置の中で、単位面積当た
りの容量が最大であるＭＯＳ容量をオンチップデカップ
リング容量として用いられることが多い。
りの容量が最大であるＭＯＳ容量をオンチップデカップ
リング容量として用いられることが多い。
【０００６】しかしながら、半導体集積回路装置、特に
高速で回路が駆動される半導体集積回路装置では、全ゲ
ート酸化膜のうち半分以上が、デカップリング容量とし
て使用されている場合が多い。
高速で回路が駆動される半導体集積回路装置では、全ゲ
ート酸化膜のうち半分以上が、デカップリング容量とし
て使用されている場合が多い。
【０００７】ＭＯＳゲート容量をデカップリング容量と
して用いた例を図１０を用いて説明する。
して用いた例を図１０を用いて説明する。
【０００８】ｎ型ＭＯＳトランジスタ２５のゲート電極
を電源線（Ｖｄｄ）に、ソース電極及びドレイン電極を
接地線（Ｖｓｓ）に接続し、ｐ型ＭＯＳトランジスタ２
６のゲート電極を接地線（Ｖｓｓ）に、ソース電極及び
ドレイン電極を電源線（Ｖｄｄ）に接続している。
を電源線（Ｖｄｄ）に、ソース電極及びドレイン電極を
接地線（Ｖｓｓ）に接続し、ｐ型ＭＯＳトランジスタ２
６のゲート電極を接地線（Ｖｓｓ）に、ソース電極及び
ドレイン電極を電源線（Ｖｄｄ）に接続している。
【０００９】図１０の構成ではｎ型ＭＯＳトランジスタ
２５及びｐ型ＭＯＳトランジスタ２６のみで形成されて
いるために面積効率は良いが、ゲートが電源線及び接地
線に直接接続されているために静電気放電による異常電
圧が直接ゲート電極に加わるためにＥＳＤ耐性が弱い。
２５及びｐ型ＭＯＳトランジスタ２６のみで形成されて
いるために面積効率は良いが、ゲートが電源線及び接地
線に直接接続されているために静電気放電による異常電
圧が直接ゲート電極に加わるためにＥＳＤ耐性が弱い。
【００１０】一方、近年の半導体プロセスの微細化に伴
うゲート酸化膜の薄膜化により、ＭＯＳトランジスタの
ゲートのＥＳＤ耐性がますます弱くなっている。従っ
て、デカップリング容量のＥＳＤ耐性は半導体集積回路
装置の歩留まりを決定する非常に重要な課題である。
うゲート酸化膜の薄膜化により、ＭＯＳトランジスタの
ゲートのＥＳＤ耐性がますます弱くなっている。従っ
て、デカップリング容量のＥＳＤ耐性は半導体集積回路
装置の歩留まりを決定する非常に重要な課題である。
【００１１】ＥＳＤ対策を行ったデカップリング容量の
例を図１１，１２に示す。
例を図１１，１２に示す。
【００１２】図１１は、図１０のゲート電極と電源線又
は接地線の間に抵抗２９及び抵抗３０を挿入する方法で
ある。
は接地線の間に抵抗２９及び抵抗３０を挿入する方法で
ある。
【００１３】特開平０２−５８２７５号公報に示される
ＥＳＤ対策を行ったデカップリング容量の例を図１２に
示す。
ＥＳＤ対策を行ったデカップリング容量の例を図１２に
示す。
【００１４】図１２においては、ｐ型ＭＯＳトランジス
タ３２のソース電極及びドレイン電極を電源線（Ｖｄ
ｄ）にｎ型トランジスタのドレイン電極をｐ型ＭＯＳト
ランジスタ３２のゲート電極に接続し、ｎ型ＭＯＳトラ
ンジスタ３１のソース電極を接地線（Ｖｓｓ）に接続す
る。ｎ型ＭＯＳトランジスタ３１のゲート電極は抵抗３
３を介して電源線（Ｖｄｄ）に接続されている。
タ３２のソース電極及びドレイン電極を電源線（Ｖｄ
ｄ）にｎ型トランジスタのドレイン電極をｐ型ＭＯＳト
ランジスタ３２のゲート電極に接続し、ｎ型ＭＯＳトラ
ンジスタ３１のソース電極を接地線（Ｖｓｓ）に接続す
る。ｎ型ＭＯＳトランジスタ３１のゲート電極は抵抗３
３を介して電源線（Ｖｄｄ）に接続されている。
【００１５】ｐ型ＭＯＳトランジスタ３２のゲートはｎ
型ＭＯＳトランジスタ３１を介して接地線（Ｖｓｓ）に
接続され、ｎ型ＭＯＳトランジスタ３１のゲート電極は
抵抗３３を介して電源線（Ｖｄｄ）に接続されている。
型ＭＯＳトランジスタ３１を介して接地線（Ｖｓｓ）に
接続され、ｎ型ＭＯＳトランジスタ３１のゲート電極は
抵抗３３を介して電源線（Ｖｄｄ）に接続されている。
【００１６】ｎ型ＭＯＳトランジスタ３１のゲートは抵
抗３３を介して電源線（Ｖｄｄ）に接続されているので
電位はｈｉｇｈになりｎ型ＭＯＳトランジスタ３１は導
通し、ｎＭＯＳオン抵抗となる。
抗３３を介して電源線（Ｖｄｄ）に接続されているので
電位はｈｉｇｈになりｎ型ＭＯＳトランジスタ３１は導
通し、ｎＭＯＳオン抵抗となる。
【００１７】
【発明が解決しようとする課題】従来技術の問題は、Ｅ
ＳＤ耐性を上げたデカップリング容量は、ＭＯＳゲート
容量のゲート電極と電源線又は接地線の間にＥＳＤ対策
用抵抗を形成する必要がある。
ＳＤ耐性を上げたデカップリング容量は、ＭＯＳゲート
容量のゲート電極と電源線又は接地線の間にＥＳＤ対策
用抵抗を形成する必要がある。
【００１８】一方、半導体集積回路装置は特性の改善の
ために拡散抵抗・ゲート抵抗・コンタクト抵抗を下げる
ために拡散層及びポリシリコンをシリサイド化する工程
が主流であり、シリサイド層のシート抵抗は低い。この
ため、シリサイド化した拡散層やポリシリコンを用いて
ＥＳＤ対策用抵抗を形成すると大面積が必要となる。ま
た、拡散層やポリシリコンのシート抵抗を高めるには、
拡散層やポリシリコンのシリサイド化を防止する追加工
程が新たに必要となる。
ために拡散抵抗・ゲート抵抗・コンタクト抵抗を下げる
ために拡散層及びポリシリコンをシリサイド化する工程
が主流であり、シリサイド層のシート抵抗は低い。この
ため、シリサイド化した拡散層やポリシリコンを用いて
ＥＳＤ対策用抵抗を形成すると大面積が必要となる。ま
た、拡散層やポリシリコンのシート抵抗を高めるには、
拡散層やポリシリコンのシリサイド化を防止する追加工
程が新たに必要となる。
【００１９】本発明の目的はＥＳＤ耐性があり、面積効
率に優れ、且つ工程増のないデカップリング容量を提供
することにある。
率に優れ、且つ工程増のないデカップリング容量を提供
することにある。
【００２０】
【課題を解決するための手段】本発明による容量素子
は、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジ
スタのいずれもそのゲート電極が電源線や接地線に接続
されていない。ｎ型ＭＯＳトランジスタおよびｐ型ＭＯ
Ｓトランジスタのゲート電極はトランジスタの拡散層と
接続され、ｐ型ｎ型接合を介して電源線あるいは接地線
と接続される。電源線あるいは接地線に静電気等による
非常に高い電位が加わった場合、ｐ型ｎ型接合の順バイ
アスあるいはブレークダウンにより、高電位を引き起こ
す電荷が半導体基板に放出されるため、本発明の容量素
子を構成するトランジスタのゲート電極は高電位にさら
される危険性がないために高いＥＳＤ耐性が得られる。
は、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジ
スタのいずれもそのゲート電極が電源線や接地線に接続
されていない。ｎ型ＭＯＳトランジスタおよびｐ型ＭＯ
Ｓトランジスタのゲート電極はトランジスタの拡散層と
接続され、ｐ型ｎ型接合を介して電源線あるいは接地線
と接続される。電源線あるいは接地線に静電気等による
非常に高い電位が加わった場合、ｐ型ｎ型接合の順バイ
アスあるいはブレークダウンにより、高電位を引き起こ
す電荷が半導体基板に放出されるため、本発明の容量素
子を構成するトランジスタのゲート電極は高電位にさら
される危険性がないために高いＥＳＤ耐性が得られる。
【００２１】さらに、本発明の容量素子では、ｎ型ＭＯ
Ｓトランジスタおよびｐ型ＭＯＳトランジスタのゲート
電極と電源線あるいは接地線との間にトランジスタのソ
ース、ドレインが接続される。つまり、電源線や接地線
とゲート電極の間にＭＯＳトランジスタのチャネル抵抗
が挿入される。このため、電源線や接地線からの高電位
が直接ＭＯＳトランジスタのゲート電極に入ることがな
いために高いＥＳＤ耐性が得られる。
Ｓトランジスタおよびｐ型ＭＯＳトランジスタのゲート
電極と電源線あるいは接地線との間にトランジスタのソ
ース、ドレインが接続される。つまり、電源線や接地線
とゲート電極の間にＭＯＳトランジスタのチャネル抵抗
が挿入される。このため、電源線や接地線からの高電位
が直接ＭＯＳトランジスタのゲート電極に入ることがな
いために高いＥＳＤ耐性が得られる。
【００２２】
【作用】図１、２及び３を用いて本発明の作用を説明す
る。
る。
【００２３】図１は電源線（ＶＤＤ）と接地線（ＶＳ
Ｓ）との間にｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳト
ランジスタ１とからなる１段目のインバータ３とｐ型Ｍ
ＯＳトランジスタ５とｎ型ＭＯＳトランジスタ４とから
なる２段目のインバータ６が形成されている。
Ｓ）との間にｐ型ＭＯＳトランジスタ２とｎ型ＭＯＳト
ランジスタ１とからなる１段目のインバータ３とｐ型Ｍ
ＯＳトランジスタ５とｎ型ＭＯＳトランジスタ４とから
なる２段目のインバータ６が形成されている。
【００２４】１段目のインバータ３の入力はＬｏｗで出
力はｈｉｇｈとなる。１段目のインバータ３の出力は２
段目のインバータ６に入力される。
力はｈｉｇｈとなる。１段目のインバータ３の出力は２
段目のインバータ６に入力される。
【００２５】２段目のインバータはｈｉｇｈが入力され
るので出力はＬｏｗとなり、２段目のインバータの出力
が１段目のインバータ３に入力されている。
るので出力はＬｏｗとなり、２段目のインバータの出力
が１段目のインバータ３に入力されている。
【００２６】この場合１段目のインバータのｐ型ＭＯＳ
トランジスタ２はオンとなり、ｎ型ＭＯＳトランジスタ
１はオフとなる。２段目のインバータのｐ型ＭＯＳトラ
ンジスタ５はオフとなり、ｎ型ＭＯＳトランジスタ４は
オンとなる。
トランジスタ２はオンとなり、ｎ型ＭＯＳトランジスタ
１はオフとなる。２段目のインバータのｐ型ＭＯＳトラ
ンジスタ５はオフとなり、ｎ型ＭＯＳトランジスタ４は
オンとなる。
【００２７】このオンとなるトランジスタのみを残すと
図１は図２のようになる。
図１は図２のようになる。
【００２８】図２を等価回路にすると図３に示されるよ
うに、ＶＤＤと接地線の間に、直列に接続されたｐＭＯ
Ｓ容量８とｎＭＯＳオン抵抗９、ｐＭＯＳオン抵抗１０
とｎＭＯＳ容量７が並列に接続された状態になる。
うに、ＶＤＤと接地線の間に、直列に接続されたｐＭＯ
Ｓ容量８とｎＭＯＳオン抵抗９、ｐＭＯＳオン抵抗１０
とｎＭＯＳ容量７が並列に接続された状態になる。
【００２９】ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトラ
ンジスタ両方がそれぞれゲート容量とＥＳＤ対策用抵抗
の両方の役割を果たしており、新たにＥＳＤ対策用抵抗
を形成するための面積が不要であり、面積効率に優れて
いる。
ンジスタ両方がそれぞれゲート容量とＥＳＤ対策用抵抗
の両方の役割を果たしており、新たにＥＳＤ対策用抵抗
を形成するための面積が不要であり、面積効率に優れて
いる。
【００３０】又、図２に示すように、本構造はリング状
に接続された２段のインバータから、オフしたトランジ
スタを除去した構造と等価である。従って、本構造は、
ＥＳＤ耐性も半導体集積回路装置を構成する回路部と同
じである。
に接続された２段のインバータから、オフしたトランジ
スタを除去した構造と等価である。従って、本構造は、
ＥＳＤ耐性も半導体集積回路装置を構成する回路部と同
じである。
【００３１】
【発明の実施の形態】本発明の第１の実施の形態を図４
を用いて説明する。
を用いて説明する。
【００３２】ｎ型ＭＯＳトランジスタ１１とｐ型ＭＯＳ
トランジスタ１２から構成されており、ｎ型ＭＯＳトラ
ンジスタ１１のソース電極が接地線に、ｐ型ＭＯＳトラ
ンジスタ１２のソース電極が電源線に、ｎ型ＭＯＳトラ
ンジスタ１１のドレイン電極がｐ型ＭＯＳトランジスタ
１２のゲート電極に、ｐ型ＭＯＳトランジスタ１２のド
レイン電極がｎ型ＭＯＳトランジスタ１１のゲート電極
に接続されている。
トランジスタ１２から構成されており、ｎ型ＭＯＳトラ
ンジスタ１１のソース電極が接地線に、ｐ型ＭＯＳトラ
ンジスタ１２のソース電極が電源線に、ｎ型ＭＯＳトラ
ンジスタ１１のドレイン電極がｐ型ＭＯＳトランジスタ
１２のゲート電極に、ｐ型ＭＯＳトランジスタ１２のド
レイン電極がｎ型ＭＯＳトランジスタ１１のゲート電極
に接続されている。
【００３３】図４の発明の動作について説明する。ｎ型
ＭＯＳトランジスタ１１、ｐ型ＭＯＳトランジスタ１２
のゲート電極のノードはそれぞれフローティングであ
る。しかし、各トランジスタのリーク電流によって電源
投入後短時間でｎ型ＭＯＳトランジスタのゲート電極の
ノードは電源線電位に、ｐ型ＭＯＳトランジスタのゲー
ト電極のノードは接地線電位に確定する。従って、両方
のトランジスタは共にオンして導通している。
ＭＯＳトランジスタ１１、ｐ型ＭＯＳトランジスタ１２
のゲート電極のノードはそれぞれフローティングであ
る。しかし、各トランジスタのリーク電流によって電源
投入後短時間でｎ型ＭＯＳトランジスタのゲート電極の
ノードは電源線電位に、ｐ型ＭＯＳトランジスタのゲー
ト電極のノードは接地線電位に確定する。従って、両方
のトランジスタは共にオンして導通している。
【００３４】電源線／接地線間に、ｎ型ＭＯＳトランジ
スタのオン抵抗とｐ型ＭＯＳトランジスタのゲート容量
の直列接続と、ｐ型ＭＯＳトランジスタのオン抵抗とｎ
型ＭＯＳトランジスタのゲート容量の直列接続が形成さ
れている。
スタのオン抵抗とｐ型ＭＯＳトランジスタのゲート容量
の直列接続と、ｐ型ＭＯＳトランジスタのオン抵抗とｎ
型ＭＯＳトランジスタのゲート容量の直列接続が形成さ
れている。
【００３５】ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトラ
ンジスタ両方がそれぞれゲート容量とＥＳＤ対策用抵抗
の両方の役割を果たしており、新たにＥＳＤ対策用抵抗
を形成するための面積が不要であるため、面積効率に優
れている。図２に示すように、本構造はリング状に接続
された２段のインバータから、オフしたトランジスタを
除去した構造と等価である。従って、本構造は、ＥＳＤ
耐性も半導体集積回路装置を構成する回路部と同じであ
る。
ンジスタ両方がそれぞれゲート容量とＥＳＤ対策用抵抗
の両方の役割を果たしており、新たにＥＳＤ対策用抵抗
を形成するための面積が不要であるため、面積効率に優
れている。図２に示すように、本構造はリング状に接続
された２段のインバータから、オフしたトランジスタを
除去した構造と等価である。従って、本構造は、ＥＳＤ
耐性も半導体集積回路装置を構成する回路部と同じであ
る。
【００３６】図４において、ｎ型ＭＯＳトランジスタ１
１又は、ｐ型ＭＯＳトランジスタ１２に並列に同じ導電
型のＭＯＳトランジスタを配置することもできる。
１又は、ｐ型ＭＯＳトランジスタ１２に並列に同じ導電
型のＭＯＳトランジスタを配置することもできる。
【００３７】本発明の第１の実施の形態の変形例を図５
及び図６を用いて説明する。
及び図６を用いて説明する。
【００３８】図５は第１の変形例で、ｎ型ＭＯＳトラン
ジスタ１３及びｎ型ＭＯＳトランジスタ１５とｐ型ＭＯ
Ｓトランジスタ１４から構成されている。
ジスタ１３及びｎ型ＭＯＳトランジスタ１５とｐ型ＭＯ
Ｓトランジスタ１４から構成されている。
【００３９】ｎ型ＭＯＳトランジスタ１３のソース電極
が接地線に、ｐ型ＭＯＳトランジスタ１４のソース電極
が電源線に、ｎ型ＭＯＳトランジスタ１３のドレイン電
極がｐ型ＭＯＳトランジスタ１４のゲート電極に、ｐ型
ＭＯＳトランジスタ１４のドレイン電極がｎ型ＭＯＳト
ランジスタ１３及びｎ型ＭＯＳトランジスタ１５のゲー
ト電極に接続され、ｎ型ＭＯＳトランジスタ１５のソー
ス電極及びドレイン電極は接地線（Ｖｓｓ）に接続され
ている。
が接地線に、ｐ型ＭＯＳトランジスタ１４のソース電極
が電源線に、ｎ型ＭＯＳトランジスタ１３のドレイン電
極がｐ型ＭＯＳトランジスタ１４のゲート電極に、ｐ型
ＭＯＳトランジスタ１４のドレイン電極がｎ型ＭＯＳト
ランジスタ１３及びｎ型ＭＯＳトランジスタ１５のゲー
ト電極に接続され、ｎ型ＭＯＳトランジスタ１５のソー
ス電極及びドレイン電極は接地線（Ｖｓｓ）に接続され
ている。
【００４０】図６は第１の実施例の第２の変形例で、ｎ
型ＭＯＳトランジスタ１３とｐ型ＭＯＳトランジスタ１
４及びｐ型ＭＯＳトランジスタ１６から構成されてい
る。
型ＭＯＳトランジスタ１３とｐ型ＭＯＳトランジスタ１
４及びｐ型ＭＯＳトランジスタ１６から構成されてい
る。
【００４１】ｎ型ＭＯＳトランジスタ１３のソース電極
が接地線に、ｐ型ＭＯＳトランジスタ１４のソース電極
が電源線に、ｎ型ＭＯＳトランジスタ１３のドレイン電
極がｐ型ＭＯＳトランジスタ１４のゲート電極及びｐ型
ＭＯＳトランジスタ１６のゲート電極に接続され、ｐ型
ＭＯＳトランジスタ１４のドレイン電極が型ＭＯＳトラ
ンジスタ１３ゲート電極に接続され、ｐ型ＭＯＳトラン
ジスタ１６のソース電極及びドレイン電極は接地線（Ｖ
ｓｓ）に接続されている。
が接地線に、ｐ型ＭＯＳトランジスタ１４のソース電極
が電源線に、ｎ型ＭＯＳトランジスタ１３のドレイン電
極がｐ型ＭＯＳトランジスタ１４のゲート電極及びｐ型
ＭＯＳトランジスタ１６のゲート電極に接続され、ｐ型
ＭＯＳトランジスタ１４のドレイン電極が型ＭＯＳトラ
ンジスタ１３ゲート電極に接続され、ｐ型ＭＯＳトラン
ジスタ１６のソース電極及びドレイン電極は接地線（Ｖ
ｓｓ）に接続されている。
【００４２】第２の実施形態を図７を用いて説明する。
【００４３】ｐ型ＭＯＳトランジスタ１９及び２０のソ
ース電極が電源線（Ｖｄｄ）に接続され、ｎ型ＭＯＳト
ランジスタ１７及び１８のソース電極が接地線（Ｖｓ
ｓ）に接続され、ｐ型ＭＯＳトランジスタ１９のドレイ
ン電極はｎ型ＭＯＳトランジスタ１７のゲート電極に接
続され、ｎ型ＭＯＳトランジスタ１７のドレイン電極は
ｐ型ＭＯＳトランジスタ２０のゲート電極に接続され、
ｐ型ＭＯＳトランジスタ２０のドレイン電極はｎ型ＭＯ
Ｓトランジスタ１８のゲート電極に接続され、ｎ型ＭＯ
Ｓトランジスタ１８のドレイン電極はｐ型ＭＯＳトラン
ジスタ１９のゲート電極に接続されている。
ース電極が電源線（Ｖｄｄ）に接続され、ｎ型ＭＯＳト
ランジスタ１７及び１８のソース電極が接地線（Ｖｓ
ｓ）に接続され、ｐ型ＭＯＳトランジスタ１９のドレイ
ン電極はｎ型ＭＯＳトランジスタ１７のゲート電極に接
続され、ｎ型ＭＯＳトランジスタ１７のドレイン電極は
ｐ型ＭＯＳトランジスタ２０のゲート電極に接続され、
ｐ型ＭＯＳトランジスタ２０のドレイン電極はｎ型ＭＯ
Ｓトランジスタ１８のゲート電極に接続され、ｎ型ＭＯ
Ｓトランジスタ１８のドレイン電極はｐ型ＭＯＳトラン
ジスタ１９のゲート電極に接続されている。
【００４４】尚、第３の変形例として図示しないがｎ型
ＭＯＳトランジスタ１３のゲート電極及びｐ型ＭＯＳト
ランジスタ１４のドレイン電極とゲート電極が接続さ
れ、ソース電極及びドレイン電極が接地線（Ｖｓｓ）と
接続されるｎ型ＭＯＳトランジスタ１５及び、ｎ型ＭＯ
Ｓトランジスタ１３のドレイン電極及びｐ型ＭＯＳトラ
ンジスタ１４のゲート電極とゲート電極が接続され、ソ
ース電極及びドレイン電極が電源線（Ｖｄｄ）と接続さ
れるｐ型ＭＯＳトランジスタ１６とを同時に持っている
ことも可能である。
ＭＯＳトランジスタ１３のゲート電極及びｐ型ＭＯＳト
ランジスタ１４のドレイン電極とゲート電極が接続さ
れ、ソース電極及びドレイン電極が接地線（Ｖｓｓ）と
接続されるｎ型ＭＯＳトランジスタ１５及び、ｎ型ＭＯ
Ｓトランジスタ１３のドレイン電極及びｐ型ＭＯＳトラ
ンジスタ１４のゲート電極とゲート電極が接続され、ソ
ース電極及びドレイン電極が電源線（Ｖｄｄ）と接続さ
れるｐ型ＭＯＳトランジスタ１６とを同時に持っている
ことも可能である。
【００４５】第２の実施例の変形例を図８及び図９を用
いて説明する。
いて説明する。
【００４６】図８は第２の実施例の第１の変形例であ
る。
る。
【００４７】図７と同一の部分は同一の記号を用いる。
図８の変形例は図７のｐ型ＭＯＳトランジスタ１９のド
レイン電極とゲート電極が接続されソース電極とドレイ
ン電極が接地線（Ｖｓｓ）に接続されたｎ型ＭＯＳトラ
ンジスタ２１及び、ｐ型ＭＯＳトランジスタ２０のドレ
イン電極とゲート電極が接続されソース電極とドレイン
電極が接地線（Ｖｓｓ）に接続されたｎ型ＭＯＳトラン
ジスタ２２を有している点である。
図８の変形例は図７のｐ型ＭＯＳトランジスタ１９のド
レイン電極とゲート電極が接続されソース電極とドレイ
ン電極が接地線（Ｖｓｓ）に接続されたｎ型ＭＯＳトラ
ンジスタ２１及び、ｐ型ＭＯＳトランジスタ２０のドレ
イン電極とゲート電極が接続されソース電極とドレイン
電極が接地線（Ｖｓｓ）に接続されたｎ型ＭＯＳトラン
ジスタ２２を有している点である。
【００４８】尚、ｎ型トランジスタ２１及び２２は少な
くともいずれか一方ある場合であっても有効であること
は言うまでもない。
くともいずれか一方ある場合であっても有効であること
は言うまでもない。
【００４９】図９は第２の実施例の第２の変形例であ
る。
る。
【００５０】図７と同一の部分は同一の記号を用いる。
図９の変形例は図７のｐ型ＭＯＳトランジスタ１９のゲ
ート電極とゲート電極が接続されソース電極とドレイン
電極が電源線（Ｖｄｄ）に接続されたｐ型ＭＯＳトラン
ジスタ１７と、ｐ型ＭＯＳトランジスタ２０のゲート電
極とゲート電極が接続されソース電極とドレイン電極が
電源線（Ｖｄｄ）に接続されたｐ型ＭＯＳトランジスタ
１８とを有している点である。
図９の変形例は図７のｐ型ＭＯＳトランジスタ１９のゲ
ート電極とゲート電極が接続されソース電極とドレイン
電極が電源線（Ｖｄｄ）に接続されたｐ型ＭＯＳトラン
ジスタ１７と、ｐ型ＭＯＳトランジスタ２０のゲート電
極とゲート電極が接続されソース電極とドレイン電極が
電源線（Ｖｄｄ）に接続されたｐ型ＭＯＳトランジスタ
１８とを有している点である。
【００５１】尚、ｐ型トランジスタ２３及び２４は少な
くともいずれか一方ある場合であっても有効であること
は言うまでもない。
くともいずれか一方ある場合であっても有効であること
は言うまでもない。
【００５２】又、図示していないが、少なくともｎ型ト
ランジスタ２１及び２２のいずれか一方と、少なくとも
ｐ型トランジスタ２３及び２４のいずれか一方がある場
合も可能である。
ランジスタ２１及び２２のいずれか一方と、少なくとも
ｐ型トランジスタ２３及び２４のいずれか一方がある場
合も可能である。
【００５３】なお、本発明が上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
【００５４】実施例３として、本デカップリング容量を
半導体集積回路に適用した状態を図面を用いて説明す
る。
半導体集積回路に適用した状態を図面を用いて説明す
る。
【００５５】図１３は本デカップリング容量を半導体集
積回路装置３４に適用したものである。
積回路装置３４に適用したものである。
【００５６】電源線（Ｖｄｄ）と接地線（Ｖｓｓ）の間
に内部回路ブロック３５が配置され、内部回路ブロック
３５の直近にデカップリング容量３６が配置されてい
る。
に内部回路ブロック３５が配置され、内部回路ブロック
３５の直近にデカップリング容量３６が配置されてい
る。
【００５７】内部回路ブロックは、高速動作し、高速動
作時にスイッチングノイズを発生する回路ブロックにた
いしデカップリング容量を配置することが望ましい。
作時にスイッチングノイズを発生する回路ブロックにた
いしデカップリング容量を配置することが望ましい。
【００５８】本デカップリング容量は、構成がインバー
タ回路と等価的に同一構成であり、回路部のスイッチン
グ電流と同程度の速度で応答するためにノイズの低減と
電源の共振防止を両立できる。この際、回路部を構成す
るトランジスタに対しデカップリング容量を構成するト
ランジスタのゲート長が１．５〜２倍位の時に最も効果
的にノイズの低減と電源の共振を防止できることが判明
した。
タ回路と等価的に同一構成であり、回路部のスイッチン
グ電流と同程度の速度で応答するためにノイズの低減と
電源の共振防止を両立できる。この際、回路部を構成す
るトランジスタに対しデカップリング容量を構成するト
ランジスタのゲート長が１．５〜２倍位の時に最も効果
的にノイズの低減と電源の共振を防止できることが判明
した。
【００５９】実施例３の変形例を図１４を用いて説明す
る。
る。
【００６０】図１４でデカップリング容量は内部回路ブ
ロック３５の中で高速動作し、高速動作時にスイッチン
グノイズを発生する回路あるいは素子の直近に配されて
いる。図においては回路としてインバータ３７である
が、インバータ以外の回路であってもクロックバッフ
ァ、フリップフロップ、入出力回路等の動作率の高い回
路でも良い。
ロック３５の中で高速動作し、高速動作時にスイッチン
グノイズを発生する回路あるいは素子の直近に配されて
いる。図においては回路としてインバータ３７である
が、インバータ以外の回路であってもクロックバッフ
ァ、フリップフロップ、入出力回路等の動作率の高い回
路でも良い。
【００６１】この場合も回路を構成するトランジスタに
対しデカップリング容量を構成するトランジスタのゲー
ト長が１．５〜２倍位の時に最も効果的にノイズの低減
と電源の共振を防止できることが判明した。
対しデカップリング容量を構成するトランジスタのゲー
ト長が１．５〜２倍位の時に最も効果的にノイズの低減
と電源の共振を防止できることが判明した。
【００６２】図１３、１４において電源電圧は外部から
供給されているが、外部から供給された電源電圧をもと
に内部で作られた電源を用いても良い。
供給されているが、外部から供給された電源電圧をもと
に内部で作られた電源を用いても良い。
【００６３】電源線と接地線は高電位線と低電位線であ
っても構わない。
っても構わない。
【００６４】図１５を用いて第４の実施形態を説明す
る。
る。
【００６５】図１５は、所望の半導体集積回路装置を自
動回路設計、自動配置配線を行う回路設計ツールの概略
図である。
動回路設計、自動配置配線を行う回路設計ツールの概略
図である。
【００６６】この回路設計ツールは要求される半導体集
積回路装置の要求特性を入力端末３８から入力し演算装
置部３９において記憶装置４０に記憶されている半導体
回路のマクロを組み合わせて所望の半導体集積回路装置
回路及び半導体集積回路装置の配置配線を行う。
積回路装置の要求特性を入力端末３８から入力し演算装
置部３９において記憶装置４０に記憶されている半導体
回路のマクロを組み合わせて所望の半導体集積回路装置
回路及び半導体集積回路装置の配置配線を行う。
【００６７】出力端末４１は入力データ、演算された結
果等を出力し、画像出力端末４２は入力データ、出力デ
ータ等の画像を出力する。
果等を出力し、画像出力端末４２は入力データ、出力デ
ータ等の画像を出力する。
【００６８】通常の回路の自動設計、自動配置配線に関
する点は通常の方法で行われるので詳細は省略する。
する点は通常の方法で行われるので詳細は省略する。
【００６９】本デカップリング容量は記憶装置４０にマ
クロとして記憶されている。
クロとして記憶されている。
【００７０】本マクロは回路設計された回路ブロック中
で高速動作しノイズを発生する回路ブロックの直近に配
置されるか、回路ブロック中で高速動作しノイズを発生
する回路の直近に配置される。更に、半導体集積回路装
置の配置においても同様に高速動作しノイズを発生する
回路ブロックの直近に配置されるか、回路ブロック中で
高速動作しノイズを発生する回路の直近に配置される必
要がある。
で高速動作しノイズを発生する回路ブロックの直近に配
置されるか、回路ブロック中で高速動作しノイズを発生
する回路の直近に配置される。更に、半導体集積回路装
置の配置においても同様に高速動作しノイズを発生する
回路ブロックの直近に配置されるか、回路ブロック中で
高速動作しノイズを発生する回路の直近に配置される必
要がある。
【００７１】なお、本発明が上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
【００７２】
【発明の効果】以上説明したように、本発明によるデカ
ップリング容量では、ｎ型ＭＯＳトランジスタ、ｐ型Ｍ
ＯＳトランジスタ両方がそれぞれゲート容量とＥＳＤ対
策用抵抗の両方の役割を果たしている構造であるので、
新たにＥＳＤ対策用抵抗を形成するための工程が必要な
い。
ップリング容量では、ｎ型ＭＯＳトランジスタ、ｐ型Ｍ
ＯＳトランジスタ両方がそれぞれゲート容量とＥＳＤ対
策用抵抗の両方の役割を果たしている構造であるので、
新たにＥＳＤ対策用抵抗を形成するための工程が必要な
い。
【００７３】更に、抵抗の代わりにトランジスタを用い
ているので抵抗の面積が不要であり、面積効率に優れて
いる。
ているので抵抗の面積が不要であり、面積効率に優れて
いる。
【００７４】通常トランジスタのオン抵抗は数キロオー
ムであるのに対し拡散抵抗は数１００オームであるの
で、本デカップリング容量は拡散抵抗を用いた場合より
も約１／１０の面積ですむ。
ムであるのに対し拡散抵抗は数１００オームであるの
で、本デカップリング容量は拡散抵抗を用いた場合より
も約１／１０の面積ですむ。
【図１】 本発明の作用を示す回路図
【図２】 本発明の作用を示す回路図
【図３】 本発明の作用を示す等価回路図
【図４】 本発明の第1の実施の形態を示す回路図
【図５】 本発明の第１の実施の形態の変形例を示す回
路図
路図
【図６】 本発明の第１の実施の形態の変形例を示す回
路図
路図
【図７】 本発明の第２の実施の形態を示す回路図
【図８】 本発明の第２の実施の形態の変形例を示す回
路図
路図
【図９】 本発明の第２の実施の形態の変形例を示す回
路図
路図
【図１０】 従来のデカップリング容量の第１の例を示
す回路図
す回路図
【図１１】 従来のデカップリング容量の第２の例を示
す回路図
す回路図
【図１２】 従来のデカップリング容量の第３の例を示
す回路図
す回路図
【図１３】 本発明の実施例３のデカップリング容量を
半導体集積回路装置に応用した図
半導体集積回路装置に応用した図
【図１４】 本発明の第３の実施例の変形例を示した図
【図１５】 本発明の第４の実施例の回路設計ツールの
概略図
概略図
１、４、１１，１３，１５、１７，１８、２１，２２、
２５、２７、３１・・・ｎ型ＭＯＳトランジスタ ２、５、１２，１４，１６、１９，２０、２３，２４、
２６、２８、３２・・・ｐ型ＭＯＳトランジスタ ８・・・ｐ型ＭＯＳトランジスタのゲート容量 ９・・・ｎ型ＭＯＳトランジスタのオン抵抗 １０・・・ｐ型ＭＯＳトランジスタのオン抵抗 ７・・・ｎ型ＭＯＳトランジスタのゲート容量 ２９、３０，３３・・・拡散抵抗 ３４・・・半導体集積回路装置 ３５・・・内部回路ブロック ３６・・・デカップリング容量 ３、６、３７・・・インバータ ３８・・・入力端末 ３９・・・演算装置部 ４０・・・記憶装置 ４１・・・出力装置 ４２・・・画像端末
２５、２７、３１・・・ｎ型ＭＯＳトランジスタ ２、５、１２，１４，１６、１９，２０、２３，２４、
２６、２８、３２・・・ｐ型ＭＯＳトランジスタ ８・・・ｐ型ＭＯＳトランジスタのゲート容量 ９・・・ｎ型ＭＯＳトランジスタのオン抵抗 １０・・・ｐ型ＭＯＳトランジスタのオン抵抗 ７・・・ｎ型ＭＯＳトランジスタのゲート容量 ２９、３０，３３・・・拡散抵抗 ３４・・・半導体集積回路装置 ３５・・・内部回路ブロック ３６・・・デカップリング容量 ３、６、３７・・・インバータ ３８・・・入力端末 ３９・・・演算装置部 ４０・・・記憶装置 ４１・・・出力装置 ４２・・・画像端末
Claims (10)
- 【請求項１】 ソース電極が高電位線に接続され、ドレ
イン電極がｎ型ＭＯＳトランジスタのゲートに接続さ
れ、ゲート電極が前記ｎ型ＭＯＳトランジスタのドレイ
ン電極に接続されたｐ型のＭＯＳトランジスタと、ソー
ス電極が低電位線に接続された前記ｎ型のＭＯＳトラン
ジスタを有することを特徴とする半導体回路。 - 【請求項２】 少なくともゲートが前記ｐ型ＭＯＳトラ
ンジスタの前記ドレイン電極に接続され、ソース電極及
びドレイン電極が前記低電位線に接続された第２のｎ型
トランジスタとゲート電極が前記ｎ型ＭＯＳトランジス
タのドレイン電極に接続され、ソース電極とドレイン電
極が前記高電位線に接続された第２のｐ型ＭＯＳトラン
ジスタのいずれか一方を有していることを特徴とする請
求項１に記載の半導体回路。 - 【請求項３】 Ｎ個のｎ型のＭＯＳトランジスタとＮ個
のｐ型ＭＯＳトランジスタからなる半導体回路であっ
て、全てのｎ型ＭＯＳトランジスタのソース電極は低電
位線に接続され、全てのｐ型ＭＯＳトランジスタのソー
ス電極は高電位線に接続され、ｎ（Ｎ＞ｎ≧１）番目の
ｐ型ＭＯＳトランジスタのドレイン電極はｎ番目のｎ型
ＭＯＳトランジスタのゲート電極と接続され、ｎ番目の
ｎ型ＭＯＳドレイン電極はｎ＋１番目のｐ型ＭＯＳトラ
ンジスタのゲート電極と接続され、Ｎ番目のｎ型ＭＯＳ
トランジスタのドレイン電極は１番目のｐ型ＭＯＳトラ
ンジスタゲート電極と接続されていることを特徴とする
半導体回路。 - 【請求項４】 請求項３に記載の半導体集積回路装置に
おいて、前記N個のｐ型ＭＯＳトランジスタのゲート電
極とゲート電極が接続され、ソース電極とドレイン電極
が高電位線に接続されたＮ個のｐ型ＭＯＳトランジスタ
と、前記Ｎ個のｎ型ＭＯＳトランジスタのゲート電極と
ゲート電極が接続され、ソース電極とドレイン電極が低
電位線と接続されたＮ個のｎ型ＭＯＳトランジスタの少
なくともいずれか１個のトランジスタを有することを特
徴とする半導体回路。 - 【請求項５】 半導体集積回路を構成する回路ブロック
の近傍に請求項１乃至４に記載の半導体回路を配置した
ことを特徴とする半導体集積回路装置。 - 【請求項６】 前記回路ブロック内で頻繁に動作する半
導体素子の近傍に請求項１乃至４に記載の半導体回路を
配置したことを特徴とする半導体集積回路。 - 【請求項７】 前記回路を構成するトランジスタのゲー
ト長が、前記回路ブロックを構成するＭＯＳトランジス
タのゲート長の略１．５〜２倍であることを特徴とする
請求項５に記載の半導体集積回路装置。 - 【請求項８】 前記回路を構成するトランジスタのゲー
ト長が、前記回路ブロック内で頻繁に動作する半導体素
子のゲート長の略１．５〜２倍であることを特徴とする
請求項６に記載の半導体集積回路装置。 - 【請求項９】 請求項１乃至６に記載の半導体回路をマ
クロとして記憶する記憶装置。 - 【請求項１０】 請求項１乃至６に記載の半導体回路の
マクロを記録している記憶媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001279244A JP4396075B2 (ja) | 2001-09-14 | 2001-09-14 | 半導体回路及び半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001279244A JP4396075B2 (ja) | 2001-09-14 | 2001-09-14 | 半導体回路及び半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003086699A true JP2003086699A (ja) | 2003-03-20 |
| JP4396075B2 JP4396075B2 (ja) | 2010-01-13 |
Family
ID=19103474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001279244A Expired - Fee Related JP4396075B2 (ja) | 2001-09-14 | 2001-09-14 | 半導体回路及び半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4396075B2 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150639A (ja) * | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | 半導体集積装置の設計方法、設計装置及び設計プログラム。 |
| JP2006303377A (ja) * | 2005-04-25 | 2006-11-02 | Renesas Technology Corp | 半導体装置 |
| US7161792B2 (en) | 2003-05-16 | 2007-01-09 | Nec Electronics Corporation | Capacitor cell, semiconductor device and process for manufacturing the same |
| US7278124B2 (en) | 2004-01-06 | 2007-10-02 | Matsushita Electric Industrial Co., Ltd. | Design method for semiconductor integrated circuit suppressing power supply noise |
| JP2007273846A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | デカップリングコンデンサ及び半導体集積回路装置 |
| US7897999B2 (en) | 2006-12-08 | 2011-03-01 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| JP2011233945A (ja) * | 2010-04-23 | 2011-11-17 | Renesas Electronics Corp | デカップリング回路及び半導体集積回路 |
| JP2012029287A (ja) * | 2010-07-19 | 2012-02-09 | Lsi Corp | Ｍｉｍベース減結合キャパシタ実施における耐欠陥技術 |
| WO2013073591A1 (ja) * | 2011-11-14 | 2013-05-23 | 日本電気株式会社 | デカップリング回路及び半導体集積回路 |
| CN103247697A (zh) * | 2012-02-08 | 2013-08-14 | 北京兆易创新科技股份有限公司 | 去耦电容器及具有该去耦电容器的集成电路 |
| WO2014074782A1 (en) * | 2012-11-08 | 2014-05-15 | Texas Instruments Incorporated | Programmable decoupling capacitance circuit |
| JP2017139387A (ja) * | 2016-02-04 | 2017-08-10 | 株式会社東芝 | 半導体集積回路 |
| KR20190006111A (ko) * | 2017-07-06 | 2019-01-17 | 매그나칩 반도체 유한회사 | 타이하이 및 타이로우 회로 |
| EP3945579A1 (en) * | 2020-07-27 | 2022-02-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Decoupling system, method of operating same, and method of fabricating same |
| US11309333B2 (en) | 2019-12-24 | 2022-04-19 | Kioxia Corporation | Semiconductor integrated circuit |
-
2001
- 2001-09-14 JP JP2001279244A patent/JP4396075B2/ja not_active Expired - Fee Related
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7161792B2 (en) | 2003-05-16 | 2007-01-09 | Nec Electronics Corporation | Capacitor cell, semiconductor device and process for manufacturing the same |
| US7492569B2 (en) | 2003-05-16 | 2009-02-17 | Nec Electronics Corporation | Capacitor cell, semiconductor device and process for manufacturing the same |
| JP2005150639A (ja) * | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | 半導体集積装置の設計方法、設計装置及び設計プログラム。 |
| US7278124B2 (en) | 2004-01-06 | 2007-10-02 | Matsushita Electric Industrial Co., Ltd. | Design method for semiconductor integrated circuit suppressing power supply noise |
| JP2006303377A (ja) * | 2005-04-25 | 2006-11-02 | Renesas Technology Corp | 半導体装置 |
| JP2007273846A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | デカップリングコンデンサ及び半導体集積回路装置 |
| US7508696B2 (en) | 2006-03-31 | 2009-03-24 | Fujitsu Microelectronics Limited | Decoupling capacitor for semiconductor integrated circuit device |
| US7897999B2 (en) | 2006-12-08 | 2011-03-01 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US9379707B2 (en) | 2010-04-23 | 2016-06-28 | Renesas Electronics Corporation | Decoupling circuit and semiconductor integrated circuit |
| US8482323B2 (en) | 2010-04-23 | 2013-07-09 | Renesas Electronics Corporation | Decoupling circuit and semiconductor integrated circuit |
| US8947134B2 (en) | 2010-04-23 | 2015-02-03 | Renesas Electronics Corporation | Decoupling circuit and semiconductor integrated circuit |
| JP2011233945A (ja) * | 2010-04-23 | 2011-11-17 | Renesas Electronics Corp | デカップリング回路及び半導体集積回路 |
| JP2012029287A (ja) * | 2010-07-19 | 2012-02-09 | Lsi Corp | Ｍｉｍベース減結合キャパシタ実施における耐欠陥技術 |
| CN103959457B (zh) * | 2011-11-14 | 2016-10-12 | 日本电气株式会社 | 去耦电路和半导体集成电路 |
| WO2013073591A1 (ja) * | 2011-11-14 | 2013-05-23 | 日本電気株式会社 | デカップリング回路及び半導体集積回路 |
| CN103959457A (zh) * | 2011-11-14 | 2014-07-30 | 日本电气株式会社 | 去耦电路和半导体集成电路 |
| JPWO2013073591A1 (ja) * | 2011-11-14 | 2015-04-02 | 日本電気株式会社 | デカップリング回路及び半導体集積回路 |
| US9166560B2 (en) | 2011-11-14 | 2015-10-20 | Nec Corporation | Decoupling circuit and semiconductor integrated circuit |
| CN103247697A (zh) * | 2012-02-08 | 2013-08-14 | 北京兆易创新科技股份有限公司 | 去耦电容器及具有该去耦电容器的集成电路 |
| WO2014074782A1 (en) * | 2012-11-08 | 2014-05-15 | Texas Instruments Incorporated | Programmable decoupling capacitance circuit |
| JP2017139387A (ja) * | 2016-02-04 | 2017-08-10 | 株式会社東芝 | 半導体集積回路 |
| US10453840B2 (en) | 2016-02-04 | 2019-10-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| KR20190006111A (ko) * | 2017-07-06 | 2019-01-17 | 매그나칩 반도체 유한회사 | 타이하이 및 타이로우 회로 |
| KR102101537B1 (ko) | 2017-07-06 | 2020-04-17 | 매그나칩 반도체 유한회사 | 타이하이 및 타이로우 회로 |
| US11309333B2 (en) | 2019-12-24 | 2022-04-19 | Kioxia Corporation | Semiconductor integrated circuit |
| EP3945579A1 (en) * | 2020-07-27 | 2022-02-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Decoupling system, method of operating same, and method of fabricating same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4396075B2 (ja) | 2010-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6768619B2 (en) | Low-voltage-triggered SOI-SCR device and associated ESD protection circuit | |
| US6867461B1 (en) | ESD protection circuit | |
| JP3386042B2 (ja) | 半導体装置 | |
| JP4146672B2 (ja) | 静電気保護素子 | |
| JP4396075B2 (ja) | 半導体回路及び半導体集積回路装置 | |
| KR100243496B1 (ko) | 반도체 장치 | |
| JPH0897362A (ja) | 半導体集積回路の電源保護回路 | |
| US8125749B2 (en) | Electrostatic protection circuit | |
| US20050219778A1 (en) | Semiconductor device | |
| US7965482B2 (en) | ESD protection circuit and semiconductor device | |
| US7545618B2 (en) | Semiconductor device | |
| JP2008041986A (ja) | 半導体集積回路装置 | |
| JP2004247455A (ja) | 半導体装置 | |
| US6215170B1 (en) | Structure for single conductor acting as ground and capacitor plate electrode using reduced area | |
| JP2000243851A (ja) | 半導体集積回路装置 | |
| JP2002208644A (ja) | 半導体装置 | |
| JP2800748B2 (ja) | 半導体装置 | |
| WO2023105679A1 (ja) | Ｅｓｄ保護回路 | |
| US7570103B2 (en) | Semiconductor device including capacitive circuit and short-circuit preventing circuit connected in series | |
| JP2671808B2 (ja) | インタフェース回路 | |
| JP2000100967A (ja) | 半導体集積回路装置 | |
| JP2003100877A (ja) | 入力保護回路 | |
| JP2001291775A (ja) | 集積回路のレイアウト設計方法 | |
| JPH05235344A (ja) | 半導体集積回路装置 | |
| KR20060001305A (ko) | 펌핑 회로에 이용되는 펌핑 캐패시터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050124 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050317 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070327 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20080606 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090421 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20090508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090714 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090903 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090929 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091012 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131030 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |