JP3386042B2 - 半導体装置 - Google Patents
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
- H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に静電気サージ等による内部素子の破壊を保護す
る静電保護回路を備えた半導体装置に関する。
し、特に静電気サージ等による内部素子の破壊を保護す
る静電保護回路を備えた半導体装置に関する。
【０００２】
【従来の技術】半導体装置を、静電気サージ等による破
壊から保護する方法は、従来から各種の方法が提案され
ている。特に、高速信号或いは高周波信号を入出力する
信号端子の保護は、保護回路或いは保護素子による端子
容量の増加と保護能力がトレードオフの関係になる場合
多く、両立を困難なものにしている。
壊から保護する方法は、従来から各種の方法が提案され
ている。特に、高速信号或いは高周波信号を入出力する
信号端子の保護は、保護回路或いは保護素子による端子
容量の増加と保護能力がトレードオフの関係になる場合
多く、両立を困難なものにしている。
【０００３】被保護端子の端子容量の増加を抑制しなが
ら、保護能力を向上させる方法の一例として、例えば特
許第２７１５５９３号公報（以下、公知例１とする）に
開示された半導体集積回路がある。図７（ａ）はこの公
知例１に開示された半導体集積回路の入出力端子が有す
る静電保護回路の一例の回路図である。第１のダイオー
ド７１を高電位側電源端子Ｖccと入出力端子ＩＮ／ＯＵ
Ｔ間に接続し、第２のダイオード７２を入出力端子ＩＮ
／ＯＵＴと低電位側電源端子ＶEE間に接続し、第３のダ
イオード７３を高電位側電源端子Ｖccと低電位側電源端
子ＶEE間に接続している。各々のダイオードは、回路動
作時にはｐｎ接合が逆バイアスの印加され、また、印加
され得る電圧以上に逆耐圧を有するように接合を形成す
ることにより、回路動作時には負荷容量として動作す
る。この構成により、例えばＶccから入出力端子ＩＮ／
ＯＵＴへ静電気の放電が生じた場合の電流経路は、図７
（ｂ）に示すように、当該端子間に接合されたダイオー
ド７１を介して放電する経路Ａ、内部回路７７を経由し
て放電する経路Ｂ、入出力端子ＩＮ／ＯＵＴと他の電源
端子間に接続されたダイオード７２及び電源端子間に接
続されたダイオード７３を介して放電する経路Ｃがあ
る。従って、電源端子間に設けられた第３のダイオード
７３の逆耐圧を第１，第２のダイオード７１，７２の逆
耐圧と高々同程度にし、また大型化してインピーダンス
を下げることにより、静電気サージを経路Ａ、経路Ｃに
ほぼ半々に分散できるため、第１、第２のダイオード７
１，７２を約半分の大きさにでき、静電気サージ耐量を
確保したまま、入出力の容量負荷を低減している。
ら、保護能力を向上させる方法の一例として、例えば特
許第２７１５５９３号公報（以下、公知例１とする）に
開示された半導体集積回路がある。図７（ａ）はこの公
知例１に開示された半導体集積回路の入出力端子が有す
る静電保護回路の一例の回路図である。第１のダイオー
ド７１を高電位側電源端子Ｖccと入出力端子ＩＮ／ＯＵ
Ｔ間に接続し、第２のダイオード７２を入出力端子ＩＮ
／ＯＵＴと低電位側電源端子ＶEE間に接続し、第３のダ
イオード７３を高電位側電源端子Ｖccと低電位側電源端
子ＶEE間に接続している。各々のダイオードは、回路動
作時にはｐｎ接合が逆バイアスの印加され、また、印加
され得る電圧以上に逆耐圧を有するように接合を形成す
ることにより、回路動作時には負荷容量として動作す
る。この構成により、例えばＶccから入出力端子ＩＮ／
ＯＵＴへ静電気の放電が生じた場合の電流経路は、図７
（ｂ）に示すように、当該端子間に接合されたダイオー
ド７１を介して放電する経路Ａ、内部回路７７を経由し
て放電する経路Ｂ、入出力端子ＩＮ／ＯＵＴと他の電源
端子間に接続されたダイオード７２及び電源端子間に接
続されたダイオード７３を介して放電する経路Ｃがあ
る。従って、電源端子間に設けられた第３のダイオード
７３の逆耐圧を第１，第２のダイオード７１，７２の逆
耐圧と高々同程度にし、また大型化してインピーダンス
を下げることにより、静電気サージを経路Ａ、経路Ｃに
ほぼ半々に分散できるため、第１、第２のダイオード７
１，７２を約半分の大きさにでき、静電気サージ耐量を
確保したまま、入出力の容量負荷を低減している。
【０００４】また、「イーエスディー・プロテクション
・ユージング・ア・バリアブル・ボルテージ・サプライ
・クランプ」（Gregg D. Croft,“ESD Protection Usin
g aVariable Voltage Supply Clamp”（EOS/ESD Sympsi
um Proceedings pp135-140,1994））（以下、公知文献
とする）には、正電源（Ｖ＋）端子と負電源（Ｖ−）端
子との間にクランプ素子（サプライクランプ）を付加す
ることでＩ／Ｏ端子に静電気サージが加わったときもＩ
／Ｏ端子の保護ダイオードが逆方向ブレークダウンしな
いようにして、静電気サージ耐量を確保したまま保護ダ
イオードを小型化できることが記載されている。図８
は、この公知文献に記載された集積回路（ＩＣ）８０が
備えるクランプ素子８５を含む静電保護回路のブロック
図である。図８を参照すると、このＩＣ８０のＩ／Ｏ端
子８２，８３は、Ｖ１＋端子との間にアノード電極をＩ
／Ｏ端子側にして接続した保護ダイオードＤ１，Ｄ３
を、またＶ１−端子との間にはカソード電極をＩ／Ｏ端
子側にして接続した保護ダイオードＤ２，Ｄ４を備えて
いる。更に、Ｖ１＋端子とＶ１−端子との間には、サイ
リスタで構成されたクランプ素子８５を備えている。こ
のＩＣ８０のクランプ素子８５のクランプ電圧を、保護
ダイオードＤ１〜Ｄ４の逆耐圧（ブレークダウン電圧）
から２個の順バイアスダイオードの電圧降下分を差し引
いた値よりも小さくしておくことで、Ｉ／Ｏ端子８２，
８３に静電サージが加わっても保護ダイオードＤ１〜Ｄ
４をアバランシェブレークダウンさせることなく放電さ
せることができる。具体的には、例えばＶ１−端子に対
してＩ／Ｏ端子８２に正極の静電サージパルスが印加さ
れた場合、“保護ダイオードＤ１（順方向）→Ｖ１＋→
クランプ素子→Ｖ１−の経路”で放電され、保護ダイオ
ードＤ２には電流は流れない。保護ダイオードＤ１は順
方向で動作しているので、電力消費は小さく従って発熱
も小さいので十分小型化できる。他の保護ダイオードＤ
２〜Ｄ４についても同様である。尚、プリント配線基板
に実装された実使用状態ではＶ１＋端子とＶ２＋端子を
短絡し、Ｖ１−端子とＶ２−端子も短絡しているので、
サイリスタのアノードとアノードゲート及びカソードカ
ソードゲートが短絡された状態となって十分高いクラン
プ電圧となるようにしてあり、ＩＣの通常動作電圧の範
囲ではラッチアップ動作を生じないようになっている。
・ユージング・ア・バリアブル・ボルテージ・サプライ
・クランプ」（Gregg D. Croft,“ESD Protection Usin
g aVariable Voltage Supply Clamp”（EOS/ESD Sympsi
um Proceedings pp135-140,1994））（以下、公知文献
とする）には、正電源（Ｖ＋）端子と負電源（Ｖ−）端
子との間にクランプ素子（サプライクランプ）を付加す
ることでＩ／Ｏ端子に静電気サージが加わったときもＩ
／Ｏ端子の保護ダイオードが逆方向ブレークダウンしな
いようにして、静電気サージ耐量を確保したまま保護ダ
イオードを小型化できることが記載されている。図８
は、この公知文献に記載された集積回路（ＩＣ）８０が
備えるクランプ素子８５を含む静電保護回路のブロック
図である。図８を参照すると、このＩＣ８０のＩ／Ｏ端
子８２，８３は、Ｖ１＋端子との間にアノード電極をＩ
／Ｏ端子側にして接続した保護ダイオードＤ１，Ｄ３
を、またＶ１−端子との間にはカソード電極をＩ／Ｏ端
子側にして接続した保護ダイオードＤ２，Ｄ４を備えて
いる。更に、Ｖ１＋端子とＶ１−端子との間には、サイ
リスタで構成されたクランプ素子８５を備えている。こ
のＩＣ８０のクランプ素子８５のクランプ電圧を、保護
ダイオードＤ１〜Ｄ４の逆耐圧（ブレークダウン電圧）
から２個の順バイアスダイオードの電圧降下分を差し引
いた値よりも小さくしておくことで、Ｉ／Ｏ端子８２，
８３に静電サージが加わっても保護ダイオードＤ１〜Ｄ
４をアバランシェブレークダウンさせることなく放電さ
せることができる。具体的には、例えばＶ１−端子に対
してＩ／Ｏ端子８２に正極の静電サージパルスが印加さ
れた場合、“保護ダイオードＤ１（順方向）→Ｖ１＋→
クランプ素子→Ｖ１−の経路”で放電され、保護ダイオ
ードＤ２には電流は流れない。保護ダイオードＤ１は順
方向で動作しているので、電力消費は小さく従って発熱
も小さいので十分小型化できる。他の保護ダイオードＤ
２〜Ｄ４についても同様である。尚、プリント配線基板
に実装された実使用状態ではＶ１＋端子とＶ２＋端子を
短絡し、Ｖ１−端子とＶ２−端子も短絡しているので、
サイリスタのアノードとアノードゲート及びカソードカ
ソードゲートが短絡された状態となって十分高いクラン
プ電圧となるようにしてあり、ＩＣの通常動作電圧の範
囲ではラッチアップ動作を生じないようになっている。
【０００５】更に、特開平６−６９４２９号公報（以
下、公知例２とする）には、静電気等によるＭＯＳトラ
ンジスタのゲート酸化膜破壊を保護する保護素子を有す
る半導体回路で、内部回路保護用トランジスタのゲート
酸化膜破壊を保護する保護素子を備えた半導体回路が開
示されている。図９（ａ），（ｂ）は、それぞれ公知例
２に開示された半導体回路の保護回路の回路図と、この
保護回路部の模式的な断面図である。図９を参照する
と、この半導体回路９０の入力パッド９１から内部回路
９２に至る信号線９５とｐチャネルＭＯＳトランジスタ
ＱA のドレインとの間に第１の抵抗Ｒ91が接続され、ま
た信号線９５とｎチャネルＭＯＳトランジスタＱB のド
レインとの間には第２の抵抗Ｒ92が接続されている。
尚、トランジスタＱA のソースとゲートは電源電圧Ｖdd
端子に接続され、トランジスタＱB のソースとゲートは
電源電圧Ｖss端子に接続されている。また、第１及び第
２の抵抗Ｒ91及びＲ92は、例えばトランジスタＱA 及び
ＱB の間の素子分離用酸化膜６１上に形成された、ポリ
シリコン製の抵抗１６２及び１６３で実現されている。
上記の抵抗１６２の一端はｐ型拡散領域１３４に接続さ
れ、抵抗１６３の一端はｎ型拡散領域１４５に接続され
ており、また抵抗１６２及び１６３はそれぞれ信号線９
５に接続されている。
下、公知例２とする）には、静電気等によるＭＯＳトラ
ンジスタのゲート酸化膜破壊を保護する保護素子を有す
る半導体回路で、内部回路保護用トランジスタのゲート
酸化膜破壊を保護する保護素子を備えた半導体回路が開
示されている。図９（ａ），（ｂ）は、それぞれ公知例
２に開示された半導体回路の保護回路の回路図と、この
保護回路部の模式的な断面図である。図９を参照する
と、この半導体回路９０の入力パッド９１から内部回路
９２に至る信号線９５とｐチャネルＭＯＳトランジスタ
ＱA のドレインとの間に第１の抵抗Ｒ91が接続され、ま
た信号線９５とｎチャネルＭＯＳトランジスタＱB のド
レインとの間には第２の抵抗Ｒ92が接続されている。
尚、トランジスタＱA のソースとゲートは電源電圧Ｖdd
端子に接続され、トランジスタＱB のソースとゲートは
電源電圧Ｖss端子に接続されている。また、第１及び第
２の抵抗Ｒ91及びＲ92は、例えばトランジスタＱA 及び
ＱB の間の素子分離用酸化膜６１上に形成された、ポリ
シリコン製の抵抗１６２及び１６３で実現されている。
上記の抵抗１６２の一端はｐ型拡散領域１３４に接続さ
れ、抵抗１６３の一端はｎ型拡散領域１４５に接続され
ており、また抵抗１６２及び１６３はそれぞれ信号線９
５に接続されている。
【０００６】この半導体回路９０では過大電圧は抵抗Ｒ
91（１６２），Ｒ92（１６３）を介してトランジスタＱ
A ，ＱB のドレインに印加されるため、ゲート酸化膜１
３６，１４７には直接過大電圧が印加されず、ゲート酸
化膜１３６及び１４７の耐ノイズ性を向上することがで
きる。これにより、リーク電流が流れる割合を大幅に低
減している。
91（１６２），Ｒ92（１６３）を介してトランジスタＱ
A ，ＱB のドレインに印加されるため、ゲート酸化膜１
３６，１４７には直接過大電圧が印加されず、ゲート酸
化膜１３６及び１４７の耐ノイズ性を向上することがで
きる。これにより、リーク電流が流れる割合を大幅に低
減している。
【０００７】
【発明が解決しようとする課題】上述した公知例１で
は、入／出力端子と電源端子間に設けた保護ダイオード
７１，７２の逆耐圧とほぼ同等の逆耐圧を有し且つ大型
の保護ダイオード７３を電源端子間に設けることで、入
／出力端子に印加された静電気サージによる電流を分流
し、静電気保護能力を維持しながら入／出力端子に付加
する保護ダイオード７１，７２を小型化しているが、内
部回路７７へのストレスを抑制するためには保護ダイオ
ード７１，７２にもある程度の逆方向電流を流す必要が
あり、従って保護ダイオード７１，７２の破壊防止のた
め小型化には限界があり、当該端子には、４ｐＦ以上の
寄生容量が付加されてしまう。また、保護ダイオード７
１，７２に流れる逆方向電流を十分小さくして小型化す
るには、保護ダイオードの逆耐圧を保護ダイオード７３
の逆耐圧よりもある程度高くする必要があり、この場合
は内部回路７７へのストレス増加を招来してしまう。
は、入／出力端子と電源端子間に設けた保護ダイオード
７１，７２の逆耐圧とほぼ同等の逆耐圧を有し且つ大型
の保護ダイオード７３を電源端子間に設けることで、入
／出力端子に印加された静電気サージによる電流を分流
し、静電気保護能力を維持しながら入／出力端子に付加
する保護ダイオード７１，７２を小型化しているが、内
部回路７７へのストレスを抑制するためには保護ダイオ
ード７１，７２にもある程度の逆方向電流を流す必要が
あり、従って保護ダイオード７１，７２の破壊防止のた
め小型化には限界があり、当該端子には、４ｐＦ以上の
寄生容量が付加されてしまう。また、保護ダイオード７
１，７２に流れる逆方向電流を十分小さくして小型化す
るには、保護ダイオードの逆耐圧を保護ダイオード７３
の逆耐圧よりもある程度高くする必要があり、この場合
は内部回路７７へのストレス増加を招来してしまう。
【０００８】また、公知文献では、サイリスタで構成し
たクランプ素子８５を電源端子間に設けて、静電気保護
能力を維持しながら保護ダイオードＤ１〜Ｄ４の小型化
を可能にしているが、電源端子間にサイリスタを設ける
と、ノイズ等によりサイリスタがオンしてしまうと、電
源を切断するまで正常動作に復帰できないという問題が
ある。
たクランプ素子８５を電源端子間に設けて、静電気保護
能力を維持しながら保護ダイオードＤ１〜Ｄ４の小型化
を可能にしているが、電源端子間にサイリスタを設ける
と、ノイズ等によりサイリスタがオンしてしまうと、電
源を切断するまで正常動作に復帰できないという問題が
ある。
【０００９】尚、公知例２では、内部回路を保護する保
護素子にＭＯＳトランジスタを用い、この保護用トラン
ジスタのゲート酸化膜破壊を防止するための保護素子に
抵抗素子を用いているが、Ｖdd端子及びＶss端子が正常
に接続された状態で入力端子に過大入力が印加された場
合の保護用トランジスタへの対策のみで、保護素子によ
る入力端子容量の増加や実装前の静電気に対しては何ら
考慮されていない。
護素子にＭＯＳトランジスタを用い、この保護用トラン
ジスタのゲート酸化膜破壊を防止するための保護素子に
抵抗素子を用いているが、Ｖdd端子及びＶss端子が正常
に接続された状態で入力端子に過大入力が印加された場
合の保護用トランジスタへの対策のみで、保護素子によ
る入力端子容量の増加や実装前の静電気に対しては何ら
考慮されていない。
【００１０】従って、本発明の目的は、実装前後に関わ
らず静電気サージ等に対する所定の保護能力を備えなが
ら、信号端子の付加容量増加を抑制でき、更に静電気サ
ージ等のストレスが除かれた後は電源を切断することな
く正常動作に復帰可能な静電保護回路を有する半導体装
置を提供することにある。
らず静電気サージ等に対する所定の保護能力を備えなが
ら、信号端子の付加容量増加を抑制でき、更に静電気サ
ージ等のストレスが除かれた後は電源を切断することな
く正常動作に復帰可能な静電保護回路を有する半導体装
置を提供することにある。
【００１１】
【課題を解決するための手段】そのため、本発明による
半導体装置は、信号の入力、出力または入出力を行う複
数の信号端子からなる信号端子群と、高電位側電源端子
と低電位側電源端子と内部回路とを少なくとも含むと共
に、高電位側電源端子に接続するＶdd配線と低電位側電
源端子に接続するＧＮＤ配線との間に第１端子と第２端
子とをそれぞれＶdd配線とＧＮＤ配線とに接続するＭＯ
Ｓトランジスタで構成された第３の保護素子を備え、信
号端子群に含まれる少なくとも一つの第１の信号端子
が、この第１の信号端子と内部回路とを接続する配線上
の第１の接続点にそれぞれの一端を共通接続した第１，
第２の抵抗素子と、第１端子をＶdd配線に接続し，第２
端子を第１の抵抗素子の他端と共通接続した第１の保護
素子と、第１端子を第２の抵抗素子の他端と共通接続し
第２端子をＧＮＤ配線に接続した第２の保護素子を備
え、且つ第１，第２，第３の保護素子の電圧−電流特性
はいずれも、それぞれの第２端子を接地しそれぞれの第
１端子に正電圧を上昇させながら印加したときにそれぞ
れの電圧が負性抵抗開始電圧Ｖr1，Ｖr2，Ｖr3まで上昇
すると各保護素子にそれぞれ保持開始電流Ｉs1，Ｉs2，
Ｉs3が流れ始めると共にそれぞれの第１端子の電圧が保
持開始電圧Ｖs1，Ｖs2，Ｖs3まで低下する負性抵抗領域
と、その後各保護素子を流れる電流Ｉh1，Ｉh2，Ｉh3の
増加に伴いそれぞれの第１端子の電圧Ｖh1，Ｖh2，Ｖh3
が上昇する保持領域とを有する第１の半導体装置であっ
て、第１の信号端子から第２の抵抗素子，第２の保護素
子及びＧＮＤ配線を経由して低電位側電源端子に流れる
第１の電流の値をＩ１とすると共に第１の電流により第
２の保護素子が破壊するときの電流の値をＩd2とし、更
に、第２の抵抗素子の抵抗値をｒ２とし、第１の保護素
子の第１端子を接地し第２端子に正電圧を印加したとき
にこの第１の保護素子に電流が流れ始めるときの電圧を
Ｖf1とし、第１の電流Ｉ１による第２の保護素子の電圧
降下をＶh2（Ｉ１）としたとき、 Ｖh2（Ｉ１）＋ｒ２×Ｉ１≧Ｖf1＋Ｖr3＞Ｖr2 且つ、Ｉd2＞Ｉ１を満足するように構成されている。
半導体装置は、信号の入力、出力または入出力を行う複
数の信号端子からなる信号端子群と、高電位側電源端子
と低電位側電源端子と内部回路とを少なくとも含むと共
に、高電位側電源端子に接続するＶdd配線と低電位側電
源端子に接続するＧＮＤ配線との間に第１端子と第２端
子とをそれぞれＶdd配線とＧＮＤ配線とに接続するＭＯ
Ｓトランジスタで構成された第３の保護素子を備え、信
号端子群に含まれる少なくとも一つの第１の信号端子
が、この第１の信号端子と内部回路とを接続する配線上
の第１の接続点にそれぞれの一端を共通接続した第１，
第２の抵抗素子と、第１端子をＶdd配線に接続し，第２
端子を第１の抵抗素子の他端と共通接続した第１の保護
素子と、第１端子を第２の抵抗素子の他端と共通接続し
第２端子をＧＮＤ配線に接続した第２の保護素子を備
え、且つ第１，第２，第３の保護素子の電圧−電流特性
はいずれも、それぞれの第２端子を接地しそれぞれの第
１端子に正電圧を上昇させながら印加したときにそれぞ
れの電圧が負性抵抗開始電圧Ｖr1，Ｖr2，Ｖr3まで上昇
すると各保護素子にそれぞれ保持開始電流Ｉs1，Ｉs2，
Ｉs3が流れ始めると共にそれぞれの第１端子の電圧が保
持開始電圧Ｖs1，Ｖs2，Ｖs3まで低下する負性抵抗領域
と、その後各保護素子を流れる電流Ｉh1，Ｉh2，Ｉh3の
増加に伴いそれぞれの第１端子の電圧Ｖh1，Ｖh2，Ｖh3
が上昇する保持領域とを有する第１の半導体装置であっ
て、第１の信号端子から第２の抵抗素子，第２の保護素
子及びＧＮＤ配線を経由して低電位側電源端子に流れる
第１の電流の値をＩ１とすると共に第１の電流により第
２の保護素子が破壊するときの電流の値をＩd2とし、更
に、第２の抵抗素子の抵抗値をｒ２とし、第１の保護素
子の第１端子を接地し第２端子に正電圧を印加したとき
にこの第１の保護素子に電流が流れ始めるときの電圧を
Ｖf1とし、第１の電流Ｉ１による第２の保護素子の電圧
降下をＶh2（Ｉ１）としたとき、 Ｖh2（Ｉ１）＋ｒ２×Ｉ１≧Ｖf1＋Ｖr3＞Ｖr2 且つ、Ｉd2＞Ｉ１を満足するように構成されている。
【００１２】また、この第１の半導体装置において、高
電位側電源端子からＶdd配線，第１の保護素子及び第１
の抵抗素子を経由して第１の信号端子に流れる第２の電
流の値をＩ２とすると共に第２の電流により第１の保護
素子が破壊するときの電流の値をＩd1とし、更に、第１
の抵抗素子の抵抗値をｒ１とし、第２の保護素子の第１
端子を接地し第２端子に正電圧を印加したときにこの第
２の保護素子に電流が流れ始めるときの電圧をＶf2と
し、第２の電流Ｉ２による第１の保護素子の電圧降下を
Ｖh1（Ｉ２）としたとき、 Ｖh1（Ｉ２）＋ｒ１×Ｉ２≧Ｖf2＋Ｖr3＞Ｖr1 且つ、Ｉd1＞Ｉ２を満足するように構成することもでき
る。
電位側電源端子からＶdd配線，第１の保護素子及び第１
の抵抗素子を経由して第１の信号端子に流れる第２の電
流の値をＩ２とすると共に第２の電流により第１の保護
素子が破壊するときの電流の値をＩd1とし、更に、第１
の抵抗素子の抵抗値をｒ１とし、第２の保護素子の第１
端子を接地し第２端子に正電圧を印加したときにこの第
２の保護素子に電流が流れ始めるときの電圧をＶf2と
し、第２の電流Ｉ２による第１の保護素子の電圧降下を
Ｖh1（Ｉ２）としたとき、 Ｖh1（Ｉ２）＋ｒ１×Ｉ２≧Ｖf2＋Ｖr3＞Ｖr1 且つ、Ｉd1＞Ｉ２を満足するように構成することもでき
る。
【００１３】また、本発明の他の半導体装置は、信号の
入力、出力または入出力を行う複数の信号端子からなる
信号端子群と、高電位側電源端子と低電位側電源端子と
内部回路とを少なくとも含むと共に、高電位側電源端子
に接続するＶdd配線と低電位側電源端子に接続するＧＮ
Ｄ配線との間に第１端子と第２端子とをそれぞれＶdd配
線とＧＮＤ配線とに接続するＭＯＳトランジスタで構成
された第３の保護素子を備え、信号端子群に含まれる少
なくとも一つの第１の信号端子が、この第１の信号端子
と内部回路とを接続する経路上の第１の接続点にそれぞ
れの一端を接続した第１，第２の抵抗素子と、第１端子
をＶdd配線に接続し第２端子を第１の抵抗素子の他端と
共通接続した第１の保護素子と、第１端子を第２の抵抗
素子の他端と共通接続し第２端子をＧＮＤ配線に接続し
た第２の保護素子と、アノードを前述の経路上の第２の
接続点に，カソードをＶdd配線にそれぞれ接続したダイ
オードからなる第４の保護素子と、アノードをＧＮＤ配
線に，カソードを前述の第２の接続点にそれぞれ接続し
たダイオードからなる第５の保護素子とを備え、且つ第
１，第２，第３の保護素子の電圧−電流特性はいずれ
も、それぞれの第２端子を接地しそれぞれの第１端子に
正電圧を上昇させながら印加したときにそれぞれの電圧
が負性抵抗開始電圧Ｖr1，Ｖr2，Ｖr3まで上昇すると各
保護素子にそれぞれ保持開始電流Ｉs1，Ｉs2，Ｉs3が流
れ始めると共にそれぞれの第１端子の電圧が保持開始電
圧Ｖs1，Ｖs2，Ｖs3まで低下する負性抵抗領域と、その
後各保護素子を流れる電流Ｉh1，Ｉh2，Ｉh3の増加に伴
いそれぞれの第１端子の電圧Ｖh1，Ｖh2，Ｖh3が上昇す
る保持領域とを有する第２の半導体装置であって、第５
の保護素子のアノードを接地しカソードに正電圧を印加
したときにこの第５の保護素子に電流が流れ始めるとき
の電圧をそれぞれＶr5とし、第１の信号端子から第２の
抵抗素子，第２の保護素子及びＧＮＤ配線を経由して低
電位側電源端子に流れる第１の電流の値をＩ１とすると
共に第１の電流により第２の保護素子が破壊するときの
電流の値をＩd2とし、更に、第２の抵抗素子の抵抗値を
ｒ２とし、第４の保護素子のカソードを接地しアノード
に正電圧を印加したときにこの第４の保護素子に電流が
流れ始めるときの電圧をＶf4とし、第１の電流Ｉ１によ
る第２の保護素子の電圧降下をＶh2（Ｉ１）としたと
き、 Ｖh2（Ｉ１）＋ｒ２×Ｉ１≧Ｖf4＋Ｖr3＞Ｖr2 且つ、Ｉd2＞Ｉ１を満足するように構成されている。
入力、出力または入出力を行う複数の信号端子からなる
信号端子群と、高電位側電源端子と低電位側電源端子と
内部回路とを少なくとも含むと共に、高電位側電源端子
に接続するＶdd配線と低電位側電源端子に接続するＧＮ
Ｄ配線との間に第１端子と第２端子とをそれぞれＶdd配
線とＧＮＤ配線とに接続するＭＯＳトランジスタで構成
された第３の保護素子を備え、信号端子群に含まれる少
なくとも一つの第１の信号端子が、この第１の信号端子
と内部回路とを接続する経路上の第１の接続点にそれぞ
れの一端を接続した第１，第２の抵抗素子と、第１端子
をＶdd配線に接続し第２端子を第１の抵抗素子の他端と
共通接続した第１の保護素子と、第１端子を第２の抵抗
素子の他端と共通接続し第２端子をＧＮＤ配線に接続し
た第２の保護素子と、アノードを前述の経路上の第２の
接続点に，カソードをＶdd配線にそれぞれ接続したダイ
オードからなる第４の保護素子と、アノードをＧＮＤ配
線に，カソードを前述の第２の接続点にそれぞれ接続し
たダイオードからなる第５の保護素子とを備え、且つ第
１，第２，第３の保護素子の電圧−電流特性はいずれ
も、それぞれの第２端子を接地しそれぞれの第１端子に
正電圧を上昇させながら印加したときにそれぞれの電圧
が負性抵抗開始電圧Ｖr1，Ｖr2，Ｖr3まで上昇すると各
保護素子にそれぞれ保持開始電流Ｉs1，Ｉs2，Ｉs3が流
れ始めると共にそれぞれの第１端子の電圧が保持開始電
圧Ｖs1，Ｖs2，Ｖs3まで低下する負性抵抗領域と、その
後各保護素子を流れる電流Ｉh1，Ｉh2，Ｉh3の増加に伴
いそれぞれの第１端子の電圧Ｖh1，Ｖh2，Ｖh3が上昇す
る保持領域とを有する第２の半導体装置であって、第５
の保護素子のアノードを接地しカソードに正電圧を印加
したときにこの第５の保護素子に電流が流れ始めるとき
の電圧をそれぞれＶr5とし、第１の信号端子から第２の
抵抗素子，第２の保護素子及びＧＮＤ配線を経由して低
電位側電源端子に流れる第１の電流の値をＩ１とすると
共に第１の電流により第２の保護素子が破壊するときの
電流の値をＩd2とし、更に、第２の抵抗素子の抵抗値を
ｒ２とし、第４の保護素子のカソードを接地しアノード
に正電圧を印加したときにこの第４の保護素子に電流が
流れ始めるときの電圧をＶf4とし、第１の電流Ｉ１によ
る第２の保護素子の電圧降下をＶh2（Ｉ１）としたと
き、 Ｖh2（Ｉ１）＋ｒ２×Ｉ１≧Ｖf4＋Ｖr3＞Ｖr2 且つ、Ｉd2＞Ｉ１を満足するように構成されている。
【００１４】また、この第２の半導体装置において、第
４の保護素子のアノードを接地しカソードに正電圧を印
加したときにこの第４の保護素子に電流が流れ始めると
きの電圧をそれぞれＶr4とし、高電位側電源端子からＶ
dd配線，第１の保護素子及び第１の抵抗素子を経由して
第１の信号端子に流れる第２の電流の値をＩ２とすると
共に第２の電流により第１の保護素子が破壊するときの
電流の値をＩd1とし、更に、第１の抵抗素子の抵抗値を
ｒ１とし、第５の保護素子のカソードを接地しアノード
に正電圧を印加したときにこの第５の保護素子に電流が
流れ始めるときの電圧をＶf5とし、第２の電流Ｉ２によ
る第１の保護素子の電圧降下をＶh1（Ｉ２）としたと
き、 Ｖh1（Ｉ２）＋ｒ１×Ｉ２≧Ｖf5＋Ｖr3＞Ｖr1 且つ、Ｉd1＞Ｉ２を満足するように構成してもよい。
４の保護素子のアノードを接地しカソードに正電圧を印
加したときにこの第４の保護素子に電流が流れ始めると
きの電圧をそれぞれＶr4とし、高電位側電源端子からＶ
dd配線，第１の保護素子及び第１の抵抗素子を経由して
第１の信号端子に流れる第２の電流の値をＩ２とすると
共に第２の電流により第１の保護素子が破壊するときの
電流の値をＩd1とし、更に、第１の抵抗素子の抵抗値を
ｒ１とし、第５の保護素子のカソードを接地しアノード
に正電圧を印加したときにこの第５の保護素子に電流が
流れ始めるときの電圧をＶf5とし、第２の電流Ｉ２によ
る第１の保護素子の電圧降下をＶh1（Ｉ２）としたと
き、 Ｖh1（Ｉ２）＋ｒ１×Ｉ２≧Ｖf5＋Ｖr3＞Ｖr1 且つ、Ｉd1＞Ｉ２を満足するように構成してもよい。
【００１５】また、本発明の更に他の半導体装置は、信
号の入力、出力または入出力を行う複数の信号端子から
なる信号端子群と、高電位側電源端子と低電位側電源端
子と内部回路とを少なくとも含むと共に、高電位側電源
端子に接続するＶdd配線と低電位側電源端子に接続する
ＧＮＤ配線との間に第１端子と第２端子とをそれぞれＶ
dd配線とＧＮＤ配線とに接続するＭＯＳトランジスタで
構成された第３の保護素子を備え、信号端子群に含まれ
る少なくとも一つの第１の信号端子が、第１端子をＶdd
配線に，第２端子を第１の信号端子と内部回路とを接続
する経路上の第１の接続点にそれぞれ接続する第１の保
護素子と、第１端子を第１の接続点に，第２端子をＧＮ
Ｄ配線にそれぞれ接続する第２の保護素子と、アノード
を前述の第１の信号端子と内部回路とを接続する経路上
で第１の接続点よりも第１の信号端子に近い位置に設け
られた第２の接続点に，カソードをＶdd配線にそれぞれ
接続したダイオードからなる第４の保護素子と、アノー
ドをＧＮＤ配線に，カソードを第２の接続点にそれぞれ
接続したダイオードからなる第５の保護素子と、両端を
第１の接続点と第２の接続点に接続した第３の抵抗素子
を備え、且つ第１，第２，第３の保護素子の電圧−電流
特性はいずれも、それぞれの第２端子を接地しそれぞれ
の第１端子に正電圧を上昇させながら印加したときにそ
れぞれの電圧が負性抵抗開始電圧Ｖr1，Ｖr2，Ｖr3まで
上昇すると各保護素子にそれぞれ保持開始電流Ｉs1，Ｉ
s2，Ｉs3が流れ始めると共にそれぞれの第１端子の電圧
が保持開始電圧Ｖs1，Ｖs2，Ｖs3まで低下する負性抵抗
領域と、その後各保護素子を流れる電流Ｉh1，Ｉh2，Ｉ
h3の増加に伴いそれぞれの第１端子の電圧Ｖh1，Ｖh2，
Ｖh3が上昇する保持領域とを有する第３の半導体装置で
あって、第５の保護素子のアノードを接地しカソードに
正電圧を印加したときにこの第５の保護素子に電流が流
れ始めるときの電圧をそれぞれＶr5とし、第１の信号端
子から第３の抵抗素子，第２の保護素子及びＧＮＤ配線
を経由して低電位側電源端子に流れる第１の電流の値を
Ｉ１とすると共に第１の電流により第２の保護素子が破
壊するときの電流の値をＩd2とし、更に、第３の抵抗素
子の抵抗値をｒ３とし、第４の保護素子のカソードを接
地しアノードに正電圧を印加したときにこの第４の保護
素子に電流が流れ始めるときの電圧をＶf4とし、第１の
電流Ｉ１による第２の保護素子の電圧降下をＶh2（Ｉ
１）としたとき、 Ｖh2（Ｉ１）＋ｒ３×Ｉ１≧Ｖf4＋Ｖr3＞Ｖr2 且つ、Ｉd2＞Ｉ１を満足するように構成されている。
号の入力、出力または入出力を行う複数の信号端子から
なる信号端子群と、高電位側電源端子と低電位側電源端
子と内部回路とを少なくとも含むと共に、高電位側電源
端子に接続するＶdd配線と低電位側電源端子に接続する
ＧＮＤ配線との間に第１端子と第２端子とをそれぞれＶ
dd配線とＧＮＤ配線とに接続するＭＯＳトランジスタで
構成された第３の保護素子を備え、信号端子群に含まれ
る少なくとも一つの第１の信号端子が、第１端子をＶdd
配線に，第２端子を第１の信号端子と内部回路とを接続
する経路上の第１の接続点にそれぞれ接続する第１の保
護素子と、第１端子を第１の接続点に，第２端子をＧＮ
Ｄ配線にそれぞれ接続する第２の保護素子と、アノード
を前述の第１の信号端子と内部回路とを接続する経路上
で第１の接続点よりも第１の信号端子に近い位置に設け
られた第２の接続点に，カソードをＶdd配線にそれぞれ
接続したダイオードからなる第４の保護素子と、アノー
ドをＧＮＤ配線に，カソードを第２の接続点にそれぞれ
接続したダイオードからなる第５の保護素子と、両端を
第１の接続点と第２の接続点に接続した第３の抵抗素子
を備え、且つ第１，第２，第３の保護素子の電圧−電流
特性はいずれも、それぞれの第２端子を接地しそれぞれ
の第１端子に正電圧を上昇させながら印加したときにそ
れぞれの電圧が負性抵抗開始電圧Ｖr1，Ｖr2，Ｖr3まで
上昇すると各保護素子にそれぞれ保持開始電流Ｉs1，Ｉ
s2，Ｉs3が流れ始めると共にそれぞれの第１端子の電圧
が保持開始電圧Ｖs1，Ｖs2，Ｖs3まで低下する負性抵抗
領域と、その後各保護素子を流れる電流Ｉh1，Ｉh2，Ｉ
h3の増加に伴いそれぞれの第１端子の電圧Ｖh1，Ｖh2，
Ｖh3が上昇する保持領域とを有する第３の半導体装置で
あって、第５の保護素子のアノードを接地しカソードに
正電圧を印加したときにこの第５の保護素子に電流が流
れ始めるときの電圧をそれぞれＶr5とし、第１の信号端
子から第３の抵抗素子，第２の保護素子及びＧＮＤ配線
を経由して低電位側電源端子に流れる第１の電流の値を
Ｉ１とすると共に第１の電流により第２の保護素子が破
壊するときの電流の値をＩd2とし、更に、第３の抵抗素
子の抵抗値をｒ３とし、第４の保護素子のカソードを接
地しアノードに正電圧を印加したときにこの第４の保護
素子に電流が流れ始めるときの電圧をＶf4とし、第１の
電流Ｉ１による第２の保護素子の電圧降下をＶh2（Ｉ
１）としたとき、 Ｖh2（Ｉ１）＋ｒ３×Ｉ１≧Ｖf4＋Ｖr3＞Ｖr2 且つ、Ｉd2＞Ｉ１を満足するように構成されている。
【００１６】また、この第３の半導体装置において、第
４の保護素子のアノードを接地しカソードに正電圧を印
加したときにこの第４の保護素子に電流が流れ始めると
きの電圧をそれぞれＶr4とし、高電位側電源端子からＶ
dd配線，第１の保護素子及び第３の抵抗素子を経由して
第１の信号端子に流れる第２の電流の値をＩ２とすると
共に第２の電流により第１の保護素子が破壊するときの
電流の値をＩd1とし、更に、第５の保護素子のカソード
を接地しアノードに正電圧を印加したときにこの第５の
保護素子に電流が流れ始めるときの電圧をＶf5とし、第
２の電流Ｉ２による第１の保護素子の電圧降下をＶh1
（Ｉ２）としたとき、 Ｖh1（Ｉ２）＋ｒ３×Ｉ２≧Ｖf5＋Ｖr3＞Ｖr1 且つ、Ｉd1＞Ｉ２を満足するように構成してもよい。
４の保護素子のアノードを接地しカソードに正電圧を印
加したときにこの第４の保護素子に電流が流れ始めると
きの電圧をそれぞれＶr4とし、高電位側電源端子からＶ
dd配線，第１の保護素子及び第３の抵抗素子を経由して
第１の信号端子に流れる第２の電流の値をＩ２とすると
共に第２の電流により第１の保護素子が破壊するときの
電流の値をＩd1とし、更に、第５の保護素子のカソード
を接地しアノードに正電圧を印加したときにこの第５の
保護素子に電流が流れ始めるときの電圧をＶf5とし、第
２の電流Ｉ２による第１の保護素子の電圧降下をＶh1
（Ｉ２）としたとき、 Ｖh1（Ｉ２）＋ｒ３×Ｉ２≧Ｖf5＋Ｖr3＞Ｖr1 且つ、Ｉd1＞Ｉ２を満足するように構成してもよい。
【００１７】上述の各半導体装置において、第１の保護
素子をゲートと共通接続したソースを第１端子としドレ
インを第２端子とするｐチャネルＭＯＳトランジスタで
構成し、第２，第３の保護素子をいずれもドレインを第
１端子としゲートと共通接続したソースを第２端子とす
るｎチャネルＭＯＳトランジスタで構成し、且つ第３の
保護素子のサイズは第１，第２の保護素子のサイズより
も大きくしておくことが望ましい。
素子をゲートと共通接続したソースを第１端子としドレ
インを第２端子とするｐチャネルＭＯＳトランジスタで
構成し、第２，第３の保護素子をいずれもドレインを第
１端子としゲートと共通接続したソースを第２端子とす
るｎチャネルＭＯＳトランジスタで構成し、且つ第３の
保護素子のサイズは第１，第２の保護素子のサイズより
も大きくしておくことが望ましい。
【００１８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１９】図１は、本発明の半導体装置の第１の実施
形態の第１の信号端子部の保護素子の接続状態を示す回
路図で，（ａ）は第１の信号端子に正の静電サージ電圧
が加わり低電位側電源端子へ放電される場合の電流経路
を説明する図であり、（ｂ）は第１の信号端子に負の静
電サージ電圧が加わり高電位側電源端子へ放電される場
合の電流経路を説明する図である。
形態の第１の信号端子部の保護素子の接続状態を示す回
路図で，（ａ）は第１の信号端子に正の静電サージ電圧
が加わり低電位側電源端子へ放電される場合の電流経路
を説明する図であり、（ｂ）は第１の信号端子に負の静
電サージ電圧が加わり高電位側電源端子へ放電される場
合の電流経路を説明する図である。
【００２０】図１を参照すると、本実施形態の半導体装
置１０Ａは、第１の保護素子であるＰＭＯＳ１と、第２
の保護素子であるＮＭＯＳ２と、第３の保護素子である
ＮＭＯＳ３と、第１，第２の抵抗素子である抵抗Ｒ６，
Ｒ７と、高電位側電源端子（以下、Ｖdd端子とする）１
１及びこれに接続するＶdd配線１２と、低電位側電源端
子（以下、ＧＮＤ端子とする）１３及びこれに接続する
ＧＮＤ配線１４と、内部回路２０と、信号端子群２１
と、この信号端子群２１に含まれる第１の信号端子２３
Ａを備えている。第１の信号端子２３Ａと内部回路２０
を接続する配線上の第１の接続点Ｎ１に抵抗Ｒ６，Ｒ７
のそれぞれの一端を接続し、第１の保護素子の第１端子
であるＰＭＯＳ１のゲートを共通接続したソースをＶdd
配線１２とまた第２端子であるドレインを抵抗Ｒ６の他
端とそれぞれ接続し、第２の保護素子の第１端子である
ＮＭＯＳ２のドレインを抵抗Ｒ７の他端とまた第２端子
であるゲートを共通接続したソースをＧＮＤ配線１４と
それぞれ接続し、第３の保護素子の第１端子であるＮＭ
ＯＳ３のドレインをＶdd配線１２と，また第２端子であ
るゲートを共通接続したソースをＧＮＤ配線１４とそれ
ぞれ接続している。
置１０Ａは、第１の保護素子であるＰＭＯＳ１と、第２
の保護素子であるＮＭＯＳ２と、第３の保護素子である
ＮＭＯＳ３と、第１，第２の抵抗素子である抵抗Ｒ６，
Ｒ７と、高電位側電源端子（以下、Ｖdd端子とする）１
１及びこれに接続するＶdd配線１２と、低電位側電源端
子（以下、ＧＮＤ端子とする）１３及びこれに接続する
ＧＮＤ配線１４と、内部回路２０と、信号端子群２１
と、この信号端子群２１に含まれる第１の信号端子２３
Ａを備えている。第１の信号端子２３Ａと内部回路２０
を接続する配線上の第１の接続点Ｎ１に抵抗Ｒ６，Ｒ７
のそれぞれの一端を接続し、第１の保護素子の第１端子
であるＰＭＯＳ１のゲートを共通接続したソースをＶdd
配線１２とまた第２端子であるドレインを抵抗Ｒ６の他
端とそれぞれ接続し、第２の保護素子の第１端子である
ＮＭＯＳ２のドレインを抵抗Ｒ７の他端とまた第２端子
であるゲートを共通接続したソースをＧＮＤ配線１４と
それぞれ接続し、第３の保護素子の第１端子であるＮＭ
ＯＳ３のドレインをＶdd配線１２と，また第２端子であ
るゲートを共通接続したソースをＧＮＤ配線１４とそれ
ぞれ接続している。
【００２１】ここで、例えばＮＭＯＳのゲート，ソース
及び基板を接地しドレインに正電圧を印加したときの電
圧−電流特性について簡単に説明する。図２は、このＮ
ＭＯＳの電圧−電流特性を模式的に示す図で、横軸を印
加電圧、圧縦軸をそのときに流れる電流としている。こ
の特性は、一般にスナップバック特性と呼ばれ、高いド
レイン電圧により、ソースとドレインとの間で放電を開
始した後、ドレイン電流の増加に伴い一旦ドレイン電圧
がある極大値（スナップバック開始電圧Ｖｒ）まで上昇
した後、負性抵抗領域に入ってドレイン電圧が低下しあ
る電流（保持開始電流Ｉｓ）で極小値（保持開始電圧Ｖ
ｓ）を示した後、再びドレイン電流（保持電流Ｉｈ）の
増加に伴ってドレイン電圧（保持電圧Ｖｈ（Ｉｈ））が
上昇する特性である。この後、更にドレイン電流が増加
し、ある電流値Ｉｄに達すると当該ＮＭＯＳは、破壊に
至る。尚、詳細な説明は省略するが、ＰＭＯＳのドレイ
ンを接地し、ゲート，ソース及び基板に共通の正電圧を
印加した場合も、全く同様のスナップバック特性が得ら
れる。
及び基板を接地しドレインに正電圧を印加したときの電
圧−電流特性について簡単に説明する。図２は、このＮ
ＭＯＳの電圧−電流特性を模式的に示す図で、横軸を印
加電圧、圧縦軸をそのときに流れる電流としている。こ
の特性は、一般にスナップバック特性と呼ばれ、高いド
レイン電圧により、ソースとドレインとの間で放電を開
始した後、ドレイン電流の増加に伴い一旦ドレイン電圧
がある極大値（スナップバック開始電圧Ｖｒ）まで上昇
した後、負性抵抗領域に入ってドレイン電圧が低下しあ
る電流（保持開始電流Ｉｓ）で極小値（保持開始電圧Ｖ
ｓ）を示した後、再びドレイン電流（保持電流Ｉｈ）の
増加に伴ってドレイン電圧（保持電圧Ｖｈ（Ｉｈ））が
上昇する特性である。この後、更にドレイン電流が増加
し、ある電流値Ｉｄに達すると当該ＮＭＯＳは、破壊に
至る。尚、詳細な説明は省略するが、ＰＭＯＳのドレイ
ンを接地し、ゲート，ソース及び基板に共通の正電圧を
印加した場合も、全く同様のスナップバック特性が得ら
れる。
【００２２】従って、ＮＭＯＳのドレインを第１端子と
し，ゲートとソースを共通接続して第２端子とした保護
素子、及びＰＭＯＳのゲートとソースを共通接続して第
１端子とし，ドレインを第２端子とした保護素子におい
ては、スナップバック開始電圧Ｖｒ、保持開始電流Ｉ
ｓ、保持開始電圧Ｖｓ、保持電流Ｉｈ及び保持電圧Ｖｈ
（Ｉｈ）が、それぞれ保護素子の負性抵抗開始電圧、保
持開始電流、保持開始電圧、保持領域の電流及び電圧に
なる。そしてこの定義に基づく、本実施形態の半導体装
置が有する第１，第２，第３の保護素子であるＰＭＯＳ
１，ＮＭＯＳ２，３の負性抵抗開始電圧をそれぞれＶr
1，Ｖr2，Ｖr3、保持開始電流をそれぞれＩs1，Ｉs2，
Ｉs3、保持開始電圧をそれぞれＶs1，Ｖs2，Ｖs3、保持
電流をそれぞれＩh1，Ｉh2，Ｉh3、保持電圧をそれぞれ
Ｖh1（Ｉh1），Ｖh2（Ｉh2），Ｖh3（Ｉh3）とする。
し，ゲートとソースを共通接続して第２端子とした保護
素子、及びＰＭＯＳのゲートとソースを共通接続して第
１端子とし，ドレインを第２端子とした保護素子におい
ては、スナップバック開始電圧Ｖｒ、保持開始電流Ｉ
ｓ、保持開始電圧Ｖｓ、保持電流Ｉｈ及び保持電圧Ｖｈ
（Ｉｈ）が、それぞれ保護素子の負性抵抗開始電圧、保
持開始電流、保持開始電圧、保持領域の電流及び電圧に
なる。そしてこの定義に基づく、本実施形態の半導体装
置が有する第１，第２，第３の保護素子であるＰＭＯＳ
１，ＮＭＯＳ２，３の負性抵抗開始電圧をそれぞれＶr
1，Ｖr2，Ｖr3、保持開始電流をそれぞれＩs1，Ｉs2，
Ｉs3、保持開始電圧をそれぞれＶs1，Ｖs2，Ｖs3、保持
電流をそれぞれＩh1，Ｉh2，Ｉh3、保持電圧をそれぞれ
Ｖh1（Ｉh1），Ｖh2（Ｉh2），Ｖh3（Ｉh3）とする。
【００２３】また、第１の信号端子２３Ａに正の静電サ
ージ電圧が加わりＧＮＤ端子１３へ放電されるときに、
第１の信号端子２３Ａから抵抗Ｒ７，ＮＭＯＳ２及びＧ
ＮＤ配線１４を経由してＧＮＤ端子１３に流れる第１の
電流の値をＩ１，更に第１の電流によりＮＭＯＳ２が破
壊するときの電流の値をＩd2とし、第１の信号端子２３
Ａから抵抗Ｒ６，ＰＭＯＳ１，Ｖdd配線１２，ＮＭＯＳ
３及びＧＮＤ配線１４を経由してＧＮＤ端子１３に流れ
る第３の電流の値をＩ３とすると共に、第１の信号端子
２３Ａに負の静電サージ電圧が加わりＶdd端子１１へ放
電されるときに、Ｖdd端子１１からＶdd配線１２，ＰＭ
ＯＳ１及び抵抗Ｒ６を経由して第１の信号端子２３Ａに
流れる第２の電流の値をＩ２，更に第２の電流によりＰ
ＭＯＳ１が破壊するときの電流の値をＩd1とし、Ｖdd端
子１１からＶdd配線１２，ＮＭＯＳ３，ＧＮＤ配線１
４，ＮＭＯＳ２及び抵抗Ｒ７を経由して第１の信号端子
２３Ａに流れる第４の電流の値をＩ４とし、抵抗Ｒ６，
Ｒ７の抵抗値をそれぞれｒ１，ｒ２とする。
ージ電圧が加わりＧＮＤ端子１３へ放電されるときに、
第１の信号端子２３Ａから抵抗Ｒ７，ＮＭＯＳ２及びＧ
ＮＤ配線１４を経由してＧＮＤ端子１３に流れる第１の
電流の値をＩ１，更に第１の電流によりＮＭＯＳ２が破
壊するときの電流の値をＩd2とし、第１の信号端子２３
Ａから抵抗Ｒ６，ＰＭＯＳ１，Ｖdd配線１２，ＮＭＯＳ
３及びＧＮＤ配線１４を経由してＧＮＤ端子１３に流れ
る第３の電流の値をＩ３とすると共に、第１の信号端子
２３Ａに負の静電サージ電圧が加わりＶdd端子１１へ放
電されるときに、Ｖdd端子１１からＶdd配線１２，ＰＭ
ＯＳ１及び抵抗Ｒ６を経由して第１の信号端子２３Ａに
流れる第２の電流の値をＩ２，更に第２の電流によりＰ
ＭＯＳ１が破壊するときの電流の値をＩd1とし、Ｖdd端
子１１からＶdd配線１２，ＮＭＯＳ３，ＧＮＤ配線１
４，ＮＭＯＳ２及び抵抗Ｒ７を経由して第１の信号端子
２３Ａに流れる第４の電流の値をＩ４とし、抵抗Ｒ６，
Ｒ７の抵抗値をそれぞれｒ１，ｒ２とする。
【００２４】更に、第１の電流Ｉ１によるＮＭＯＳ２の
電圧降下をＶh2（Ｉ１）、第２の電流Ｉ２によるＰＭＯ
Ｓ１の電圧降下をＶh1（Ｉ２）とし、ＰＭＯＳ１のゲー
ト，ソース及び基板を接地してドレインに正電圧を印加
したときＰＭＯＳ１のドレインに電流が流れ始めるとき
の電圧をＶf1、ＮＭＯＳ２のドレインを接地してゲー
ト，ソース及び基板に共通の正電圧を印加したときにＮ
ＭＯＳ２のドレインに電流が流れ始めるときの電圧をＶ
f2とする。
電圧降下をＶh2（Ｉ１）、第２の電流Ｉ２によるＰＭＯ
Ｓ１の電圧降下をＶh1（Ｉ２）とし、ＰＭＯＳ１のゲー
ト，ソース及び基板を接地してドレインに正電圧を印加
したときＰＭＯＳ１のドレインに電流が流れ始めるとき
の電圧をＶf1、ＮＭＯＳ２のドレインを接地してゲー
ト，ソース及び基板に共通の正電圧を印加したときにＮ
ＭＯＳ２のドレインに電流が流れ始めるときの電圧をＶ
f2とする。
【００２５】このとき、第１の信号端子２３Ａに正の静
電サージが加わりＧＮＤ端子１３へ放電する場合に対し
ては、 Ｖh2（Ｉ１）＋ｒ２×Ｉ１≧Ｖf1＋Ｖr3＞Ｖr2 ………（１） （但し、Ｉd2＞Ｉ１）を満足するように設定してあり、
第１の信号端子２３Ａに負の静電サージが加わりＶdd端
子１１へ放電する場合に対しては、 Ｖh1（Ｉ２）＋ｒ１×Ｉ２≧Ｖf2＋Ｖr3＞Ｖr1 ………（２） （但し、Ｉd1＞Ｉ２）を満足するように設定してある。
電サージが加わりＧＮＤ端子１３へ放電する場合に対し
ては、 Ｖh2（Ｉ１）＋ｒ２×Ｉ１≧Ｖf1＋Ｖr3＞Ｖr2 ………（１） （但し、Ｉd2＞Ｉ１）を満足するように設定してあり、
第１の信号端子２３Ａに負の静電サージが加わりＶdd端
子１１へ放電する場合に対しては、 Ｖh1（Ｉ２）＋ｒ１×Ｉ２≧Ｖf2＋Ｖr3＞Ｖr1 ………（２） （但し、Ｉd1＞Ｉ２）を満足するように設定してある。
【００２６】本実施形態の半導体装置１０Ａは、第１の
信号端子２３Ａの入力容量の増加を極力抑制するため、
第１，第２の保護素子をサイズの小さいＰＭＯＳ１とＮ
ＭＯＳ２で構成して第１，第２の抵抗素子抵抗Ｒ６，Ｒ
７を付加し、更に第３の保護素子を十分大きいサイズの
ＮＭＯＳ３で構成すると共に、各保護素子のスナップバ
ック開始電圧が上述の（１）式或いは（２）式を満足す
るように設定されている。従って、例えば第１の信号端
子２３Ａに正の静電気サージ電圧が加わり、ＧＮＤ端子
１３へ放電される場合、（１）式のようにＮＭＯＳ２の
スナップバック開始電圧Ｖr2が、ＮＭＯＳ３のスナップ
バック開始電圧Ｖr3とＰＭＯＳ１のドレインとソース及
び基板間で構成されるｐｎ接合の順方向立ち上がり電圧
（Ｖf1）の和より小さいので、まずＮＭＯＳ２がスナッ
プバックを生じ、抵抗Ｒ７とＮＭＯＳ２を経由してＧＮ
Ｄ端子１３にサージ電流が流れ始める。この経路で電流
が流れ始めるとＮＭＯＳ２と抵抗Ｒ７により第１の接続
点Ｎ１の電位が上昇する。ＮＭＯＳ２と抵抗Ｒ７は、Ｎ
ＭＯＳ２が破壊しない十分小さな電流値Ｉ１で、ＮＭＯ
Ｓ３に加わる電圧がＶr3を越えるよう設定されているの
で、ＮＭＯＳ３もスナップバックを生じ、抵抗Ｒ６，Ｐ
ＭＯＳ１，ＮＭＯＳ３を経由する経路からも電流Ｉ３と
してＧＮＤ端子１３にサージ電流が流れ始める。ＮＭＯ
Ｓ３は、サイズを大きくし、スナップバック後の保持電
圧が十分低くなるようにしてあるので、ＮＭＯＳ３がス
ナップバックを生じた後は、サージ電流は大部分がＩ３
として放電されるのでＮＭＯＳ２を流れる電流はＩ１以
上に増加せず、ＮＭＯＳ２が破壊することはない。ま
た、ＰＭＯＳ１にはサージ電流の大部分を占める大きな
電流Ｉ３が流れるが、その経路はＰＭＯＳ１のドレイン
とソース及び基板間で構成されるｐｎ接合を順方向に流
れるため、大きな電位差を生じることがなく、従ってＰ
ＭＯＳ１の部分での電力消費、発熱が小さくなるので、
そのサイズを小さくしても破壊することはない。
信号端子２３Ａの入力容量の増加を極力抑制するため、
第１，第２の保護素子をサイズの小さいＰＭＯＳ１とＮ
ＭＯＳ２で構成して第１，第２の抵抗素子抵抗Ｒ６，Ｒ
７を付加し、更に第３の保護素子を十分大きいサイズの
ＮＭＯＳ３で構成すると共に、各保護素子のスナップバ
ック開始電圧が上述の（１）式或いは（２）式を満足す
るように設定されている。従って、例えば第１の信号端
子２３Ａに正の静電気サージ電圧が加わり、ＧＮＤ端子
１３へ放電される場合、（１）式のようにＮＭＯＳ２の
スナップバック開始電圧Ｖr2が、ＮＭＯＳ３のスナップ
バック開始電圧Ｖr3とＰＭＯＳ１のドレインとソース及
び基板間で構成されるｐｎ接合の順方向立ち上がり電圧
（Ｖf1）の和より小さいので、まずＮＭＯＳ２がスナッ
プバックを生じ、抵抗Ｒ７とＮＭＯＳ２を経由してＧＮ
Ｄ端子１３にサージ電流が流れ始める。この経路で電流
が流れ始めるとＮＭＯＳ２と抵抗Ｒ７により第１の接続
点Ｎ１の電位が上昇する。ＮＭＯＳ２と抵抗Ｒ７は、Ｎ
ＭＯＳ２が破壊しない十分小さな電流値Ｉ１で、ＮＭＯ
Ｓ３に加わる電圧がＶr3を越えるよう設定されているの
で、ＮＭＯＳ３もスナップバックを生じ、抵抗Ｒ６，Ｐ
ＭＯＳ１，ＮＭＯＳ３を経由する経路からも電流Ｉ３と
してＧＮＤ端子１３にサージ電流が流れ始める。ＮＭＯ
Ｓ３は、サイズを大きくし、スナップバック後の保持電
圧が十分低くなるようにしてあるので、ＮＭＯＳ３がス
ナップバックを生じた後は、サージ電流は大部分がＩ３
として放電されるのでＮＭＯＳ２を流れる電流はＩ１以
上に増加せず、ＮＭＯＳ２が破壊することはない。ま
た、ＰＭＯＳ１にはサージ電流の大部分を占める大きな
電流Ｉ３が流れるが、その経路はＰＭＯＳ１のドレイン
とソース及び基板間で構成されるｐｎ接合を順方向に流
れるため、大きな電位差を生じることがなく、従ってＰ
ＭＯＳ１の部分での電力消費、発熱が小さくなるので、
そのサイズを小さくしても破壊することはない。
【００２７】また、第１の信号端子２３Ａに負の静電気
サージ電圧が加わり、Ｖdd端子１１へ放電される場合
は、（２）式のようにＰＭＯＳ１のスナップバック開始
電圧Ｖr1が、ＮＭＯＳ３のスナップバック開始電圧Ｖr3
とＮＭＯＳ２のドレインとソース及び基板間で構成され
るｐｎ接合の順方向立ち上がり電圧（Ｖf2）の和より小
さいので、まずＰＭＯＳ１がスナップバックを生じ、抵
抗Ｒ６とＰＭＯＳ１を経由して第１の信号端子２３Ａに
サージ電流が流れ始める。この経路で電流が流れ始める
とＰＭＯＳ１と抵抗Ｒ６によりＶdd配線１２の電位が上
昇する。ＰＭＯＳ１と抵抗Ｒ６は、ＰＭＯＳ１が破壊し
ない十分小さな電流値Ｉ２で、ＮＭＯＳ３に加わる電圧
がＶr3を越えるように設定されているので、ＮＭＯＳ３
もスナップバックを生じ、ＮＭＯＳ３，ＮＭＯＳ２，抵
抗Ｒ７を経由する経路からも電流Ｉ４として第１の信号
端子２３Ａにサージ電流が流れ始める。上述の通りＮＭ
ＯＳ３は、サイズを大きくし、スナップバック後の保持
電圧が十分低くなるようにしてあるので、ＮＭＯＳ３が
スナップバックを生じた後は、サージ電流は大部分がＩ
４として放電される。従って、ＰＭＯＳ１を流れる電流
はＩ２以上に増加せず、ＰＭＯＳ１が破壊することはな
い。また、ＮＭＯＳ２にはサージ電流の大部分を占める
大きな電流Ｉ４が流れるが、その経路はＮＭＯＳ２のド
レインとソース及び基板間で構成されるｐｎ接合を順方
向に流れるため、大きな電位差を生じることがなく、従
ってＮＭＯＳ２の部分での電力消費、発熱が小さくなる
ので、そのサイズを小さくしても破壊することはない。
サージ電圧が加わり、Ｖdd端子１１へ放電される場合
は、（２）式のようにＰＭＯＳ１のスナップバック開始
電圧Ｖr1が、ＮＭＯＳ３のスナップバック開始電圧Ｖr3
とＮＭＯＳ２のドレインとソース及び基板間で構成され
るｐｎ接合の順方向立ち上がり電圧（Ｖf2）の和より小
さいので、まずＰＭＯＳ１がスナップバックを生じ、抵
抗Ｒ６とＰＭＯＳ１を経由して第１の信号端子２３Ａに
サージ電流が流れ始める。この経路で電流が流れ始める
とＰＭＯＳ１と抵抗Ｒ６によりＶdd配線１２の電位が上
昇する。ＰＭＯＳ１と抵抗Ｒ６は、ＰＭＯＳ１が破壊し
ない十分小さな電流値Ｉ２で、ＮＭＯＳ３に加わる電圧
がＶr3を越えるように設定されているので、ＮＭＯＳ３
もスナップバックを生じ、ＮＭＯＳ３，ＮＭＯＳ２，抵
抗Ｒ７を経由する経路からも電流Ｉ４として第１の信号
端子２３Ａにサージ電流が流れ始める。上述の通りＮＭ
ＯＳ３は、サイズを大きくし、スナップバック後の保持
電圧が十分低くなるようにしてあるので、ＮＭＯＳ３が
スナップバックを生じた後は、サージ電流は大部分がＩ
４として放電される。従って、ＰＭＯＳ１を流れる電流
はＩ２以上に増加せず、ＰＭＯＳ１が破壊することはな
い。また、ＮＭＯＳ２にはサージ電流の大部分を占める
大きな電流Ｉ４が流れるが、その経路はＮＭＯＳ２のド
レインとソース及び基板間で構成されるｐｎ接合を順方
向に流れるため、大きな電位差を生じることがなく、従
ってＮＭＯＳ２の部分での電力消費、発熱が小さくなる
ので、そのサイズを小さくしても破壊することはない。
【００２８】更に、サージ電流の大部分を放電する経路
となる第３の保護素子を、ドレイン端を第１端子，共通
接続したゲート端とソース端を第２端子とするサイズの
大きいＮＭＯＳ３で構成したので、第３の保護素子の第
１端子から第２端子の方向へ放電電流が流れるような静
電サージ電圧が印加されたときは、ＮＭＯＳ３のスナッ
プバック特性によりＮＭＯＳ３部分での電圧降下を十分
小さくでき、しかも静電サージ電圧が消滅すれば、サイ
リスタ素子のように電源を切断することなく、ＮＭＯＳ
３は非導通状態に復帰できる。
となる第３の保護素子を、ドレイン端を第１端子，共通
接続したゲート端とソース端を第２端子とするサイズの
大きいＮＭＯＳ３で構成したので、第３の保護素子の第
１端子から第２端子の方向へ放電電流が流れるような静
電サージ電圧が印加されたときは、ＮＭＯＳ３のスナッ
プバック特性によりＮＭＯＳ３部分での電圧降下を十分
小さくでき、しかも静電サージ電圧が消滅すれば、サイ
リスタ素子のように電源を切断することなく、ＮＭＯＳ
３は非導通状態に復帰できる。
【００２９】次に、本発明の半導体装置の第２の実施形
態について説明する。
態について説明する。
【００３０】図３は、本発明の半導体装置の第２の実施
形態の第１の信号端子部の保護素子の接続状態を示す回
路図で，（ａ）は第１の信号端子に正の静電サージ電圧
が加わり低電位側電源端子へ放電される場合の電流経路
を説明する図であり、（ｂ）は第１の信号端子に負の静
電サージ電圧が加わり高電位側電源端子へ放電される場
合の電流経路を説明する図である。
形態の第１の信号端子部の保護素子の接続状態を示す回
路図で，（ａ）は第１の信号端子に正の静電サージ電圧
が加わり低電位側電源端子へ放電される場合の電流経路
を説明する図であり、（ｂ）は第１の信号端子に負の静
電サージ電圧が加わり高電位側電源端子へ放電される場
合の電流経路を説明する図である。
【００３１】図３を参照すると、本実施形態の半導体装
置１０Ｂは、第１の保護素子であるＰＭＯＳ１と、第２
の保護素子であるＮＭＯＳ２と、第３の保護素子である
ＮＭＯＳ３と、第４の保護素子であるダイオード４と第
５の保護素子であるダイオード５と、第１，第２の抵抗
素子である抵抗Ｒ６，Ｒ７と、Ｖdd端子１１及びこれに
接続するＶdd配線１２と、ＧＮＤ端子１３及びこれに接
続するＧＮＤ配線１４と、内部回路２０と、信号端子群
２１と、この信号端子群２１に含まれる第１の信号端子
２３Ｂを備えている。第１の信号端子２３Ｂと内部回路
２０を接続する配線上の第１の接続点Ｎ１に抵抗Ｒ６，
Ｒ７のそれぞれの一端を接続し、ＰＭＯＳ１のドレイン
を抵抗Ｒ６の他端と，ゲートを共通接続したソースをＶ
dd配線１２と接続し、ＮＭＯＳ２のドレインを抵抗Ｒ７
の他端と，ゲートを共通接続したソースをＧＮＤ配線１
４と接続し、ＮＭＯＳ３のドレインをＶdd配線１２と，
ゲートを共通接続したソースをＧＮＤ配線１４と接続し
ている。また、第１の信号端子２３Ｂと内部回路２０を
接続する配線上の第２の接続点Ｎ２にダイオード４のア
ノードとダイオード５のカソードを接続し、ダイオード
４のカソードをＶdd配線１２と，ダイオード５のアノー
ドをＧＮＤ配線１４と接続している。尚、第２の接続点
Ｎ２は第１の接続点Ｎ１よりも第１の信号端子２３Ｂに
より近い位置に設けてある。
置１０Ｂは、第１の保護素子であるＰＭＯＳ１と、第２
の保護素子であるＮＭＯＳ２と、第３の保護素子である
ＮＭＯＳ３と、第４の保護素子であるダイオード４と第
５の保護素子であるダイオード５と、第１，第２の抵抗
素子である抵抗Ｒ６，Ｒ７と、Ｖdd端子１１及びこれに
接続するＶdd配線１２と、ＧＮＤ端子１３及びこれに接
続するＧＮＤ配線１４と、内部回路２０と、信号端子群
２１と、この信号端子群２１に含まれる第１の信号端子
２３Ｂを備えている。第１の信号端子２３Ｂと内部回路
２０を接続する配線上の第１の接続点Ｎ１に抵抗Ｒ６，
Ｒ７のそれぞれの一端を接続し、ＰＭＯＳ１のドレイン
を抵抗Ｒ６の他端と，ゲートを共通接続したソースをＶ
dd配線１２と接続し、ＮＭＯＳ２のドレインを抵抗Ｒ７
の他端と，ゲートを共通接続したソースをＧＮＤ配線１
４と接続し、ＮＭＯＳ３のドレインをＶdd配線１２と，
ゲートを共通接続したソースをＧＮＤ配線１４と接続し
ている。また、第１の信号端子２３Ｂと内部回路２０を
接続する配線上の第２の接続点Ｎ２にダイオード４のア
ノードとダイオード５のカソードを接続し、ダイオード
４のカソードをＶdd配線１２と，ダイオード５のアノー
ドをＧＮＤ配線１４と接続している。尚、第２の接続点
Ｎ２は第１の接続点Ｎ１よりも第１の信号端子２３Ｂに
より近い位置に設けてある。
【００３２】本実施形態においても、第１〜第３の保護
素子及び第１，第２の抵抗素子については、第１の実施
形態と同じであるので各素子の電圧、電流の定義、符号
についても第１の実施形態と同じものを用いるものとす
る。また、第４，第５の保護素子であるダイオード４，
５については、それぞれの逆方向耐圧をＶr4，Ｖr5、順
方向立ち上がり電圧をＶf4，Ｖf5とする。
素子及び第１，第２の抵抗素子については、第１の実施
形態と同じであるので各素子の電圧、電流の定義、符号
についても第１の実施形態と同じものを用いるものとす
る。また、第４，第５の保護素子であるダイオード４，
５については、それぞれの逆方向耐圧をＶr4，Ｖr5、順
方向立ち上がり電圧をＶf4，Ｖf5とする。
【００３３】本実施形態において、第１の信号端子２３
Ｂに正の静電サージ電圧が加わりＧＮＤ端子１３へ放電
されるときに、第１の信号端子２３Ｂから抵抗Ｒ７，Ｎ
ＭＯＳ２及びＧＮＤ配線１４を経由してＧＮＤ端子１３
に流れる第１の電流の値をＩ１とし、第１の信号端子２
３Ｂからダイオード４，Ｖdd配線１２，ＮＭＯＳ３及び
ＧＮＤ配線１４を経由してＧＮＤ端子１３に流れる第５
の電流の値をＩ５とすると共に、第１の信号端子２３Ｂ
に負の静電サージ電圧が加わりＶdd端子１１へ放電され
るときに、Ｖdd端子１１からＶdd配線１２，ＰＭＯＳ１
及び抵抗Ｒ６を経由して第１の信号端子２３Ｂに流れる
第２の電流の値をＩ２とし、Ｖdd端子１１からＶdd配線
１２，ＮＭＯＳ３，ＧＮＤ配線１４及びダイオード５を
経由して第１の信号端子２３Ｂに流れる第６の電流の値
をＩ６とする。
Ｂに正の静電サージ電圧が加わりＧＮＤ端子１３へ放電
されるときに、第１の信号端子２３Ｂから抵抗Ｒ７，Ｎ
ＭＯＳ２及びＧＮＤ配線１４を経由してＧＮＤ端子１３
に流れる第１の電流の値をＩ１とし、第１の信号端子２
３Ｂからダイオード４，Ｖdd配線１２，ＮＭＯＳ３及び
ＧＮＤ配線１４を経由してＧＮＤ端子１３に流れる第５
の電流の値をＩ５とすると共に、第１の信号端子２３Ｂ
に負の静電サージ電圧が加わりＶdd端子１１へ放電され
るときに、Ｖdd端子１１からＶdd配線１２，ＰＭＯＳ１
及び抵抗Ｒ６を経由して第１の信号端子２３Ｂに流れる
第２の電流の値をＩ２とし、Ｖdd端子１１からＶdd配線
１２，ＮＭＯＳ３，ＧＮＤ配線１４及びダイオード５を
経由して第１の信号端子２３Ｂに流れる第６の電流の値
をＩ６とする。
【００３４】このとき、第１の信号端子２３Ｂに正の静
電サージが加わりＧＮＤ端子１３へ放電する場合に対し
ては、 Ｖh2（Ｉ１）＋ｒ２×Ｉ１≧Ｖf4＋Ｖr3＞Ｖr2 ………（３） （但し、Ｉd2＞Ｉ１） Ｖr5＞Ｖf4＋Ｖr3 ………（３ａ） Ｖf1＞Ｖf4 ………（３ｂ） を満足するように設定してあり、第１の信号端子２３Ｂ
に負の静電サージが加わりＶdd端子１１へ放電する場合
に対しては、 Ｖh1（Ｉ２）＋ｒ１×Ｉ２≧Ｖf5＋Ｖr3＞Ｖr1 ………（４） （但し、Ｉd1＞Ｉ２） Ｖr4＞Ｖf5＋Ｖr3 ………（４ａ） Ｖf2＞Ｖf5 ………（４ｂ） を満足するように設定してある。
電サージが加わりＧＮＤ端子１３へ放電する場合に対し
ては、 Ｖh2（Ｉ１）＋ｒ２×Ｉ１≧Ｖf4＋Ｖr3＞Ｖr2 ………（３） （但し、Ｉd2＞Ｉ１） Ｖr5＞Ｖf4＋Ｖr3 ………（３ａ） Ｖf1＞Ｖf4 ………（３ｂ） を満足するように設定してあり、第１の信号端子２３Ｂ
に負の静電サージが加わりＶdd端子１１へ放電する場合
に対しては、 Ｖh1（Ｉ２）＋ｒ１×Ｉ２≧Ｖf5＋Ｖr3＞Ｖr1 ………（４） （但し、Ｉd1＞Ｉ２） Ｖr4＞Ｖf5＋Ｖr3 ………（４ａ） Ｖf2＞Ｖf5 ………（４ｂ） を満足するように設定してある。
【００３５】本実施形態の半導体装置１０Ｂの第１の信
号端子２３Ｂは、第１の実施形態の半導体装置１０Ａの
第１の信号端子２３Ａの静電保護構成に加えて、第４，
第５の保護素子としてダイオード４，５を更に備えてい
るが、やはり入力容量の増加を抑制するためこのダイオ
ード４，５のサイズを極力小さくしてある。また、各保
護素子のスナップバック開始電圧或いは逆方向耐圧が上
述の（３），（３ａ），（３ｂ）式或いは（４），（４
ａ），（４ｂ）式を満足するように設定されている。
号端子２３Ｂは、第１の実施形態の半導体装置１０Ａの
第１の信号端子２３Ａの静電保護構成に加えて、第４，
第５の保護素子としてダイオード４，５を更に備えてい
るが、やはり入力容量の増加を抑制するためこのダイオ
ード４，５のサイズを極力小さくしてある。また、各保
護素子のスナップバック開始電圧或いは逆方向耐圧が上
述の（３），（３ａ），（３ｂ）式或いは（４），（４
ａ），（４ｂ）式を満足するように設定されている。
【００３６】従って、例えば第１の信号端子２３Ｂに正
の静電気サージ電圧が加わり、ＧＮＤ端子１３へ放電さ
れる場合、（３）式のようにＮＭＯＳ２のスナップバッ
ク開始電圧Ｖr2が、ＮＭＯＳ３のスナップバック開始電
圧Ｖr3とダイオード４の順方向立ち上がり電圧Ｖf4の和
より小さいので、まずＮＭＯＳ２がスナップバックを生
じ、抵抗Ｒ７とＮＭＯＳ２を経由してＧＮＤ端子１３に
サージ電流が流れ始める。この経路で電流が流れ始める
とＮＭＯＳ２と抵抗Ｒ７により第１の接続点Ｎ１の電位
が上昇する。ＮＭＯＳ２と抵抗Ｒ７は、ＮＭＯＳ２が破
壊しない十分小さな電流値Ｉ１で、ＮＭＯＳ３に加わる
電圧がＶr3を越えるよう設定されているので、ＮＭＯＳ
３もスナップバックを生じ、ダイオード４及びＮＭＯＳ
３を経由する経路からも電流Ｉ５としてＧＮＤ端子１３
にサージ電流が流れ始める。ＮＭＯＳ３は、サイズを大
きくし、スナップバック後の保持電圧が十分低くなるよ
うにしてあるので、ＮＭＯＳ３がスナップバックを生じ
た後は、サージ電流は大部分がＩ５として放電されるの
でＮＭＯＳ２を流れる電流はＩ１以上に増加せず、ＮＭ
ＯＳ２が破壊することはない。また、ダイオード４には
サージ電流の大部分を占める大きな電流Ｉ５が流れる
が、ダイオード４の順方向に流れるため、大きな電位差
を生じることがなく、従ってダイオード４の部分での電
力消費、発熱が小さくなるので、そのサイズを小さくし
ても破壊することはない。尚、改めて説明するまでもな
いが、本実施形態において第１の信号端子２３Ｂに正の
静電気サージ電圧が加わり、ＧＮＤ端子１３へ放電され
る場合、ダイオード４を設けたことにより、放電電流は
ＰＭＯＳ１と抵抗Ｒ６の直列接続体にはほとんど流れ
ず、当然ＰＭＯＳ１のサイズを小さくしても破壊するこ
とはない。
の静電気サージ電圧が加わり、ＧＮＤ端子１３へ放電さ
れる場合、（３）式のようにＮＭＯＳ２のスナップバッ
ク開始電圧Ｖr2が、ＮＭＯＳ３のスナップバック開始電
圧Ｖr3とダイオード４の順方向立ち上がり電圧Ｖf4の和
より小さいので、まずＮＭＯＳ２がスナップバックを生
じ、抵抗Ｒ７とＮＭＯＳ２を経由してＧＮＤ端子１３に
サージ電流が流れ始める。この経路で電流が流れ始める
とＮＭＯＳ２と抵抗Ｒ７により第１の接続点Ｎ１の電位
が上昇する。ＮＭＯＳ２と抵抗Ｒ７は、ＮＭＯＳ２が破
壊しない十分小さな電流値Ｉ１で、ＮＭＯＳ３に加わる
電圧がＶr3を越えるよう設定されているので、ＮＭＯＳ
３もスナップバックを生じ、ダイオード４及びＮＭＯＳ
３を経由する経路からも電流Ｉ５としてＧＮＤ端子１３
にサージ電流が流れ始める。ＮＭＯＳ３は、サイズを大
きくし、スナップバック後の保持電圧が十分低くなるよ
うにしてあるので、ＮＭＯＳ３がスナップバックを生じ
た後は、サージ電流は大部分がＩ５として放電されるの
でＮＭＯＳ２を流れる電流はＩ１以上に増加せず、ＮＭ
ＯＳ２が破壊することはない。また、ダイオード４には
サージ電流の大部分を占める大きな電流Ｉ５が流れる
が、ダイオード４の順方向に流れるため、大きな電位差
を生じることがなく、従ってダイオード４の部分での電
力消費、発熱が小さくなるので、そのサイズを小さくし
ても破壊することはない。尚、改めて説明するまでもな
いが、本実施形態において第１の信号端子２３Ｂに正の
静電気サージ電圧が加わり、ＧＮＤ端子１３へ放電され
る場合、ダイオード４を設けたことにより、放電電流は
ＰＭＯＳ１と抵抗Ｒ６の直列接続体にはほとんど流れ
ず、当然ＰＭＯＳ１のサイズを小さくしても破壊するこ
とはない。
【００３７】また、第１の信号端子２３Ｂに負の静電気
サージ電圧が加わり、Ｖdd端子１１へ放電される場合
は、（４）式のようにＰＭＯＳ１のスナップバック開始
電圧Ｖr1が、ＮＭＯＳ３のスナップバック開始電圧Ｖr3
とダイオード５の順方向立ち上がり電圧Ｖf5の和より小
さいので、まずＰＭＯＳ１がスナップバックを生じ、抵
抗Ｒ６とＰＭＯＳ１を経由して第１の信号端子２３Ｂに
サージ電流が流れ始める。この経路で電流が流れ始める
とＰＭＯＳ１と抵抗Ｒ６によりＶdd配線１２の電位が上
昇する。ＰＭＯＳ１と抵抗Ｒ６は、ＰＭＯＳ１が破壊し
ない十分小さな電流値Ｉ２で、ＮＭＯＳ３に加わる電圧
がＶr3を越えるように設定されているので、ＮＭＯＳ３
もスナップバックを生じ、ＮＭＯＳ３及びダイオード５
を経由する経路からも電流Ｉ６として第１の信号端子２
３Ｂにサージ電流が流れ始める。上述の通りＮＭＯＳ３
は、サイズを大きくし、スナップバック後の保持電圧が
十分低くなるようにしてあるので、ＮＭＯＳ３がスナッ
プバックを生じた後は、サージ電流は大部分がＩ６とし
て放電される。従って、ＰＭＯＳ１を流れる電流はＩ２
以上に増加せず、ＰＭＯＳ１が破壊することはない。ま
た、ダイオード５にはサージ電流の大部分を占める大き
な電流Ｉ６が流れるが、ダイオード５の順方向に流れる
ため、大きな電位差を生じることがなく、従ってダイオ
ード５の部分での電力消費、発熱が小さくなるので、そ
のサイズを小さくしても破壊することはない。この場合
も、ダイオード５を設けたことにより、放電電流はＮＭ
ＯＳ２と抵抗Ｒ７の直列接続体にはほとんど流れず、当
然ＮＭＯＳ２のサイズを小さくしても破壊することはな
い。また、第３の保護素子であるＮＭＯＳ３の作用とそ
の効果は、第１の実施形態の場合と同一であるので、説
明は省略する。
サージ電圧が加わり、Ｖdd端子１１へ放電される場合
は、（４）式のようにＰＭＯＳ１のスナップバック開始
電圧Ｖr1が、ＮＭＯＳ３のスナップバック開始電圧Ｖr3
とダイオード５の順方向立ち上がり電圧Ｖf5の和より小
さいので、まずＰＭＯＳ１がスナップバックを生じ、抵
抗Ｒ６とＰＭＯＳ１を経由して第１の信号端子２３Ｂに
サージ電流が流れ始める。この経路で電流が流れ始める
とＰＭＯＳ１と抵抗Ｒ６によりＶdd配線１２の電位が上
昇する。ＰＭＯＳ１と抵抗Ｒ６は、ＰＭＯＳ１が破壊し
ない十分小さな電流値Ｉ２で、ＮＭＯＳ３に加わる電圧
がＶr3を越えるように設定されているので、ＮＭＯＳ３
もスナップバックを生じ、ＮＭＯＳ３及びダイオード５
を経由する経路からも電流Ｉ６として第１の信号端子２
３Ｂにサージ電流が流れ始める。上述の通りＮＭＯＳ３
は、サイズを大きくし、スナップバック後の保持電圧が
十分低くなるようにしてあるので、ＮＭＯＳ３がスナッ
プバックを生じた後は、サージ電流は大部分がＩ６とし
て放電される。従って、ＰＭＯＳ１を流れる電流はＩ２
以上に増加せず、ＰＭＯＳ１が破壊することはない。ま
た、ダイオード５にはサージ電流の大部分を占める大き
な電流Ｉ６が流れるが、ダイオード５の順方向に流れる
ため、大きな電位差を生じることがなく、従ってダイオ
ード５の部分での電力消費、発熱が小さくなるので、そ
のサイズを小さくしても破壊することはない。この場合
も、ダイオード５を設けたことにより、放電電流はＮＭ
ＯＳ２と抵抗Ｒ７の直列接続体にはほとんど流れず、当
然ＮＭＯＳ２のサイズを小さくしても破壊することはな
い。また、第３の保護素子であるＮＭＯＳ３の作用とそ
の効果は、第１の実施形態の場合と同一であるので、説
明は省略する。
【００３８】次に、本発明の半導体装置の第３の実施形
態について説明する。
態について説明する。
【００３９】図４は、本発明の半導体装置の第３の実施
形態の第１の信号端子部の保護素子の接続状態を示す回
路図で，（ａ）は第１の信号端子に正の静電サージ電圧
が加わり低電位側電源端子へ放電される場合の電流経路
を説明する図であり、（ｂ）は第１の信号端子に負の静
電サージ電圧が加わり高電位側電源端子へ放電される場
合の電流経路を説明する図である。
形態の第１の信号端子部の保護素子の接続状態を示す回
路図で，（ａ）は第１の信号端子に正の静電サージ電圧
が加わり低電位側電源端子へ放電される場合の電流経路
を説明する図であり、（ｂ）は第１の信号端子に負の静
電サージ電圧が加わり高電位側電源端子へ放電される場
合の電流経路を説明する図である。
【００４０】図４を参照すると、本実施形態の半導体装
置１０Ｃは、第１の保護素子であるＰＭＯＳ１と、第２
の保護素子であるＮＭＯＳ２と、第３の保護素子である
ＮＭＯＳ３と、第４の保護素子であるダイオード４と第
５の保護素子であるダイオード５と、第３の抵抗素子で
ある抵抗Ｒ８と、Ｖdd端子１１及びこれに接続するＶdd
配線１２と、ＧＮＤ端子１３及びこれに接続するＧＮＤ
配線１４と、内部回路２０と、信号端子群２１と、この
信号端子群２１に含まれる第１の信号端子２３Ｃを備え
ている。第１の信号端子２３Ｃと内部回路２０を接続す
る経路の内部回路２０に接続する配線上の第３の接続点
Ｎ３にＰＭＯＳ１のドレインとＮＭＯＳ２のドレインを
接続し、ＰＭＯＳ１のゲートを共通接続したソースをＶ
dd配線１２と，また、ＮＭＯＳ２のゲートを共通接続し
たソースをＧＮＤ配線１４と接続し、ＮＭＯＳ３のドレ
インをＶdd配線１２と，ゲートを共通接続したソースを
ＧＮＤ配線１４と接続している。また、第１の信号端子
２３Ｃと内部回路２０を接続する経路の第１の信号端子
２３Ｃと接続している配線上の第２の接続点Ｎ２にダイ
オード４のアノードとダイオード５のカソードを接続
し、ダイオード４のカソードをＶdd配線１２と，ダイオ
ード５のアノードをＧＮＤ配線１４と接続し、抵抗Ｒ８
の両端を第２の接続点と第３の接続点に接続している。
置１０Ｃは、第１の保護素子であるＰＭＯＳ１と、第２
の保護素子であるＮＭＯＳ２と、第３の保護素子である
ＮＭＯＳ３と、第４の保護素子であるダイオード４と第
５の保護素子であるダイオード５と、第３の抵抗素子で
ある抵抗Ｒ８と、Ｖdd端子１１及びこれに接続するＶdd
配線１２と、ＧＮＤ端子１３及びこれに接続するＧＮＤ
配線１４と、内部回路２０と、信号端子群２１と、この
信号端子群２１に含まれる第１の信号端子２３Ｃを備え
ている。第１の信号端子２３Ｃと内部回路２０を接続す
る経路の内部回路２０に接続する配線上の第３の接続点
Ｎ３にＰＭＯＳ１のドレインとＮＭＯＳ２のドレインを
接続し、ＰＭＯＳ１のゲートを共通接続したソースをＶ
dd配線１２と，また、ＮＭＯＳ２のゲートを共通接続し
たソースをＧＮＤ配線１４と接続し、ＮＭＯＳ３のドレ
インをＶdd配線１２と，ゲートを共通接続したソースを
ＧＮＤ配線１４と接続している。また、第１の信号端子
２３Ｃと内部回路２０を接続する経路の第１の信号端子
２３Ｃと接続している配線上の第２の接続点Ｎ２にダイ
オード４のアノードとダイオード５のカソードを接続
し、ダイオード４のカソードをＶdd配線１２と，ダイオ
ード５のアノードをＧＮＤ配線１４と接続し、抵抗Ｒ８
の両端を第２の接続点と第３の接続点に接続している。
【００４１】本実施形態においても第１〜第３の保護素
子については第１，第２の実施形態と、また第４，第５
の保護素子については第２の実施形態とそれぞれ同じで
あるので各素子の電圧、電流の定義、符号についても第
１，第２の実施形態と同じものを用いるものとする。ま
た、抵抗Ｒ８の抵抗値をｒ３とする。
子については第１，第２の実施形態と、また第４，第５
の保護素子については第２の実施形態とそれぞれ同じで
あるので各素子の電圧、電流の定義、符号についても第
１，第２の実施形態と同じものを用いるものとする。ま
た、抵抗Ｒ８の抵抗値をｒ３とする。
【００４２】本実施形態において、第１の信号端子２３
Ｃに正の静電サージ電圧が加わりＧＮＤ端子１３へ放電
されるときに、第１の信号端子２３Ｃから抵抗Ｒ８，Ｎ
ＭＯＳ２及びＧＮＤ配線１４を経由してＧＮＤ端子１３
に流れる第１の電流の値をＩ１とし、第１の信号端子２
３Ｃからダイオード４，Ｖdd配線１２，ＮＭＯＳ３及び
ＧＮＤ配線１４を経由してＧＮＤ端子１３に流れる第５
の電流の値をＩ５とすると共に、第１の信号端子２３Ｃ
に負の静電サージ電圧が加わりＶdd端子１１へ放電され
るときに、Ｖdd端子１１からＶdd配線１２，ＰＭＯＳ１
及び抵抗Ｒ８を経由して第１の信号端子２３Ｃに流れる
第２の電流の値をＩ２とし、Ｖdd端子１１からＶdd配線
１２，ＮＭＯＳ３，ＧＮＤ配線１４及びダイオード５を
経由して第１の信号端子２３Ｃに流れる第６の電流の値
をＩ６とする。
Ｃに正の静電サージ電圧が加わりＧＮＤ端子１３へ放電
されるときに、第１の信号端子２３Ｃから抵抗Ｒ８，Ｎ
ＭＯＳ２及びＧＮＤ配線１４を経由してＧＮＤ端子１３
に流れる第１の電流の値をＩ１とし、第１の信号端子２
３Ｃからダイオード４，Ｖdd配線１２，ＮＭＯＳ３及び
ＧＮＤ配線１４を経由してＧＮＤ端子１３に流れる第５
の電流の値をＩ５とすると共に、第１の信号端子２３Ｃ
に負の静電サージ電圧が加わりＶdd端子１１へ放電され
るときに、Ｖdd端子１１からＶdd配線１２，ＰＭＯＳ１
及び抵抗Ｒ８を経由して第１の信号端子２３Ｃに流れる
第２の電流の値をＩ２とし、Ｖdd端子１１からＶdd配線
１２，ＮＭＯＳ３，ＧＮＤ配線１４及びダイオード５を
経由して第１の信号端子２３Ｃに流れる第６の電流の値
をＩ６とする。
【００４３】このとき、第１の信号端子２３Ｃに正の静
電サージが加わりＧＮＤ端子１３へ放電する場合に対し
ては、 Ｖh2（Ｉ１）＋ｒ３×Ｉ１≧Ｖf4＋Ｖr3＞Ｖr2 ………（５） （但し、Ｉd2＞Ｉ１） Ｖr5＞Ｖf4＋Ｖr3 ………（５ａ） を満足するように設定してあり、第１の信号端子２３Ｃ
に負の静電サージが加わりＶdd端子１１へ放電する場合
に対しては、 Ｖh1（Ｉ２）＋ｒ３×Ｉ２≧Ｖf5＋Ｖr3＞Ｖr1 ………（６） （但し、Ｉd1＞Ｉ２） Ｖr4＞Ｖf5＋Ｖr3 ………（６ａ） を満足するように設定してある。
電サージが加わりＧＮＤ端子１３へ放電する場合に対し
ては、 Ｖh2（Ｉ１）＋ｒ３×Ｉ１≧Ｖf4＋Ｖr3＞Ｖr2 ………（５） （但し、Ｉd2＞Ｉ１） Ｖr5＞Ｖf4＋Ｖr3 ………（５ａ） を満足するように設定してあり、第１の信号端子２３Ｃ
に負の静電サージが加わりＶdd端子１１へ放電する場合
に対しては、 Ｖh1（Ｉ２）＋ｒ３×Ｉ２≧Ｖf5＋Ｖr3＞Ｖr1 ………（６） （但し、Ｉd1＞Ｉ２） Ｖr4＞Ｖf5＋Ｖr3 ………（６ａ） を満足するように設定してある。
【００４４】本実施形態の半導体装置１０Ｃにおいて
も、やはり第１の信号端子２３Ｃの入力容量の増加を極
力抑制するため、第１，第２の保護素子をサイズの小さ
いＰＭＯＳ１とＮＭＯＳ２で構成し、第４，第５の保護
素子をやはりサイズの小さいダイオード４，５で構成
し、各保護素子のスナップバック開始電圧或いは逆方向
耐圧が上述の（５），（５ａ）式或いは（６），（６
ａ）式を満足するように設定している。
も、やはり第１の信号端子２３Ｃの入力容量の増加を極
力抑制するため、第１，第２の保護素子をサイズの小さ
いＰＭＯＳ１とＮＭＯＳ２で構成し、第４，第５の保護
素子をやはりサイズの小さいダイオード４，５で構成
し、各保護素子のスナップバック開始電圧或いは逆方向
耐圧が上述の（５），（５ａ）式或いは（６），（６
ａ）式を満足するように設定している。
【００４５】従って、例えば第１の信号端子２３Ｃに正
の静電気サージ電圧が加わり、ＧＮＤ端子１３へ放電さ
れる場合、（５）式のようにＮＭＯＳ２のスナップバッ
ク開始電圧Ｖr2が、ＮＭＯＳ３のスナップバック開始電
圧Ｖr3とダイオード４の順方向立ち上がり電圧Ｖf4の和
より小さいので、まずＮＭＯＳ２がスナップバックを生
じ、抵抗Ｒ８とＮＭＯＳ２を経由してＧＮＤ端子１３に
サージ電流が流れ始める。この経路で電流が流れ始める
とＮＭＯＳ２と抵抗Ｒ８により第２の接続点Ｎ２の電位
が上昇する。ＮＭＯＳ２と抵抗Ｒ８は、ＮＭＯＳ２が破
壊しない十分小さな電流値Ｉ１で、ＮＭＯＳ３に加わる
電圧がＶr3を越えるよう設定されているので、ＮＭＯＳ
３もスナップバックを生じ、ダイオード４及びＮＭＯＳ
３を経由する経路からも電流Ｉ５としてＧＮＤ端子１３
にサージ電流が流れ始める。ＮＭＯＳ３は、サイズを大
きくし、スナップバック後の保持電圧が十分低くなるよ
うにしてあるので、ＮＭＯＳ３がスナップバックを生じ
た後は、サージ電流は大部分がＩ５として放電されるの
でＮＭＯＳ２を流れる電流はＩ１以上に増加せず、ＮＭ
ＯＳ２が破壊することはない。また、ダイオード４には
サージ電流の大部分を占める大きな電流Ｉ５が流れる
が、ダイオード４の順方向に流れるため、大きな電位差
を生じることがなく、従ってダイオード４の部分での電
力消費、発熱が小さくなるので、そのサイズを小さくし
ても破壊することはない。尚、改めて説明するまでもな
いが、本実施形態において第１の信号端子２３Ｃに正の
静電気サージ電圧が加わり、ＧＮＤ端子１３へ放電され
る場合、ダイオード４を設けたことにより、放電電流は
抵抗Ｒ８とＰＭＯＳ１を経由する経路にはほとんど流れ
ず、当然ＰＭＯＳ１のサイズを小さくしても破壊するこ
とはない。
の静電気サージ電圧が加わり、ＧＮＤ端子１３へ放電さ
れる場合、（５）式のようにＮＭＯＳ２のスナップバッ
ク開始電圧Ｖr2が、ＮＭＯＳ３のスナップバック開始電
圧Ｖr3とダイオード４の順方向立ち上がり電圧Ｖf4の和
より小さいので、まずＮＭＯＳ２がスナップバックを生
じ、抵抗Ｒ８とＮＭＯＳ２を経由してＧＮＤ端子１３に
サージ電流が流れ始める。この経路で電流が流れ始める
とＮＭＯＳ２と抵抗Ｒ８により第２の接続点Ｎ２の電位
が上昇する。ＮＭＯＳ２と抵抗Ｒ８は、ＮＭＯＳ２が破
壊しない十分小さな電流値Ｉ１で、ＮＭＯＳ３に加わる
電圧がＶr3を越えるよう設定されているので、ＮＭＯＳ
３もスナップバックを生じ、ダイオード４及びＮＭＯＳ
３を経由する経路からも電流Ｉ５としてＧＮＤ端子１３
にサージ電流が流れ始める。ＮＭＯＳ３は、サイズを大
きくし、スナップバック後の保持電圧が十分低くなるよ
うにしてあるので、ＮＭＯＳ３がスナップバックを生じ
た後は、サージ電流は大部分がＩ５として放電されるの
でＮＭＯＳ２を流れる電流はＩ１以上に増加せず、ＮＭ
ＯＳ２が破壊することはない。また、ダイオード４には
サージ電流の大部分を占める大きな電流Ｉ５が流れる
が、ダイオード４の順方向に流れるため、大きな電位差
を生じることがなく、従ってダイオード４の部分での電
力消費、発熱が小さくなるので、そのサイズを小さくし
ても破壊することはない。尚、改めて説明するまでもな
いが、本実施形態において第１の信号端子２３Ｃに正の
静電気サージ電圧が加わり、ＧＮＤ端子１３へ放電され
る場合、ダイオード４を設けたことにより、放電電流は
抵抗Ｒ８とＰＭＯＳ１を経由する経路にはほとんど流れ
ず、当然ＰＭＯＳ１のサイズを小さくしても破壊するこ
とはない。
【００４６】また、第１の信号端子２３Ｃに負の静電気
サージ電圧が加わり、Ｖdd端子１１へ放電される場合
は、（６）式のようにＰＭＯＳ１のスナップバック開始
電圧Ｖr1が、ＮＭＯＳ３のスナップバック開始電圧Ｖr3
とダイオード５の順方向立ち上がり電圧Ｖf5の和より小
さいので、まずＰＭＯＳ１がスナップバックを生じ、抵
抗Ｒ８とＰＭＯＳ１を経由して第１の信号端子２３Ｃに
サージ電流が流れ始める。この経路で電流が流れ始める
とＰＭＯＳ１と抵抗Ｒ８によりＶdd配線１２の電位が上
昇する。ＰＭＯＳ１と抵抗Ｒ８は、ＰＭＯＳ１が破壊し
ない十分小さな電流値Ｉ２で、ＮＭＯＳ３に加わる電圧
がＶr3を越えるように設定されているので、ＮＭＯＳ３
もスナップバックを生じ、ＮＭＯＳ３及びダイオード５
を経由する経路からも電流Ｉ６として第１の信号端子２
３Ｃにサージ電流が流れ始める。上述の通りＮＭＯＳ３
は、サイズを大きくし、スナップバック後の保持電圧が
十分低くなるようにしてあるので、ＮＭＯＳ３がスナッ
プバックを生じた後は、サージ電流は大部分がＩ６とし
て放電される。従って、ＰＭＯＳ１を流れる電流はＩ２
以上に増加せず、ＰＭＯＳ１が破壊することはない。ま
た、ダイオード５にはサージ電流の大部分を占める大き
な電流Ｉ６が流れるが、ダイオード５の順方向に流れる
ため、大きな電位差を生じることがなく、従ってダイオ
ード５の部分での電力消費、発熱が小さくなるので、そ
のサイズを小さくしても破壊することはない。この場合
も、ダイオード５を設けたことにより、放電電流はＮＭ
ＯＳ２と抵抗Ｒ８を経由する経路にはほとんど流れず、
当然ＮＭＯＳ２のサイズを小さくしても破壊することは
ない。また、第３の保護素子であるＮＭＯＳ３の作用と
その効果は、第１の実施形態の場合と同一であるので、
説明は省略する。
サージ電圧が加わり、Ｖdd端子１１へ放電される場合
は、（６）式のようにＰＭＯＳ１のスナップバック開始
電圧Ｖr1が、ＮＭＯＳ３のスナップバック開始電圧Ｖr3
とダイオード５の順方向立ち上がり電圧Ｖf5の和より小
さいので、まずＰＭＯＳ１がスナップバックを生じ、抵
抗Ｒ８とＰＭＯＳ１を経由して第１の信号端子２３Ｃに
サージ電流が流れ始める。この経路で電流が流れ始める
とＰＭＯＳ１と抵抗Ｒ８によりＶdd配線１２の電位が上
昇する。ＰＭＯＳ１と抵抗Ｒ８は、ＰＭＯＳ１が破壊し
ない十分小さな電流値Ｉ２で、ＮＭＯＳ３に加わる電圧
がＶr3を越えるように設定されているので、ＮＭＯＳ３
もスナップバックを生じ、ＮＭＯＳ３及びダイオード５
を経由する経路からも電流Ｉ６として第１の信号端子２
３Ｃにサージ電流が流れ始める。上述の通りＮＭＯＳ３
は、サイズを大きくし、スナップバック後の保持電圧が
十分低くなるようにしてあるので、ＮＭＯＳ３がスナッ
プバックを生じた後は、サージ電流は大部分がＩ６とし
て放電される。従って、ＰＭＯＳ１を流れる電流はＩ２
以上に増加せず、ＰＭＯＳ１が破壊することはない。ま
た、ダイオード５にはサージ電流の大部分を占める大き
な電流Ｉ６が流れるが、ダイオード５の順方向に流れる
ため、大きな電位差を生じることがなく、従ってダイオ
ード５の部分での電力消費、発熱が小さくなるので、そ
のサイズを小さくしても破壊することはない。この場合
も、ダイオード５を設けたことにより、放電電流はＮＭ
ＯＳ２と抵抗Ｒ８を経由する経路にはほとんど流れず、
当然ＮＭＯＳ２のサイズを小さくしても破壊することは
ない。また、第３の保護素子であるＮＭＯＳ３の作用と
その効果は、第１の実施形態の場合と同一であるので、
説明は省略する。
【００４７】尚、第２，第３の実施形態で用いられてい
るダイオード４，５については、十分な逆耐圧を持たせ
るため、例えば図５（ａ），（ｂ）に示すような構造の
ダイオードを用いることができる。まず、ダイオード４
としては、図５（ａ）のように、ｐ型シリコン基板１０
０上に通常のＣＭＯＳで用いられる、例えばｎウェルと
同等の不純物濃度と拡散深さを有し、浅い溝分離構造
（以下、ＳＴＩとする）１０５ａ，１０５ｃで画定され
たｎ型拡散領域１１０と、このｎ型拡散領域１１０の中
にＳＴＩ１０５ａ，１０５ｂで画定されたｐ型拡散領域
１２０を設け、更にこのｐ型拡散領域１２０の直下にｎ
型不純物濃度がより低い低濃度領域１１４をｐ型拡散領
域１２０に接するように設けている。尚、ｐ型拡散領域
１２０は配線と接続するコンタクト領域とほぼ一体にな
っている。また、ｎ型拡散領域１１０を配線と接続する
ｎ型コンタクト領域１１２もＳＴＩ１０５ｂ，１０５ｃ
で画定され、形成される。このとき、ｎ型拡散領域１１
０，ｎ型コンタクト領域１１２、ｐ型拡散領域１２０、
ｎ型低濃度領域１１４の不純物濃度は、それぞれ１×１
０18／ｃｍ3 ，１×１０20／ｃｍ3 、１×１０20／ｃｍ
3 、１×１０17／ｃｍ 3 程度になるようにすればよい。
また、ダイオード５は、図５（ｂ）のようにｐ型シリコ
ン基板１００上に、通常のＣＭＯＳで用いられるｎウェ
ル，ｐウェルと同等の不純物濃度及び拡散深さを有し、
ＳＴＩ１０５ａ，１０５ｂ，１０５ｃで画定されたｎ型
拡散領域１１０とｐ型拡散領域１２１とでカソードとア
ノードを形成する。具体的には、いずれの拡散領域も当
該導電型の不純物濃度をほぼ１×１０18／ｃｍ3 程度と
し、配線と接続するｎ型コンタクト領域１１２及びｐ型
コンタクト領域１２２をいずれも１×１０20／ｃｍ3 程
度の高濃度にしている。これらの構造を用いれば、通常
のＣＭＯＳ製造方法で、新たな工程追加をすることなく
十分な逆耐圧を備えたダイオード４，５を作成できる。
るダイオード４，５については、十分な逆耐圧を持たせ
るため、例えば図５（ａ），（ｂ）に示すような構造の
ダイオードを用いることができる。まず、ダイオード４
としては、図５（ａ）のように、ｐ型シリコン基板１０
０上に通常のＣＭＯＳで用いられる、例えばｎウェルと
同等の不純物濃度と拡散深さを有し、浅い溝分離構造
（以下、ＳＴＩとする）１０５ａ，１０５ｃで画定され
たｎ型拡散領域１１０と、このｎ型拡散領域１１０の中
にＳＴＩ１０５ａ，１０５ｂで画定されたｐ型拡散領域
１２０を設け、更にこのｐ型拡散領域１２０の直下にｎ
型不純物濃度がより低い低濃度領域１１４をｐ型拡散領
域１２０に接するように設けている。尚、ｐ型拡散領域
１２０は配線と接続するコンタクト領域とほぼ一体にな
っている。また、ｎ型拡散領域１１０を配線と接続する
ｎ型コンタクト領域１１２もＳＴＩ１０５ｂ，１０５ｃ
で画定され、形成される。このとき、ｎ型拡散領域１１
０，ｎ型コンタクト領域１１２、ｐ型拡散領域１２０、
ｎ型低濃度領域１１４の不純物濃度は、それぞれ１×１
０18／ｃｍ3 ，１×１０20／ｃｍ3 、１×１０20／ｃｍ
3 、１×１０17／ｃｍ 3 程度になるようにすればよい。
また、ダイオード５は、図５（ｂ）のようにｐ型シリコ
ン基板１００上に、通常のＣＭＯＳで用いられるｎウェ
ル，ｐウェルと同等の不純物濃度及び拡散深さを有し、
ＳＴＩ１０５ａ，１０５ｂ，１０５ｃで画定されたｎ型
拡散領域１１０とｐ型拡散領域１２１とでカソードとア
ノードを形成する。具体的には、いずれの拡散領域も当
該導電型の不純物濃度をほぼ１×１０18／ｃｍ3 程度と
し、配線と接続するｎ型コンタクト領域１１２及びｐ型
コンタクト領域１２２をいずれも１×１０20／ｃｍ3 程
度の高濃度にしている。これらの構造を用いれば、通常
のＣＭＯＳ製造方法で、新たな工程追加をすることなく
十分な逆耐圧を備えたダイオード４，５を作成できる。
【００４８】尚、表面に例えば不純物濃度が１×１０15
／ｃｍ3 程度のｐ型シリコンエピタキシャル膜１２３を
堆積したｐ型シリコン基板１０１の場合は、ダイオード
５としては、図６に示すように、ｐ型シリコンエピタキ
シャル膜１２３上をＳＴＩ１０５ａ，１０５ｂで画定し
た表面に設けたｎ型コンタクト領域１１２とこのコンタ
クト領域１１２の直下領域１２４とでカソードとアノー
ドを形成すると共に、ｐ型シリコンエピタキシャル膜１
２３上にＳＴＩ１０５ｂ，１０５ｃで画定され、通常の
ＣＭＯＳで用いられるｐウェルと同等の不純物濃度及び
拡散深さを有するｐ型拡散領域１２１を直下領域１２４
に接するように形成し、更にその表面領域に配線と接続
するｐ型コンタクト領域１２２を設けることにより、逆
耐圧を維持しながらダイオードの拡散容量を一層小さく
することができる。
／ｃｍ3 程度のｐ型シリコンエピタキシャル膜１２３を
堆積したｐ型シリコン基板１０１の場合は、ダイオード
５としては、図６に示すように、ｐ型シリコンエピタキ
シャル膜１２３上をＳＴＩ１０５ａ，１０５ｂで画定し
た表面に設けたｎ型コンタクト領域１１２とこのコンタ
クト領域１１２の直下領域１２４とでカソードとアノー
ドを形成すると共に、ｐ型シリコンエピタキシャル膜１
２３上にＳＴＩ１０５ｂ，１０５ｃで画定され、通常の
ＣＭＯＳで用いられるｐウェルと同等の不純物濃度及び
拡散深さを有するｐ型拡散領域１２１を直下領域１２４
に接するように形成し、更にその表面領域に配線と接続
するｐ型コンタクト領域１２２を設けることにより、逆
耐圧を維持しながらダイオードの拡散容量を一層小さく
することができる。
【００４９】本発明の半導体装置は、以上説明した第１
〜第３の実施形態のような構成により、所定の静電耐量
（具体的には、例えば人体モデル（ＨＢＭ）で２０００
Ｖ以上、マシンモデル（ＭＭ）で２００Ｖ以上、デバイ
ス帯電モデル（ＣＤＭ）で１０００Ｖ以上）を維持しな
がら、第１，第２，第４及び第５の保護素子のサイズ
（面積）を従来の例えば公知例１に記載された保護素子
の面積の１／３以下にでき、当該第１の信号端子に付加
される寄生容量を１ｐＦ以下に抑制できた。また、高電
位側電源と低電位側電源との間に設けた保護素子をＭＯ
Ｓトランジスタで構成したことにより、静電気サージ等
のストレスが除かれた後は電源を切断することなく正常
動作に復帰できる。
〜第３の実施形態のような構成により、所定の静電耐量
（具体的には、例えば人体モデル（ＨＢＭ）で２０００
Ｖ以上、マシンモデル（ＭＭ）で２００Ｖ以上、デバイ
ス帯電モデル（ＣＤＭ）で１０００Ｖ以上）を維持しな
がら、第１，第２，第４及び第５の保護素子のサイズ
（面積）を従来の例えば公知例１に記載された保護素子
の面積の１／３以下にでき、当該第１の信号端子に付加
される寄生容量を１ｐＦ以下に抑制できた。また、高電
位側電源と低電位側電源との間に設けた保護素子をＭＯ
Ｓトランジスタで構成したことにより、静電気サージ等
のストレスが除かれた後は電源を切断することなく正常
動作に復帰できる。
【００５０】尚、本発明は上述の各実施形態の説明に限
定されるものでなく、その趣旨の範囲内において種々の
変更が可能であることは言うまでもない。例えば、第３
の保護素子を、ゲートが共通接続されたソースを第１端
子としドレインを第２端子とするＰＭＯＳで構成するこ
ともできる。
定されるものでなく、その趣旨の範囲内において種々の
変更が可能であることは言うまでもない。例えば、第３
の保護素子を、ゲートが共通接続されたソースを第１端
子としドレインを第２端子とするＰＭＯＳで構成するこ
ともできる。
【００５１】
【発明の効果】以上説明したように、本発明の半導体装
置は、信号端子の直近に設ける静電保護素子のサイズを
小さくして入力容量の増加を抑制しながら、必要な静電
耐量を確保でき、且つ静電気サージ等のストレスが除か
れた後は電源を切断することなく正常動作に復帰できる
という効果が得られる。
置は、信号端子の直近に設ける静電保護素子のサイズを
小さくして入力容量の増加を抑制しながら、必要な静電
耐量を確保でき、且つ静電気サージ等のストレスが除か
れた後は電源を切断することなく正常動作に復帰できる
という効果が得られる。
【図１】本発明の半導体装置の第１の実施形態の第１の
信号端子部の保護素子の接続状態を示す回路図で，
（ａ）は第１の信号端子に正の静電サージ電圧が加わり
低電位側電源端子へ放電される場合の電流経路を説明す
る図であり、（ｂ）は第１の信号端子に負の静電サージ
電圧が加わり高電位側電源端子へ放電される場合の電流
経路を説明する図である。
信号端子部の保護素子の接続状態を示す回路図で，
（ａ）は第１の信号端子に正の静電サージ電圧が加わり
低電位側電源端子へ放電される場合の電流経路を説明す
る図であり、（ｂ）は第１の信号端子に負の静電サージ
電圧が加わり高電位側電源端子へ放電される場合の電流
経路を説明する図である。
【図２】ＮＭＯＳのスナップバック特性を説明するため
の電圧−電流特性を模式的に示す図である。
の電圧−電流特性を模式的に示す図である。
【図３】本発明の半導体装置の第２の実施形態の第１の
信号端子部の保護素子の接続状態を示す回路図で，
（ａ）は第１の信号端子に正の静電サージ電圧が加わり
低電位側電源端子へ放電される場合の電流経路を説明す
る図であり、（ｂ）は第１の信号端子に負の静電サージ
電圧が加わり高電位側電源端子へ放電される場合の電流
経路を説明する図である。
信号端子部の保護素子の接続状態を示す回路図で，
（ａ）は第１の信号端子に正の静電サージ電圧が加わり
低電位側電源端子へ放電される場合の電流経路を説明す
る図であり、（ｂ）は第１の信号端子に負の静電サージ
電圧が加わり高電位側電源端子へ放電される場合の電流
経路を説明する図である。
【図４】本発明の半導体装置の第３の実施形態の第１の
信号端子部の保護素子の接続状態を示す回路図で，
（ａ）は第１の信号端子に正の静電サージ電圧が加わり
低電位側電源端子へ放電される場合の電流経路を説明す
る図であり、（ｂ）は第１の信号端子に負の静電サージ
電圧が加わり高電位側電源端子へ放電される場合場合の
電流経路を説明する図である。
信号端子部の保護素子の接続状態を示す回路図で，
（ａ）は第１の信号端子に正の静電サージ電圧が加わり
低電位側電源端子へ放電される場合の電流経路を説明す
る図であり、（ｂ）は第１の信号端子に負の静電サージ
電圧が加わり高電位側電源端子へ放電される場合場合の
電流経路を説明する図である。
【図５】本発明の半導体装置の保護素子として用いられ
るダイオードの模式的な断面図の例である。
るダイオードの模式的な断面図の例である。
【図６】本発明の半導体装置の保護素子として用いられ
るダイオードの模式的な断面図の他の例である。
るダイオードの模式的な断面図の他の例である。
【図７】特許第２７１５５９３号公報に開示された半導
体集積回路の入出力端子が有する静電保護回路の一例の
回路図である。
体集積回路の入出力端子が有する静電保護回路の一例の
回路図である。
【図８】“ESD Protection Using a Variable Voltage
Supply Clamp”（Gregg D. Croft,EOS/ESD Sympsium Pr
oceedings pp135-140,1994）に記載された集積回路（Ｉ
Ｃ）が備えるクランプ素子を含む静電保護回路のブロッ
ク図である。
Supply Clamp”（Gregg D. Croft,EOS/ESD Sympsium Pr
oceedings pp135-140,1994）に記載された集積回路（Ｉ
Ｃ）が備えるクランプ素子を含む静電保護回路のブロッ
ク図である。
【図９】特開平６−６９４２９号公報に開示された半導
体回路を説明する図で、（ａ），（ｂ）は、それぞれこ
の半導体回路の保護回路の回路図と、この保護回路部の
模式的な断面図である。
体回路を説明する図で、（ａ），（ｂ）は、それぞれこ
の半導体回路の保護回路の回路図と、この保護回路部の
模式的な断面図である。
１ ＰＭＯＳ
２，３ ＮＭＯＳ
４，５ ダイオード
Ｒ６，Ｒ７，Ｒ８ 抵抗
１０Ａ，１０Ｂ，１０Ｃ 半導体装置
１１ Ｖdd端子
１２ Ｖdd配線
１３ ＧＮＤ端子
１４ ＧＮＤ配線
２０ 内部回路
２１ 信号端子群
２３Ａ，２３Ｂ，２３Ｃ 第１の信号端子
１００，１０１ ｐ型シリコン基板
１０５ａ，１０５ｂ，１０５ｃ ＳＴＩ
１１０ ｎ型拡散領域
１１２ ｎ型コンタクト領域
１１４ ｎ型低濃度領域
１２１ ｐ型拡散領域
１２２ ｐ型コンタクト領域
１２３ ｐ型シリコンエピタキシャル膜
１２４ 直下領域
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/06
H01L 21/822
H01L 21/8238
H01L 27/092
Claims (10)
- 【請求項１】 信号の入力，出力または入出力を行う複
数の信号端子からなる信号端子群と、高電位側電源端子
と、低電位側電源端子と、内部回路とを少なくとも含む
と共に、前記高電位側電源端子に接続するＶdd配線と前
記低電位側電源端子に接続するＧＮＤ配線との間に第１
端子と第２端子とをそれぞれ前記Ｖdd配線と前記ＧＮＤ
配線とに接続するＭＯＳトランジスタで構成された第３
の保護素子を備え、前記信号端子群に含まれる少なくと
も一つの第１の信号端子が、この第１の信号端子と前記
内部回路とを接続する配線上の第１の接続点にそれぞれ
の一端を接続した第１，第２の抵抗素子と、第１端子を
前記Ｖdd配線に接続し，第２端子を前記第１の抵抗素子
の他端と共通接続した第１の保護素子と、第１端子を前
記第２の抵抗素子の他端と共通接続し第２端子を前記Ｇ
ＮＤ配線に接続した第２の保護素子を備え、且つ前記第
１，第２，第３の保護素子の電圧−電流特性はいずれ
も、それぞれの前記第２端子を接地しそれぞれの前記第
１端子に正電圧を上昇させながら印加したときにそれぞ
れの電圧が負性抵抗開始電圧Ｖr1，Ｖr2，Ｖr3まで上昇
すると前記各保護素子にそれぞれ保持開始電流Ｉs1，Ｉ
s2，Ｉs3が流れ始めると共にそれぞれの前記第１端子の
電圧が保持開始電圧Ｖs1，Ｖs2，Ｖs3まで低下する負性
抵抗領域と、その後前記各保護素子を流れる電流Ｉh1，
Ｉh2，Ｉh3の増加に伴いそれぞれの前記第１端子の電圧
Ｖh1，Ｖh2，Ｖh3が上昇する保持領域とを有する第１の
半導体装置であって、前記第１の信号端子から前記第２
の抵抗素子，前記第２の保護素子及び前記ＧＮＤ配線を
経由して前記低電位側電源端子に流れる第１の電流の値
をＩ１とすると共に前記第１の電流により前記第２の保
護素子が破壊するときの電流の値をＩd2とし、更に、前
記第２の抵抗素子の抵抗値をｒ２とし、前記第１の保護
素子の第１端子を接地し第２端子に正電圧を印加したと
きにこの第１の保護素子に電流が流れ始めるときの電圧
をＶf1とし、前記第１の電流Ｉ１による前記第２の保護
素子の電圧降下をＶh2（Ｉ１）としたとき、 Ｖh2（Ｉ１）＋ｒ２×Ｉ１≧Ｖf1＋Ｖr3＞Ｖr2 且つ、Ｉd2＞Ｉ１を満足するように構成されていること
を特徴とする半導体装置。 - 【請求項２】 請求項１に記載の第１の半導体装置であ
って、高電位側電源端子からＶdd配線，第１の保護素子
及び第１の抵抗素子を経由して第１の信号端子に流れる
第２の電流の値をＩ２とすると共に前記第２の電流によ
り前記第１の保護素子が破壊するときの電流の値をＩd1
とし、更に、前記第１の抵抗素子の抵抗値をｒ１とし、
前記第２の保護素子の第１端子を接地し第２端子に正電
圧を印加したときにこの第２の保護素子に電流が流れ始
めるときの電圧をＶf2とし、前記第２の電流Ｉ２による
前記第１の保護素子の電圧降下をＶh1（Ｉ２）としたと
き、 Ｖh1（Ｉ２）＋ｒ１×Ｉ２≧Ｖf2＋Ｖr3＞Ｖr1 且つ、Ｉd1＞Ｉ２を満足するように構成されていること
を特徴とする半導体装置。 - 【請求項３】 信号の入力，出力または入出力を行う複
数の信号端子からなる信号端子群と、高電位側電源端子
と低電位側電源端子と内部回路とを少なくとも含むと共
に、前記高電位側電源端子に接続するＶdd配線と前記低
電位側電源端子に接続するＧＮＤ配線との間に第１端子
と第２端子とをそれぞれ前記Ｖdd配線と前記ＧＮＤ配線
とに接続するＭＯＳトランジスタで構成された第３の保
護素子を備え、前記信号端子群に含まれる少なくとも一
つの第１の信号端子が、この第１の信号端子と前記内部
回路とを接続する経路上の第１の接続点にそれぞれの一
端を接続した第１，第２の抵抗素子と、第１端子を前記
Ｖdd配線に接続し第２端子を前記第１の抵抗素子の他端
と共通接続した第１の保護素子と、第１端子を前記第２
の抵抗素子の他端と共通接続し第２端子を前記ＧＮＤ配
線に接続した第２の保護素子と、アノードを前記経路上
の第２の接続点に，カソードを前記Ｖdd配線にそれぞれ
接続したダイオードからなる第４の保護素子と、アノー
ドを前記ＧＮＤ配線に，カソードを前記第２の接続点に
それぞれ接続したダイオードからなる第５の保護素子と
を備え、且つ前記第１，第２，第３の保護素子の電圧−
電流特性はいずれも、それぞれの前記第２端子を接地し
それぞれの前記第１端子に正電圧を上昇させながら印加
したときにそれぞれの電圧が負性抵抗開始電圧Ｖr1，Ｖ
r2，Ｖr3まで上昇すると前記各保護素子にそれぞれ保持
開始電流Ｉs1，Ｉs2，Ｉs3が流れ始めると共にそれぞれ
の前記第１端子の電圧が保持開始電圧Ｖs1，Ｖs2，Ｖs3
まで低下する負性抵抗領域と、その後前記各保護素子を
流れる電流Ｉh1，Ｉh2，Ｉh3の増加に伴いそれぞれの前
記第１端子の電圧Ｖh1，Ｖh2，Ｖh3が上昇する保持領域
とを有する第２の半導体装置であって、前記第５の保護
素子のアノードを接地しカソードに正電圧を印加したと
きにこの第５の保護素子に電流が流れ始めるときの電圧
をそれぞれＶr5とし、前記第１の信号端子から前記第２
の抵抗素子，前記第２の保護素子及び前記ＧＮＤ配線を
経由して前記低電位側電源端子に流れる第１の電流の値
をＩ１とすると共に前記第１の電流により前記第２の保
護素子が破壊するときの電流の値をＩd2とし、更に、前
記第２の抵抗素子の抵抗値をｒ２とし、前記第４の保護
素子のカソードを接地しアノードに正電圧を印加したと
きにこの第４の保護素子に電流が流れ始めるときの電圧
をＶf4とし、前記第１の電流Ｉ１による前記第２の保護
素子の電圧降下をＶh2（Ｉ１）としたとき、 Ｖh2（Ｉ１）＋ｒ２×Ｉ１≧Ｖf4＋Ｖr3＞Ｖr2 且つ、Ｉd2＞Ｉ１を満足するように構成されていること
を特徴とする半導体装置。 - 【請求項４】 請求項３に記載の第２の半導体装置であ
って、第４の保護素子のアノードを接地しカソードに正
電圧を印加したときにこの第４の保護素子に電流が流れ
始めるときの電圧をそれぞれＶr4とし、高電位側電源端
子からＶdd配線，第１の保護素子及び第１の抵抗素子を
経由して第１の信号端子に流れる第２の電流の値をＩ２
とすると共に前記第２の電流により前記第１の保護素子
が破壊するときの電流の値をＩd1とし、更に、前記第１
の抵抗素子の抵抗値をｒ１とし、前記第５の保護素子の
カソードを接地しアノードに正電圧を印加したときにこ
の第５の保護素子に電流が流れ始めるときの電圧をＶf5
とし、前記第２の電流Ｉ２による前記第１の保護素子の
電圧降下をＶh1（Ｉ２）としたとき、 Ｖh1（Ｉ２）＋ｒ１×Ｉ２≧Ｖf5＋Ｖr3＞Ｖr1 且つ、Ｉd1＞Ｉ２を満足するように構成されていること
を特徴とする半導体装置。 - 【請求項５】 第２の接続点が、第１の信号端子と内部
回路とを接続する経路上であって前記第１の接続点より
も前記第１の信号端子に近い位置に設けられている請求
項３または４記載の半導体装置。 - 【請求項６】 信号の入力，出力または入出力を行う複
数の信号端子からなる信号端子群と、高電位側電源端子
と低電位側電源端子と内部回路とを少なくとも含むと共
に、前記高電位側電源端子に接続するＶdd配線と前記低
電位側電源端子に接続するＧＮＤ配線との間に第１端子
と第２端子とをそれぞれ前記Ｖdd配線と前記ＧＮＤ配線
とに接続するＭＯＳトランジスタで構成された第３の保
護素子を備え、前記信号端子群に含まれる少なくとも一
つの第１の信号端子が、第１端子を前記Ｖdd配線に，第
２端子を前記第１の信号端子と前記内部回路とを接続す
る経路上の第１の接続点にそれぞれ接続する第１の保護
素子と、第１端子を前記第１の接続点に，第２端子を前
記ＧＮＤ配線にそれぞれ接続する第２の保護素子と、ア
ノードを前記経路上で前記第１の接続点よりも前記第１
の信号端子に近い位置に設けられた第２の接続点に，カ
ソードを前記Ｖdd配線にそれぞれ接続したダイオードか
らなる第４の保護素子と、アノードを前記ＧＮＤ配線
に，カソードを前記第２の接続点にそれぞれ接続したダ
イオードからなる第５の保護素子と、両端を前記第１の
接続点と前記第２の接続点に接続した第３の抵抗素子を
備え、且つ前記第１，第２，第３の保護素子の電圧−電
流特性はいずれも、それぞれの前記第２端子を接地しそ
れぞれの前記第１端子に正電圧を上昇させながら印加し
たときにそれぞれの電圧が負性抵抗開始電圧Ｖr1，Ｖr
2，Ｖr3まで上昇すると前記各保護素子にそれぞれ保持
開始電流Ｉs1，Ｉs2，Ｉs3が流れ始めると共にそれぞれ
の前記第１端子の電圧が保持開始電圧Ｖs1，Ｖs2，Ｖs3
まで低下する負性抵抗領域と、その後前記各保護素子を
流れる電流Ｉh1，Ｉh2，Ｉh3の増加に伴いそれぞれの前
記第１端子の電圧Ｖh1，Ｖh2，Ｖh3が上昇する保持領域
とを有する第３の半導体装置であって、前記第５の保護
素子のアノードを接地しカソードに正電圧を印加したと
きにこの第５の保護素子に電流が流れ始めるときの電圧
をそれぞれＶr5とし、前記第１の信号端子から前記第３
の抵抗素子，前記第２の保護素子及び前記ＧＮＤ配線を
経由して前記低電位側電源端子に流れる第１の電流の値
をＩ１とすると共に前記第１の電流により前記第２の保
護素子が破壊するときの電流の値をＩd2とし、更に、前
記第３の抵抗素子の抵抗値をｒ３とし、前記第４の保護
素子のカソードを接地しアノードに正電圧を印加したと
きにこの第４の保護素子に電流が流れ始めるときの電圧
をＶf4とし、前記第１の電流Ｉ１による前記第２の保護
素子の電圧降下をＶh2（Ｉ１）としたとき、 Ｖh2（Ｉ１）＋ｒ３×Ｉ１≧Ｖf4＋Ｖr3＞Ｖr2 且つ、Ｉd2＞Ｉ１を満足するように構成されていること
を特徴とする半導体装置。 - 【請求項７】 請求項６に記載の第３の半導体装置であ
って、第４の保護素子のアノードを接地しカソードに正
電圧を印加したときにこの第４の保護素子に電流が流れ
始めるときの電圧をそれぞれＶr4とし、高電位側電源端
子からＶdd配線，第１の保護素子及び第３の抵抗素子を
経由して第１の信号端子に流れる第２の電流の値をＩ２
とすると共に前記第２の電流により前記第１の保護素子
が破壊するときの電流の値をＩd1とし、更に、前記第５
の保護素子のカソードを接地しアノードに正電圧を印加
したときにこの第５の保護素子に電流が流れ始めるとき
の電圧をＶf5とし、前記第２の電流Ｉ２による前記第１
の保護素子の電圧降下をＶh1（Ｉ２）としたとき、 Ｖh1（Ｉ２）＋ｒ３×Ｉ２≧Ｖf5＋Ｖr3＞Ｖr1 且つ、Ｉd1＞Ｉ２を満足するように構成されていること
を特徴とする半導体装置。 - 【請求項８】 第３の保護素子が、ドレインを第１端子
とし、ゲートと共通接続したソースを第２端子とするｎ
チャネルＭＯＳトランジスタで構成されている請求項１
乃至７いずれか１項に記載の半導体装置。 - 【請求項９】 第１の保護素子が、ゲートと共通接続し
たソースを第１端子としドレインを第２端子とするｐチ
ャネルＭＯＳトランジスタで構成され、第２の保護素子
が、ドレインを第１端子としゲートと共通接続したソー
スを第２端子とするｎチャネルＭＯＳトランジスタで構
成された請求項１乃至８いずれか１項に記載の半導体装
置。 - 【請求項１０】 第４，第５の保護素子であるダイオー
ドのアノードとカソードが、それぞれｐウェル拡散領域
とｎウェル拡散領域で形成された請求項３乃至７いずれ
か１項に記載の半導体装置。
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| KR10-2001-0046603A KR100427781B1 (ko) | 2000-08-02 | 2001-08-01 | 반도체장치 |
| US10/100,847 US6472923B2 (en) | 2000-08-02 | 2002-03-19 | Semiconductor device |
| US10/100,846 US6483365B2 (en) | 2000-08-02 | 2002-03-19 | Semiconductor device |
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|---|---|---|---|
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|---|---|
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| TW (1) | TW501264B (ja) |
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