JPH08288404A - ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路 - Google Patents
ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路Info
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- JPH08288404A JPH08288404A JP7291549A JP29154995A JPH08288404A JP H08288404 A JPH08288404 A JP H08288404A JP 7291549 A JP7291549 A JP 7291549A JP 29154995 A JP29154995 A JP 29154995A JP H08288404 A JPH08288404 A JP H08288404A
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-
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】 （修正有）
【課題】 ミクロン以下のＣＭＯＳ技術のＩＣに対して
ラッチアップ問題無しにＥＳＤ保護をなし、ＥＳＤ保護
回路に対して必要とされるレイアウト領域要求を減少
し、斯くしてＩＣチップの大きさとコストを減少し、パ
ッキング密度を増加する。 【解決手段】 ＥＳＤ保護回路６００は４つの異なるＥ
ＳＤ直接放電路を供することにより、４つの異なるＥＳ
ＤストレスモードからＣＭＯＳ集積回路の入力段を完全
に保護する。ＥＳＤ保護回路６００は、第一Ｐ２と第二
Ｐ３の厚酸化膜ＭＯＳデバイスからなる第一のＥＳＤ保
護回路と、抵抗と第一Ｐ４と第二Ｐ５の薄酸化膜ＭＯＳ
デバイスとからなる第二のＥＳＤ保護回路とを有する。
抵抗は第一と第二のＥＳＤ保護回路の間に接続される。
第一と第二のＥＳＤ保護回路はそれぞれ入力パッドから
の２つのＥＳＤ放電路及び保護されるべき内部回路の入
力からＶＤＤとＶＳＳ電圧供給バスへの路とを提供す
る。
ラッチアップ問題無しにＥＳＤ保護をなし、ＥＳＤ保護
回路に対して必要とされるレイアウト領域要求を減少
し、斯くしてＩＣチップの大きさとコストを減少し、パ
ッキング密度を増加する。 【解決手段】 ＥＳＤ保護回路６００は４つの異なるＥ
ＳＤ直接放電路を供することにより、４つの異なるＥＳ
ＤストレスモードからＣＭＯＳ集積回路の入力段を完全
に保護する。ＥＳＤ保護回路６００は、第一Ｐ２と第二
Ｐ３の厚酸化膜ＭＯＳデバイスからなる第一のＥＳＤ保
護回路と、抵抗と第一Ｐ４と第二Ｐ５の薄酸化膜ＭＯＳ
デバイスとからなる第二のＥＳＤ保護回路とを有する。
抵抗は第一と第二のＥＳＤ保護回路の間に接続される。
第一と第二のＥＳＤ保護回路はそれぞれ入力パッドから
の２つのＥＳＤ放電路及び保護されるべき内部回路の入
力からＶＤＤとＶＳＳ電圧供給バスへの路とを提供す
る。
Description
【０００１】
【発明の属する技術分野】本発明は封入された内部集積
回路（ＩＣ）を取り扱いにより生じた電気放電（ＥＳ
Ｄ）から生ずる望ましくない高電圧スパイクから保護す
るラッチアップのない完全に保護されたＣＭＯＳオンチ
ップ回路に関する。特に本発明はＥＳＤ損傷に対する集
積回路の入力段のＮＭＯＳ及びＰＭＯＳデバイスの両方
を直接保護する回路に係る。
回路（ＩＣ）を取り扱いにより生じた電気放電（ＥＳ
Ｄ）から生ずる望ましくない高電圧スパイクから保護す
るラッチアップのない完全に保護されたＣＭＯＳオンチ
ップ回路に関する。特に本発明はＥＳＤ損傷に対する集
積回路の入力段のＮＭＯＳ及びＰＭＯＳデバイスの両方
を直接保護する回路に係る。
【０００２】
【従来の技術】金属酸化物シリコン（ＭＯＳ）ＩＣチッ
プの人間の取り扱いからの静電気放電（ＥＳＤ）は常に
ＭＯＳチップを損傷してきた。ＭＯＳ電界効果トランジ
スタの基板からゲート電極を絶縁する薄酸化膜層はしば
しばそれに横切って印加される電圧スパイクにより回復
不能に破壊される。電圧スパイク又はＥＳＤはしばしば
ゲートに印加される。何故ならばゲート電極はＩＣチッ
プの外部端子又は入力ピンに接続されているからであ
る。外部端子は入力パッド上に形成される。そのような
損傷を過剰な静電気放電から保護するために保護装置が
しばしば入力パッドと集積回路の入力ステージのゲート
との間に接続される。
プの人間の取り扱いからの静電気放電（ＥＳＤ）は常に
ＭＯＳチップを損傷してきた。ＭＯＳ電界効果トランジ
スタの基板からゲート電極を絶縁する薄酸化膜層はしば
しばそれに横切って印加される電圧スパイクにより回復
不能に破壊される。電圧スパイク又はＥＳＤはしばしば
ゲートに印加される。何故ならばゲート電極はＩＣチッ
プの外部端子又は入力ピンに接続されているからであ
る。外部端子は入力パッド上に形成される。そのような
損傷を過剰な静電気放電から保護するために保護装置が
しばしば入力パッドと集積回路の入力ステージのゲート
との間に接続される。
【０００３】そのようなＥＳＤ保護は例えばミクロン以
下のＣＭＯＳ技術を用いてより薄いゲート酸化物で作ら
れるＭＯＳデバイスの新たな世代としてより重要になっ
てきている。薄い酸化物ＭＯＳデバイスはＥＳＤ損傷を
極端に被りやすい。故にＥＳＤ保護はミクロン以下のＣ
ＭＯＳの信頼性に関して最も重要な要素の一つとなって
いる。
下のＣＭＯＳ技術を用いてより薄いゲート酸化物で作ら
れるＭＯＳデバイスの新たな世代としてより重要になっ
てきている。薄い酸化物ＭＯＳデバイスはＥＳＤ損傷を
極端に被りやすい。故にＥＳＤ保護はミクロン以下のＣ
ＭＯＳの信頼性に関して最も重要な要素の一つとなって
いる。
【０００４】ミクロン以下のＣＭＯＳ技術ではホットキ
ャリア劣化を克服するために軽度にドープされたドレイ
ン構造が用いられ、一方で珪素化合物拡散がＣＭＯＳデ
バイスのドレイン及びソース内のシート抵抗を減少する
よう用いられる。ＭＯＳデバイスがＬＤＤ構造及び珪素
化合物拡散を用いたより薄い酸化物で作られる場合にＥ
ＳＤ保護回路はミクロン以下のＣＭＯＳ技術を用いて作
られた小形のＭＯＳ ＩＣの信頼性の点からより重要に
なってきている。ＥＳＤ保護回路の重要性は多くの参考
文献に記載され、例えば： （１）C.Duvvury,R.A.McPhee,D.A.Baglee,R.N.Rountree
等による論文, 「ESD Protection Reliability in 1-μ
ｍ CMOS Technologies」,1986 IRPS Proc.,pp.199-205. （２）S.Daniel,G.Krieger等による論文, 「Process an
d Design Optimizationfor advanced CMOS I/O ESD Pro
tection Devices」,1990 EOS/ESD Symp.Proc.,EOS-12,p
p.206-213. （３）Y.Wei,Y.Loh,C Wang,C.Hu 等による論文, 「MOSF
ET Drain Engineering for ESD Performance」,1992 EO
S/ESD Symp.Proc.,EOS-14 pp 143-148. ＥＳＤ保護回路は、ＥＳＤ電流をシャントし、入力段の
感応性ゲートの周りの望ましくない電圧スパイク（オー
バーシュート又はアンダーシュート）をプルアップ（Ｖ
ＤＤに）又はプルダウン（ＶＳＳ又は接地に）すること
により、ＭＯＳトランジスタの感応性薄酸化膜ゲートを
保護するのに用いられる。この電流シャント及び電圧ク
ランプはトランジスタの動作又は外部端子の配置又はＩ
Ｃチップのピンの配置の正常信号路に影響を及ぼさずに
達成されねばならない。通常ＭＯＳ ＩＣチップは２つ
の電圧レベル即ちＶＳＳ及びＶＤＤを用いて動作する。
各電圧レベルはＩＣチップの電力ピンに接続される共通
バス又はノードを介してＩＣに印加される。一般にＥＳ
ＤパルスはＶＤＤ及びＶＳＳノードの両方に印加される
正及び負の極性を有する。
ャリア劣化を克服するために軽度にドープされたドレイ
ン構造が用いられ、一方で珪素化合物拡散がＣＭＯＳデ
バイスのドレイン及びソース内のシート抵抗を減少する
よう用いられる。ＭＯＳデバイスがＬＤＤ構造及び珪素
化合物拡散を用いたより薄い酸化物で作られる場合にＥ
ＳＤ保護回路はミクロン以下のＣＭＯＳ技術を用いて作
られた小形のＭＯＳ ＩＣの信頼性の点からより重要に
なってきている。ＥＳＤ保護回路の重要性は多くの参考
文献に記載され、例えば： （１）C.Duvvury,R.A.McPhee,D.A.Baglee,R.N.Rountree
等による論文, 「ESD Protection Reliability in 1-μ
ｍ CMOS Technologies」,1986 IRPS Proc.,pp.199-205. （２）S.Daniel,G.Krieger等による論文, 「Process an
d Design Optimizationfor advanced CMOS I/O ESD Pro
tection Devices」,1990 EOS/ESD Symp.Proc.,EOS-12,p
p.206-213. （３）Y.Wei,Y.Loh,C Wang,C.Hu 等による論文, 「MOSF
ET Drain Engineering for ESD Performance」,1992 EO
S/ESD Symp.Proc.,EOS-14 pp 143-148. ＥＳＤ保護回路は、ＥＳＤ電流をシャントし、入力段の
感応性ゲートの周りの望ましくない電圧スパイク（オー
バーシュート又はアンダーシュート）をプルアップ（Ｖ
ＤＤに）又はプルダウン（ＶＳＳ又は接地に）すること
により、ＭＯＳトランジスタの感応性薄酸化膜ゲートを
保護するのに用いられる。この電流シャント及び電圧ク
ランプはトランジスタの動作又は外部端子の配置又はＩ
Ｃチップのピンの配置の正常信号路に影響を及ぼさずに
達成されねばならない。通常ＭＯＳ ＩＣチップは２つ
の電圧レベル即ちＶＳＳ及びＶＤＤを用いて動作する。
各電圧レベルはＩＣチップの電力ピンに接続される共通
バス又はノードを介してＩＣに印加される。一般にＥＳ
ＤパルスはＶＤＤ及びＶＳＳノードの両方に印加される
正及び負の極性を有する。
【０００５】従来技術のＥＳＤ保護回路はＸ．Ｇｕｇｇ
ｅｎｍｏｓ及びＲ．Ｈｏｌｚｎｅｒの論文「“A New ES
D Protection Concept for VLSI CMOS Circuits avoidi
ng Circuit Stress", 」1991 EOS/ESD Symp.Proc.,EOS-
13 pp.74-82.及びアメリカ国特許第４６９２７８１号、
４６０５９８０号、４７４５４５０号、４８０６７０８
０号、４８１９０４６号、５００１５２９号に開示され
ている。
ｅｎｍｏｓ及びＲ．Ｈｏｌｚｎｅｒの論文「“A New ES
D Protection Concept for VLSI CMOS Circuits avoidi
ng Circuit Stress", 」1991 EOS/ESD Symp.Proc.,EOS-
13 pp.74-82.及びアメリカ国特許第４６９２７８１号、
４６０５９８０号、４７４５４５０号、４８０６７０８
０号、４８１９０４６号、５００１５２９号に開示され
ている。
【０００６】図１に入力パッド１０５と過剰な高電圧に
対して保護されるべきＣＭＯＳ入力段１１０との間に位
置する従来技術のＥＳＤ保護回路１００を示す。入力段
１１０は薄酸化膜ＰＭＯＳデバイスＰ１及び薄酸化膜Ｎ
ＭＯＳデバイスＮ１を例示的に含む。ＰＭＯＳデバイス
Ｐ１のソース１１５はＶＤＤバスに接続され、それのド
レイン１２５はＮＭＯＳデバイスＮ１のドレイン１３０
に接続される。ＮＭＯＳデバイスＮ１のソース１３５は
通常接地されるＶＳＳバスに接続される。ＰＭＯＳ及び
ＮＭＯＳデバイスＰ１，Ｎ１のゲート１４５、１５０は
入力段１１０の入力を形成するために共に結合される。
この入力はＥＳＤ保護回路１００の端子１５５に接続さ
れる。端子１５５はまた入力段１１０の入力端子であ
る。入力段１１０の出力は共通ドレイン接続１６０によ
り形成される。端子１５５で入力段１１５の入力に印加
された信号に依存して入力段１１０の出力１６０はＶＤ
Ｄにプルアップされるか又はＶＳＳにプルダウンされ
る。
対して保護されるべきＣＭＯＳ入力段１１０との間に位
置する従来技術のＥＳＤ保護回路１００を示す。入力段
１１０は薄酸化膜ＰＭＯＳデバイスＰ１及び薄酸化膜Ｎ
ＭＯＳデバイスＮ１を例示的に含む。ＰＭＯＳデバイス
Ｐ１のソース１１５はＶＤＤバスに接続され、それのド
レイン１２５はＮＭＯＳデバイスＮ１のドレイン１３０
に接続される。ＮＭＯＳデバイスＮ１のソース１３５は
通常接地されるＶＳＳバスに接続される。ＰＭＯＳ及び
ＮＭＯＳデバイスＰ１，Ｎ１のゲート１４５、１５０は
入力段１１０の入力を形成するために共に結合される。
この入力はＥＳＤ保護回路１００の端子１５５に接続さ
れる。端子１５５はまた入力段１１０の入力端子であ
る。入力段１１０の出力は共通ドレイン接続１６０によ
り形成される。端子１５５で入力段１１５の入力に印加
された信号に依存して入力段１１０の出力１６０はＶＤ
Ｄにプルアップされるか又はＶＳＳにプルダウンされ
る。
【０００７】ＥＳＤ保護回路１００は入力パッド１０５
及び入力段１１０を含む同じＩＣ上にある。ＥＳＤ保護
回路１００は抵抗器Ｒと２つのｎ型ＭＯＳデバイスと、
薄酸化膜ＮＭＯＳ Ｎ２と厚酸化膜ＮＭＯＳ Ｎ３から
なる。抵抗Ｒは入力パッド１０５の端子１７０と端子１
５５との間に直列に接続される。この抵抗は良く知られ
ている技術により集積回路の基板内に拡散により形成さ
れる拡散抵抗である。厚酸化膜ＮＭＯＳデバイスＮ３は
入力パッド１０５の端子１７０に接続されたそれのドレ
イン１８４とそれのゲート１８６とを有する。デバイス
Ｎ３のソース１８８はＶＳＳバスに接続される。薄酸化
膜ＮＭＯＳデバイスＮ２はそれのソース１９４とＶＳＳ
バスに接続された端子１５５とそれのゲート１９２に接
続されたそれのドレインを有する。
及び入力段１１０を含む同じＩＣ上にある。ＥＳＤ保護
回路１００は抵抗器Ｒと２つのｎ型ＭＯＳデバイスと、
薄酸化膜ＮＭＯＳ Ｎ２と厚酸化膜ＮＭＯＳ Ｎ３から
なる。抵抗Ｒは入力パッド１０５の端子１７０と端子１
５５との間に直列に接続される。この抵抗は良く知られ
ている技術により集積回路の基板内に拡散により形成さ
れる拡散抵抗である。厚酸化膜ＮＭＯＳデバイスＮ３は
入力パッド１０５の端子１７０に接続されたそれのドレ
イン１８４とそれのゲート１８６とを有する。デバイス
Ｎ３のソース１８８はＶＳＳバスに接続される。薄酸化
膜ＮＭＯＳデバイスＮ２はそれのソース１９４とＶＳＳ
バスに接続された端子１５５とそれのゲート１９２に接
続されたそれのドレインを有する。
【０００８】薄酸化膜ＮＭＯＳデバイスＮ２は拡散抵抗
Ｒと共に入力パッド１０５の端子１７０と入力段１１０
との間の絶縁段階として作用する。厚酸化膜ＮＭＯＳ
Ｎ３は端子１７０の電圧を接地に、即ち接地されたＶＳ
Ｓにプルダウンする。斯くしてこのＥＳＤ保護回路１０
０は入力パッド１０５と接地との間のＥＳＤ放電路を提
供する。しかしながらこのＥＳＤ保護回路１００はＶＤ
Ｄバスへの直接のＥＳＤ放電路を有さない。
Ｒと共に入力パッド１０５の端子１７０と入力段１１０
との間の絶縁段階として作用する。厚酸化膜ＮＭＯＳ
Ｎ３は端子１７０の電圧を接地に、即ち接地されたＶＳ
Ｓにプルダウンする。斯くしてこのＥＳＤ保護回路１０
０は入力パッド１０５と接地との間のＥＳＤ放電路を提
供する。しかしながらこのＥＳＤ保護回路１００はＶＤ
Ｄバスへの直接のＥＳＤ放電路を有さない。
【０００９】入力パッド１０５からＶＤＤバスへのその
ような直接ＥＳＤ放電路により、予期しないＥＳＤ放電
が以下の３つの参考文献に記載されるようなＩＣチップ
の内部回路内で生ずる： （１）C.Duvvury,R.N.Rountree,O.Adams等による論文,
「Internal chip ESD phenomena beyond the protectio
n circuit 」,IEEE Trans.on Electron Devices,vol.3
5,no.12,pp.2133-2139,Dec.,1988, （２）H.Terletzki,W.Nikutta,W.Reczek等による論文,
「Influence of the series resistance of on-chip po
wer supply buses on internal device failureafter
ESD stress 」,IEEE Trans.on Electron Devices,vol.4
0,no.11,pp.2081-2083,Nov.,1993, （３）C.Johnson,T.J.Maloney,S.Qawami等による論文,
「Two unusual HBM ESDfailure mechanisms on mature
CMOS process 」,1993 EOS/ESD Symp.Proc.,EOS-15,PP.
225-231. 図２に入力パッド１０５と入力段１１０との間に接続さ
れる他の通常用いられるＥＳＤ保護回路２００を示す。
図１のＥＳＤ保護回路１００でのように抵抗Ｒの一端は
入力パッド１０５の端子１７０に接続される。抵抗Ｒは
拡散抵抗又はポリシリコン抵抗（即ちポリシリコンで作
られた抵抗器）である。抵抗の他の端は入力段１１０の
ＭＯＳデバイスＰ１，Ｎ１のゲート１４５、１５０に接
続される端子１５５に接続される。
ような直接ＥＳＤ放電路により、予期しないＥＳＤ放電
が以下の３つの参考文献に記載されるようなＩＣチップ
の内部回路内で生ずる： （１）C.Duvvury,R.N.Rountree,O.Adams等による論文,
「Internal chip ESD phenomena beyond the protectio
n circuit 」,IEEE Trans.on Electron Devices,vol.3
5,no.12,pp.2133-2139,Dec.,1988, （２）H.Terletzki,W.Nikutta,W.Reczek等による論文,
「Influence of the series resistance of on-chip po
wer supply buses on internal device failureafter
ESD stress 」,IEEE Trans.on Electron Devices,vol.4
0,no.11,pp.2081-2083,Nov.,1993, （３）C.Johnson,T.J.Maloney,S.Qawami等による論文,
「Two unusual HBM ESDfailure mechanisms on mature
CMOS process 」,1993 EOS/ESD Symp.Proc.,EOS-15,PP.
225-231. 図２に入力パッド１０５と入力段１１０との間に接続さ
れる他の通常用いられるＥＳＤ保護回路２００を示す。
図１のＥＳＤ保護回路１００でのように抵抗Ｒの一端は
入力パッド１０５の端子１７０に接続される。抵抗Ｒは
拡散抵抗又はポリシリコン抵抗（即ちポリシリコンで作
られた抵抗器）である。抵抗の他の端は入力段１１０の
ＭＯＳデバイスＰ１，Ｎ１のゲート１４５、１５０に接
続される端子１５５に接続される。
【００１０】ＥＳＤ保護回路２００は２つの放電路を設
け；１つはダイオードＤ１を介して端子１５５からＶＳ
Ｓへ他の放電路はダイオードＤ２端子１５５からＶＤＤ
へ接続される。第一のダイオードＤ１はＶＳＳバスに接
続されるそれのアノード２１５と端子１５５と接続され
るそれのカソード２２０を有する。第二のダイオードＤ
２はまた端子１５５に接続されたアノード２５５を有す
るが一方でそれのカソード２４０はＶＤＤバスに接続さ
れる。回路２００が２つの放電路を含むあるＥＳＤ保護
を設ける一方でにもかかわらずＰＭＯＳデバイスＰ１に
対するＥＳＤ損傷はある条件で生ずる。例えばＶＤＤバ
スが浮遊状態のときに入力パッド１０５で生ずるＶＳＳ
バスに関する正の４００ボルトＨＢＭ（人体モード）Ｅ
ＳＤパルスはＰＭＯＳデバイスＰ１を損傷する。
け；１つはダイオードＤ１を介して端子１５５からＶＳ
Ｓへ他の放電路はダイオードＤ２端子１５５からＶＤＤ
へ接続される。第一のダイオードＤ１はＶＳＳバスに接
続されるそれのアノード２１５と端子１５５と接続され
るそれのカソード２２０を有する。第二のダイオードＤ
２はまた端子１５５に接続されたアノード２５５を有す
るが一方でそれのカソード２４０はＶＤＤバスに接続さ
れる。回路２００が２つの放電路を含むあるＥＳＤ保護
を設ける一方でにもかかわらずＰＭＯＳデバイスＰ１に
対するＥＳＤ損傷はある条件で生ずる。例えばＶＤＤバ
スが浮遊状態のときに入力パッド１０５で生ずるＶＳＳ
バスに関する正の４００ボルトＨＢＭ（人体モード）Ｅ
ＳＤパルスはＰＭＯＳデバイスＰ１を損傷する。
【００１１】図３に入力パッド１０５と入力段１１０と
の間に接続された他のＥＳＤ保護回路３００を示す。こ
のＥＳＤ保護回路３００において、図２の抵抗Ｒは省略
され入力パッド１０５が直接入力段１１０に接続され
る。加えて図２のダイオードＤ１，Ｄ２はラテラルｎｐ
ｎバイポーラ接合トランジスタ（ＢＪＴ）で置き換えら
れる。ＥＳＤ保護回路３００は入力パッド１０５とＶＳ
Ｓバスとの間に位置する一つのｎｐｎＢＪＴ Ｑ１と入
力パッド１０５とＶＤＤバスとの間に位置する２つのｎ
ｐｎＢＪＴ Ｑ２，Ｑ３とを有する。Ｑ１，Ｑ２のコレ
クタ３１０、３１５とＱ３のエミッタ３２０は端子１７
０接続される。Ｑ１のエミッタ３２５は接地されたＶＳ
Ｓに接続される。Ｑ２のエミッタ３３０とＱ３のコレク
タ３３５はＶＤＤに接続される。
の間に接続された他のＥＳＤ保護回路３００を示す。こ
のＥＳＤ保護回路３００において、図２の抵抗Ｒは省略
され入力パッド１０５が直接入力段１１０に接続され
る。加えて図２のダイオードＤ１，Ｄ２はラテラルｎｐ
ｎバイポーラ接合トランジスタ（ＢＪＴ）で置き換えら
れる。ＥＳＤ保護回路３００は入力パッド１０５とＶＳ
Ｓバスとの間に位置する一つのｎｐｎＢＪＴ Ｑ１と入
力パッド１０５とＶＤＤバスとの間に位置する２つのｎ
ｐｎＢＪＴ Ｑ２，Ｑ３とを有する。Ｑ１，Ｑ２のコレ
クタ３１０、３１５とＱ３のエミッタ３２０は端子１７
０接続される。Ｑ１のエミッタ３２５は接地されたＶＳ
Ｓに接続される。Ｑ２のエミッタ３３０とＱ３のコレク
タ３３５はＶＤＤに接続される。
【００１２】図２のＥＳＤ保護回路２００でのようにＥ
ＳＤ保護回路３００は入力パッド１０５とＶＳＳ及びＶ
ＤＤバスの両方との間の２つのＥＳＤ放電路を設けられ
る。斯くして図２のダイオードＤ１，Ｄ２及び図３のＢ
ＪＴ Ｑ１，Ｑ２，Ｑ３は入力パッド１０５とＶＤＤバ
スとの間又は入力パッド１０５とＶＤＤバス間のどちら
かの正及び負のＥＳＤ電圧の両方から入力段１１０を保
護する。上記のように図２のＥＳＤ保護回路２００及び
図３の３００は２つのＥＳＤ路を設け；１つのＥＳＤ路
は入力パッド１０５からＶＤＤバスへ、第二のＥＳＤ路
は入力パッド１０５からＶＳＳバスへ接続される。しか
しながらこれら２つの放電路にもかかわらず図２のダイ
オードＤ１，Ｄ２又はＢＪＴ Ｑ１，Ｑ２，Ｑ３の初期
始動電圧は通常深いミクロン以下のＣＭＯＳ技術で入力
段１１０のより薄いゲート酸化物ＭＯＳデバイスＰ１，
Ｎ１の降伏電圧より通常高い。
ＳＤ保護回路３００は入力パッド１０５とＶＳＳ及びＶ
ＤＤバスの両方との間の２つのＥＳＤ放電路を設けられ
る。斯くして図２のダイオードＤ１，Ｄ２及び図３のＢ
ＪＴ Ｑ１，Ｑ２，Ｑ３は入力パッド１０５とＶＤＤバ
スとの間又は入力パッド１０５とＶＤＤバス間のどちら
かの正及び負のＥＳＤ電圧の両方から入力段１１０を保
護する。上記のように図２のＥＳＤ保護回路２００及び
図３の３００は２つのＥＳＤ路を設け；１つのＥＳＤ路
は入力パッド１０５からＶＤＤバスへ、第二のＥＳＤ路
は入力パッド１０５からＶＳＳバスへ接続される。しか
しながらこれら２つの放電路にもかかわらず図２のダイ
オードＤ１，Ｄ２又はＢＪＴ Ｑ１，Ｑ２，Ｑ３の初期
始動電圧は通常深いミクロン以下のＣＭＯＳ技術で入力
段１１０のより薄いゲート酸化物ＭＯＳデバイスＰ１，
Ｎ１の降伏電圧より通常高い。
【００１３】図４に入力パッド１０５の端子１７０と接
地されているＶＳＳバスとの間に接続されている薄酸化
膜ＮＭＯＳデバイスＮ２（図１にまた示される）を有す
る通常用いられている更に他のＥＳＤ保護回路４００を
示す。図１でのように抵抗Ｒは端子１７０と入力段１１
０のＭＯＳデバイスＰ１とＮ１のゲート１４５、１５０
に接続される端子１５５との間に接続される。図２と同
様に抵抗Ｒはポリシリコン抵抗器である。
地されているＶＳＳバスとの間に接続されている薄酸化
膜ＮＭＯＳデバイスＮ２（図１にまた示される）を有す
る通常用いられている更に他のＥＳＤ保護回路４００を
示す。図１でのように抵抗Ｒは端子１７０と入力段１１
０のＭＯＳデバイスＰ１とＮ１のゲート１４５、１５０
に接続される端子１５５との間に接続される。図２と同
様に抵抗Ｒはポリシリコン抵抗器である。
【００１４】薄酸化膜ＰＭＯＳデバイスＰ２は入力パッ
ド１０５の端子１７０とＶＤＤバスとの間に接続され
る。薄酸化膜ＰＭＯＳデバイスＰ２のドレイン４２０は
入力パッド１０５の端子１７０に接続される。ＰＭＯＳ
デバイスＰ２のゲート４３０及びソース４４０はＶＤＤ
バスに接続される。斯くして各デバイスＮ２、Ｐ２のゲ
ート１９２、４３０はそれぞれのソース１９４、４４０
に対して短絡され、一方でドレイン１９０、４２０は入
力パッド１０５の端子１７０に接続される。
ド１０５の端子１７０とＶＤＤバスとの間に接続され
る。薄酸化膜ＰＭＯＳデバイスＰ２のドレイン４２０は
入力パッド１０５の端子１７０に接続される。ＰＭＯＳ
デバイスＰ２のゲート４３０及びソース４４０はＶＤＤ
バスに接続される。斯くして各デバイスＮ２、Ｐ２のゲ
ート１９２、４３０はそれぞれのソース１９４、４４０
に対して短絡され、一方でドレイン１９０、４２０は入
力パッド１０５の端子１７０に接続される。
【００１５】図２のＥＳＤ保護回路２００と図３の３０
０でのようにＥＳＤ保護回路４００は２つのＥＳＤ放電
路を設けられる（１つの路は入力パッド１０５からＶＤ
Ｄバスへ、第二の路は入力パッド１０５からＶＳＳへ接
続される）。しかしながら薄酸化膜ＣＭＯＳデバイスは
ＣＭＯＳデバイスを阻止するラッチアップを克服するた
めに二重ガードリングで囲まれなければならない。ＥＳ
Ｄ保護回路４００内の薄酸化膜ＮＭＯＳ Ｎ２及びＰＭ
ＯＳ Ｐ２デバイスは入力パッド１０５により概略分け
られている。故にＮＭＯＳ Ｎ２及びＰＭＯＳ Ｐ２は
それ自身の二重ガードリングによりそれぞれ囲まれてい
る。
０でのようにＥＳＤ保護回路４００は２つのＥＳＤ放電
路を設けられる（１つの路は入力パッド１０５からＶＤ
Ｄバスへ、第二の路は入力パッド１０５からＶＳＳへ接
続される）。しかしながら薄酸化膜ＣＭＯＳデバイスは
ＣＭＯＳデバイスを阻止するラッチアップを克服するた
めに二重ガードリングで囲まれなければならない。ＥＳ
Ｄ保護回路４００内の薄酸化膜ＮＭＯＳ Ｎ２及びＰＭ
ＯＳ Ｐ２デバイスは入力パッド１０５により概略分け
られている。故にＮＭＯＳ Ｎ２及びＰＭＯＳ Ｐ２は
それ自身の二重ガードリングによりそれぞれ囲まれてい
る。
【００１６】入力信号が所定の電圧範囲外にあるときに
ラッチアップが生ずる。ラッチアップが生ずると、例え
ばＰＭＯＳのＰ領域とＮ基板との間のチャンネル基板ダ
イオードは導電性になり、基板に電荷キャリアを氾濫さ
せこれにより寄生サイリスタを発火させ、ＶＤＤとＶＳ
Ｓの供給電圧を短絡させる。寄生サイリスタはＥＳＤ保
護回路４００及び入力段１１０の両方内に存在する。図
４でラッチアップはＥＳＤ保護回路４００又は入力段１
１０内で生ずる。
ラッチアップが生ずる。ラッチアップが生ずると、例え
ばＰＭＯＳのＰ領域とＮ基板との間のチャンネル基板ダ
イオードは導電性になり、基板に電荷キャリアを氾濫さ
せこれにより寄生サイリスタを発火させ、ＶＤＤとＶＳ
Ｓの供給電圧を短絡させる。寄生サイリスタはＥＳＤ保
護回路４００及び入力段１１０の両方内に存在する。図
４でラッチアップはＥＳＤ保護回路４００又は入力段１
１０内で生ずる。
【００１７】図５に入力パッド１０５とＶＤＤ、ＶＳＳ
バスとの間のＴ１、Ｔ２により形成された寄生サイリス
タを有する回路５００を示す。Ｔ１，Ｔ２により形成さ
れたこの寄生サイリスタは図４のＥＳＤ保護回路４００
の２つのＰ２，Ｎ２ ＭＯＳデバイスのｐ−ｎ接合によ
り形成される。通常この寄生サイリスタは逆電流が抵抗
Ｒ１，Ｒ２を介してドレインされるのでオフであり、影
響を与えない。
バスとの間のＴ１、Ｔ２により形成された寄生サイリス
タを有する回路５００を示す。Ｔ１，Ｔ２により形成さ
れたこの寄生サイリスタは図４のＥＳＤ保護回路４００
の２つのＰ２，Ｎ２ ＭＯＳデバイスのｐ−ｎ接合によ
り形成される。通常この寄生サイリスタは逆電流が抵抗
Ｒ１，Ｒ２を介してドレインされるのでオフであり、影
響を与えない。
【００１８】同様に通常の動作では入力段１１０の寄生
サイリスタ（図４）はまた阻止され、休止されている。
入力段１１０での寄生サイリスタは図５で示された寄生
サイリスタＴ１，Ｔ２と類似であり、これは通常の動作
中にはオフである。しかしながら付加的なエミッタとし
て作用する保護デバイスの一つ（図２のダイオードＤ
１，Ｄ２、図３のＢＪＴ Ｑ１，Ｑ２，Ｑ３又は図１及
び４のＭＯＳデバイスＮ２，Ｎ３又はＰ２のような）が
前方にバイアスされる場合には入力段１１０のサイリス
タはターンオンしうる。これはＶＤＤからＶＳＳへのこ
の回路を短絡し、得られる高電流はＩＣチップを破壊す
る。このラッチアップ効果を防止するために入力（又は
出力）電圧はＶＤＤ供給電圧を越えてはならず、又はＶ
ＳＳ（即ち接地電位）より下がってはならない。代替的
に又は付加的にＥＳＤ保護回路のデバイスを介して流れ
る電流は制限される。
サイリスタ（図４）はまた阻止され、休止されている。
入力段１１０での寄生サイリスタは図５で示された寄生
サイリスタＴ１，Ｔ２と類似であり、これは通常の動作
中にはオフである。しかしながら付加的なエミッタとし
て作用する保護デバイスの一つ（図２のダイオードＤ
１，Ｄ２、図３のＢＪＴ Ｑ１，Ｑ２，Ｑ３又は図１及
び４のＭＯＳデバイスＮ２，Ｎ３又はＰ２のような）が
前方にバイアスされる場合には入力段１１０のサイリス
タはターンオンしうる。これはＶＤＤからＶＳＳへのこ
の回路を短絡し、得られる高電流はＩＣチップを破壊す
る。このラッチアップ効果を防止するために入力（又は
出力）電圧はＶＤＤ供給電圧を越えてはならず、又はＶ
ＳＳ（即ち接地電位）より下がってはならない。代替的
に又は付加的にＥＳＤ保護回路のデバイスを介して流れ
る電流は制限される。
【００１９】
【発明が解決しようとする課題】本発明の目的はミクロ
ン以下のＣＭＯＳ技術のＩＣに対する完全な保護をする
ＥＳＤ保護回路を提供することにある。本発明の他の目
的はＥＳＤ保護回路内のラッチアップ問題無しにＥＳＤ
保護を提供することにある。本発明の更に他の目的はＥ
ＳＤ保護回路に対して必要とされるレイアウト領域要求
を減少し、斯くしてＩＣチップの大きさとコストを減少
し、パッキング密度を増加することにある。
ン以下のＣＭＯＳ技術のＩＣに対する完全な保護をする
ＥＳＤ保護回路を提供することにある。本発明の他の目
的はＥＳＤ保護回路内のラッチアップ問題無しにＥＳＤ
保護を提供することにある。本発明の更に他の目的はＥ
ＳＤ保護回路に対して必要とされるレイアウト領域要求
を減少し、斯くしてＩＣチップの大きさとコストを減少
し、パッキング密度を増加することにある。
【００２０】本発明の更なる目的は入力段のＮＭＯＳ及
びＰＭＯＳデバイスの両方を保護することである。他の
目的は保護されるべき入力段に供給される入力信号上へ
の電圧クランプ効果を提供することにある。更に他の目
的は入力段及び内部回路の動作の信頼性及び速度を維持
するように保護されるべき内部回路の正常動作に有害に
影響することなくそのような保護を提供することにあ
る。
びＰＭＯＳデバイスの両方を保護することである。他の
目的は保護されるべき入力段に供給される入力信号上へ
の電圧クランプ効果を提供することにある。更に他の目
的は入力段及び内部回路の動作の信頼性及び速度を維持
するように保護されるべき内部回路の正常動作に有害に
影響することなくそのような保護を提供することにあ
る。
【００２１】
【課題を解決するための手段】本発明のＥＳＤ保護回路
は第一のＥＳＤ保護回路と第二のＥＳＤ保護回路とから
なる。第一のＥＳＤ保護回路は第一と第二の厚酸化膜Ｍ
ＯＳデバイスからなる。第一の厚酸化膜ＭＯＳデバイス
は入力パッドに接続されたゲートを有し、入力パッドを
第一の電源に接続する電源−ドレイン路を提供する。
は第一のＥＳＤ保護回路と第二のＥＳＤ保護回路とから
なる。第一のＥＳＤ保護回路は第一と第二の厚酸化膜Ｍ
ＯＳデバイスからなる。第一の厚酸化膜ＭＯＳデバイス
は入力パッドに接続されたゲートを有し、入力パッドを
第一の電源に接続する電源−ドレイン路を提供する。
【００２２】第二の厚酸化膜ＭＯＳデバイスは入力パッ
ドに接続されたゲートを有し、入力パッドを第二の電源
に接続するドレイン−電源路を提供する。第二のＥＳＤ
保護回路は入力パッドと入力段の入力端子との間に接続
された抵抗からなる。第二のＥＳＤ保護回路は第一と第
二の薄酸化膜ＭＯＳデバイスを更に含む。第一の薄酸化
膜ＭＯＳデバイスは入力段の入力端子に接続されたゲー
トとソースと第一の電源に接続されたドレインとを有す
る。第二の薄酸化膜ＭＯＳデバイスは入力端子に接続さ
れたドレインと第二の電源に接続されたゲートとソース
を有する。
ドに接続されたゲートを有し、入力パッドを第二の電源
に接続するドレイン−電源路を提供する。第二のＥＳＤ
保護回路は入力パッドと入力段の入力端子との間に接続
された抵抗からなる。第二のＥＳＤ保護回路は第一と第
二の薄酸化膜ＭＯＳデバイスを更に含む。第一の薄酸化
膜ＭＯＳデバイスは入力段の入力端子に接続されたゲー
トとソースと第一の電源に接続されたドレインとを有す
る。第二の薄酸化膜ＭＯＳデバイスは入力端子に接続さ
れたドレインと第二の電源に接続されたゲートとソース
を有する。
【００２３】本発明のＥＳＤ保護回路は４つの異なるＥ
ＳＤ直接放電路を供することにより、４つの異なるＥＳ
ＤストレスモードからＣＭＯＳ集積回路の入力段を完全
に保護する。加えて本発明のＥＳＤ保護回路は高いＥＳ
Ｄ誤動作（ｆａｉｌｕｒｅ）閾値を有し、斯くして大き
なＥＳＤに対して保護し、一方で小さなレイアウト領域
を占有するに過ぎない。
ＳＤ直接放電路を供することにより、４つの異なるＥＳ
ＤストレスモードからＣＭＯＳ集積回路の入力段を完全
に保護する。加えて本発明のＥＳＤ保護回路は高いＥＳ
Ｄ誤動作（ｆａｉｌｕｒｅ）閾値を有し、斯くして大き
なＥＳＤに対して保護し、一方で小さなレイアウト領域
を占有するに過ぎない。
【００２４】更にまた本発明のＥＳＤ保護回路は内部回
路の薄酸化膜ＣＭＯＳ入力段に印加された電圧を所望の
レベルにクランプする。これらの電圧レベルは５．５か
ら−１ボルトの間にクランプされる。本発明のＥＳＤ保
護回路は薄酸化膜ＣＭＯＳ入力段デバイスより高いター
ンオン電圧を有する。故に本発明の回路は内部回路の正
常動作に悪影響を与えずにＥＳＤ保護を提供する。
路の薄酸化膜ＣＭＯＳ入力段に印加された電圧を所望の
レベルにクランプする。これらの電圧レベルは５．５か
ら−１ボルトの間にクランプされる。本発明のＥＳＤ保
護回路は薄酸化膜ＣＭＯＳ入力段デバイスより高いター
ンオン電圧を有する。故に本発明の回路は内部回路の正
常動作に悪影響を与えずにＥＳＤ保護を提供する。
【００２５】加えて同じ型のＭＯＳデバイスを有し、ラ
ッチアップガードリングを合併した本発明のＥＳＤ保護
回路は小さなレイアウト領域内で効果的に製造される。
これはより小形でしかも完全に保護されたＩＣチップを
提供する。
ッチアップガードリングを合併した本発明のＥＳＤ保護
回路は小さなレイアウト領域内で効果的に製造される。
これはより小形でしかも完全に保護されたＩＣチップを
提供する。
【００２６】
【発明の実施の形態】Ａ．本発明の回路 図６に本発明の実施例によるラッチアップのないＥＳＤ
保護回路６００の概略図を示す。本発明のＥＳＤ保護回
路６００は例えばＣＭＯＳと共に一体に形成されＣＭＯ
Ｓ ＩＣに対してＥＳＤ保護を提供する。保護回路６０
０は入力パッド１０５とＣＭＯＳ ＩＣ入力段１１０と
の間に接続される。
保護回路６００の概略図を示す。本発明のＥＳＤ保護回
路６００は例えばＣＭＯＳと共に一体に形成されＣＭＯ
Ｓ ＩＣに対してＥＳＤ保護を提供する。保護回路６０
０は入力パッド１０５とＣＭＯＳ ＩＣ入力段１１０と
の間に接続される。
【００２７】保護されるべき入力段１１０は図１乃至５
に示されるのと同じである。それは入力段１１０は出力
１６０を形成するために相互に接続されるドレイン１２
５、１３０を有する薄酸化膜ＰＭＯＳデバイスＰ１及び
薄酸化膜ＮＭＯＳデバイスＮ１からなる。Ｐ１及びＮ１
デバイスのゲート１４５、１５０は入力段１１０に対す
る入力を形成するために共に結合され、この入力はＥＳ
Ｄ保護回路６００の端子１５５に結合される。ＰＭＯＳ
Ｐ１のソース１１５はＶＤＤバスに結合され、一方で
ＮＭＯＳ Ｎ１のソース１３５はＶＳＳバスに結合され
る。
に示されるのと同じである。それは入力段１１０は出力
１６０を形成するために相互に接続されるドレイン１２
５、１３０を有する薄酸化膜ＰＭＯＳデバイスＰ１及び
薄酸化膜ＮＭＯＳデバイスＮ１からなる。Ｐ１及びＮ１
デバイスのゲート１４５、１５０は入力段１１０に対す
る入力を形成するために共に結合され、この入力はＥＳ
Ｄ保護回路６００の端子１５５に結合される。ＰＭＯＳ
Ｐ１のソース１１５はＶＤＤバスに結合され、一方で
ＮＭＯＳ Ｎ１のソース１３５はＶＳＳバスに結合され
る。
【００２８】ＥＳＤ保護回路６００の端子１５５はＰＭ
ＯＳ Ｐ１とＮＭＯＳ Ｎ１のゲート１４５、１５０に
接続される。抵抗Ｒは入力パッド１０５の端子１７０と
ＥＳＤ保護回路６００の端子１５５との間の信号路に沿
って直列に接続される。抵抗Ｒは好ましくは良く知られ
た技術により集積回路のＮ基板内でＰ型材料の拡散によ
り形成される。例として重度にドープされたＰ型材料は
抵抗器Ｒを形成するために用いられる。即ち抵抗Ｒは
ＯＳ Ｐ１とＮＭＯＳ Ｎ１のゲート１４５、１５０に
接続される。抵抗Ｒは入力パッド１０５の端子１７０と
ＥＳＤ保護回路６００の端子１５５との間の信号路に沿
って直列に接続される。抵抗Ｒは好ましくは良く知られ
た技術により集積回路のＮ基板内でＰ型材料の拡散によ
り形成される。例として重度にドープされたＰ型材料は
抵抗器Ｒを形成するために用いられる。即ち抵抗Ｒは
【００２９】
【外１】
【００３０】拡散型抵抗である。Ｐ型材料をＮ基板内に
拡散することはＰ型材料とＮ基板との間の接合を本質的
に生ずる。接合は寄生ダイオードＤとして動作する。ダ
イオードＤのアノード６１０は拡散抵抗Ｒに接続され、
一方でダイオードのカソード６１５はＶＤＤバスに接続
される。拡散抵抗Ｒはまた基板とコンデンサを形成す
る。抵抗Ｒと組み合わせてコンデンサーは遅延ラインを
供する。保護された入力段１１０に到達した望まれない
パルスの若干の遅延は入力段１１０の周囲でそれをシャ
ントするためのよりよい機会を提供する。
拡散することはＰ型材料とＮ基板との間の接合を本質的
に生ずる。接合は寄生ダイオードＤとして動作する。ダ
イオードＤのアノード６１０は拡散抵抗Ｒに接続され、
一方でダイオードのカソード６１５はＶＤＤバスに接続
される。拡散抵抗Ｒはまた基板とコンデンサを形成す
る。抵抗Ｒと組み合わせてコンデンサーは遅延ラインを
供する。保護された入力段１１０に到達した望まれない
パルスの若干の遅延は入力段１１０の周囲でそれをシャ
ントするためのよりよい機会を提供する。
【００３１】例としてＰ型拡散抵抗Ｒは約２００オーム
の値を有する。大きな拡散抵抗Ｒは通常より高いＥＳＤ
誤動作閾値に導く。しかしながらこれはチップの正常な
動作に対して望ましくない入力パッド１０５と入力段１
１０との間のより長いＲＣ遅延に導く。ＰＭＯＳデバイ
スは４つのＥＳＤ路を供し、ＶＤＤ及びＶＳＳの両方に
対して正及び負の所望でないパルス又はＥＳＤをシャン
トするために用いられる。４つのＰＭＯＳデバイスの２
つＰ２、Ｐ３は厚酸化膜デバイスであり、一方残りの２
つのＰＭＯＳデバイスＰ４，Ｐ５は薄酸化膜ＰＭＯＳデ
バイスである。
の値を有する。大きな拡散抵抗Ｒは通常より高いＥＳＤ
誤動作閾値に導く。しかしながらこれはチップの正常な
動作に対して望ましくない入力パッド１０５と入力段１
１０との間のより長いＲＣ遅延に導く。ＰＭＯＳデバイ
スは４つのＥＳＤ路を供し、ＶＤＤ及びＶＳＳの両方に
対して正及び負の所望でないパルス又はＥＳＤをシャン
トするために用いられる。４つのＰＭＯＳデバイスの２
つＰ２、Ｐ３は厚酸化膜デバイスであり、一方残りの２
つのＰＭＯＳデバイスＰ４，Ｐ５は薄酸化膜ＰＭＯＳデ
バイスである。
【００３２】第一の厚酸化膜ＰＭＯＳデバイスＰ２はそ
のソース６２０を入力パッド１０５（即ち端子１７０）
に接続され、そのドレイン６２３を共通ＶＳＳバスに接
続される。共通ＶＳＳバスは接地されるが電圧供給源Ｖ
ＳＳに接続される。第二の厚酸化膜ＰＭＯＳデバイスＰ
３はそのドレイン６２６を入力パッド１０５に接続さ
れ、そのソース６３０を電圧供給源ＶＤＤに接続される
ＶＤＤバスに接続される。Ｐ２のゲート６３３及びＰ３
のゲート６３６はまた入力パッド１０５に接続される。
例としてＰ２，Ｐ３のゲート６３３、６３６は金属であ
る。
のソース６２０を入力パッド１０５（即ち端子１７０）
に接続され、そのドレイン６２３を共通ＶＳＳバスに接
続される。共通ＶＳＳバスは接地されるが電圧供給源Ｖ
ＳＳに接続される。第二の厚酸化膜ＰＭＯＳデバイスＰ
３はそのドレイン６２６を入力パッド１０５に接続さ
れ、そのソース６３０を電圧供給源ＶＤＤに接続される
ＶＤＤバスに接続される。Ｐ２のゲート６３３及びＰ３
のゲート６３６はまた入力パッド１０５に接続される。
例としてＰ２，Ｐ３のゲート６３３、６３６は金属であ
る。
【００３３】第一の薄酸化膜ＰＭＯＳデバイスＰ４はそ
のソース６４０をそのゲート６４３に結合される。相互
接続されたソース６４０とゲート６４３はまた端子１５
５に接続される。Ｐ４のドレイン６４６はＶＳＳバスに
接続される。第二の薄酸化膜ＰＭＯＳデバイスＰ５はそ
のドレイン６５０を端子１５５に接続される。Ｐ５のゲ
ート６５３とソース６５６は相互接続され、ＶＤＤバス
に接続される。例としてＰ４，Ｐ５のゲート６４３、６
５３はポリシリコンである。
のソース６４０をそのゲート６４３に結合される。相互
接続されたソース６４０とゲート６４３はまた端子１５
５に接続される。Ｐ４のドレイン６４６はＶＳＳバスに
接続される。第二の薄酸化膜ＰＭＯＳデバイスＰ５はそ
のドレイン６５０を端子１５５に接続される。Ｐ５のゲ
ート６５３とソース６５６は相互接続され、ＶＤＤバス
に接続される。例としてＰ４，Ｐ５のゲート６４３、６
５３はポリシリコンである。
【００３４】厚酸化膜ＰＭＯＳデバイスＰ２，Ｐ３は第
一のＥＳＤ保護を形成する一方で拡散抵抗Ｒと薄酸化膜
ＰＭＯＳデバイスＰ４，Ｐ５は第二のＥＳＤ保護を形成
する。拡散抵抗Ｒは薄酸化膜ＰＭＯＳデバイスＰ４，Ｐ
５に対するＥＳＤ電流制限を供する。進歩したＣＭＯＳ
技術を用いることは厚酸化膜ＭＯＳデバイスにより供さ
れたＥＳＤ保護を劣化するが、厚酸化膜ＰＭＯＳのドレ
イン内に深いウエル領域を挿入することはこの問題を克
服する（Ｙ．Ｓ．Ｈｕ、Ｈ．Ｒ．Ｌｉａｕｈ、Ｍ．Ｃ．
Ｃｈａｎｇ等による「"High Density Input Protection
Circuit Design in 1.2μｍ CMOS Technology",」1987
EOS/ ESD Symp.Proc.,EOS-9,pp.179-185 ）。本発明の
ＥＳＤ保護回路６００の厚酸化膜ＰＭＯＳデバイスＰ
２，Ｐ３は図８に関連して以下に説明する如くそれらの
ドレインとソース内に挿入されるような深いウエルを有
する。
一のＥＳＤ保護を形成する一方で拡散抵抗Ｒと薄酸化膜
ＰＭＯＳデバイスＰ４，Ｐ５は第二のＥＳＤ保護を形成
する。拡散抵抗Ｒは薄酸化膜ＰＭＯＳデバイスＰ４，Ｐ
５に対するＥＳＤ電流制限を供する。進歩したＣＭＯＳ
技術を用いることは厚酸化膜ＭＯＳデバイスにより供さ
れたＥＳＤ保護を劣化するが、厚酸化膜ＰＭＯＳのドレ
イン内に深いウエル領域を挿入することはこの問題を克
服する（Ｙ．Ｓ．Ｈｕ、Ｈ．Ｒ．Ｌｉａｕｈ、Ｍ．Ｃ．
Ｃｈａｎｇ等による「"High Density Input Protection
Circuit Design in 1.2μｍ CMOS Technology",」1987
EOS/ ESD Symp.Proc.,EOS-9,pp.179-185 ）。本発明の
ＥＳＤ保護回路６００の厚酸化膜ＰＭＯＳデバイスＰ
２，Ｐ３は図８に関連して以下に説明する如くそれらの
ドレインとソース内に挿入されるような深いウエルを有
する。
【００３５】厚酸化膜ゲートを有することはＭＯＳデバ
イスのターンオン電圧を増加する。厚酸化膜デバイスＰ
２，Ｐ３は約１６ボルト以上及びー１６ボルト以下のタ
ーンオン電圧を典型的にそれぞれ有する。斯くして厚酸
化膜デバイスＰ２のターンオン電圧は５ボルトより非常
に大きく、これは入力段１１０のＭＯＳデバイスの正常
な動作中に用いられるＶＤＤバス上の電圧レベルであ
る。故に厚酸化膜デバイスＰ２、Ｐ３の金属ゲート６３
３、６３６を入力パッド１０５に接続することは入力段
１１０の動作に悪影響を与えない。何故ならば厚酸化膜
デバイスＰ２，Ｐ３は入力段１１０の正常な動作電圧範
囲である５ボルトでオフのままであるからである。
イスのターンオン電圧を増加する。厚酸化膜デバイスＰ
２，Ｐ３は約１６ボルト以上及びー１６ボルト以下のタ
ーンオン電圧を典型的にそれぞれ有する。斯くして厚酸
化膜デバイスＰ２のターンオン電圧は５ボルトより非常
に大きく、これは入力段１１０のＭＯＳデバイスの正常
な動作中に用いられるＶＤＤバス上の電圧レベルであ
る。故に厚酸化膜デバイスＰ２、Ｐ３の金属ゲート６３
３、６３６を入力パッド１０５に接続することは入力段
１１０の動作に悪影響を与えない。何故ならば厚酸化膜
デバイスＰ２，Ｐ３は入力段１１０の正常な動作電圧範
囲である５ボルトでオフのままであるからである。
【００３６】更にまた金属ゲート６３３、６３６を入力
パッド１０５に接続することは実質的な利益を供し、即
ち厚酸化膜デバイスＰ２，Ｐ３のターンオン速度を増加
する。これは速いスパイクに対して鋭い立ち上がり時間
と狭いパルス幅を有する増加されたＥＳＤ保護を提供す
る。Ｂ．本発明の回路の動作 入力段１１０の薄酸化膜ＰＭＯＳ Ｐ１は厚酸化膜ＰＭ
ＯＳデバイスＰ３と拡散抵抗Ｒと薄酸化膜ＰＭＯＳデバ
イスＰ５とによるＥＳＤ損傷に対して保護されている。
入力段１１０の薄酸化膜ＮＭＯＳ Ｎ１は薄酸化膜デバ
イスＰ２と拡散抵抗Ｒと薄酸化膜ＰＭＯＳデバイスＰ４
とにより保護される。ＥＳＤ保護を供することに加えて
本発明の回路６００はまた入力パッド１０５から印加さ
れた入力信号の電圧をクランプする。
パッド１０５に接続することは実質的な利益を供し、即
ち厚酸化膜デバイスＰ２，Ｐ３のターンオン速度を増加
する。これは速いスパイクに対して鋭い立ち上がり時間
と狭いパルス幅を有する増加されたＥＳＤ保護を提供す
る。Ｂ．本発明の回路の動作 入力段１１０の薄酸化膜ＰＭＯＳ Ｐ１は厚酸化膜ＰＭ
ＯＳデバイスＰ３と拡散抵抗Ｒと薄酸化膜ＰＭＯＳデバ
イスＰ５とによるＥＳＤ損傷に対して保護されている。
入力段１１０の薄酸化膜ＮＭＯＳ Ｎ１は薄酸化膜デバ
イスＰ２と拡散抵抗Ｒと薄酸化膜ＰＭＯＳデバイスＰ４
とにより保護される。ＥＳＤ保護を供することに加えて
本発明の回路６００はまた入力パッド１０５から印加さ
れた入力信号の電圧をクランプする。
【００３７】１．電圧クランプ動作 正常動作条件中でＥＳＤ保護回路６００（Ｐ２，Ｐ３，
Ｐ４，Ｐ５）のＰＭＯＳデバイスはオフである。何故な
らばそれらのターンオン電圧は入力段１１０の正常動作
電圧範囲である５ボルトより非常に高いからである。薄
酸化膜ＰＭＯＳデバイスＰ４，Ｐ５はオフである。何故
ならばそれらのゲート６４３、６５３はそれらのソース
６４０、６５６に接続されているからである。ＶＤＤと
ＶＳＳによりバイアスされるＣＭＯＳ ＩＣの正常動作
中の電圧クランプは以下のように生ずる。そのゲート６
４３がそのソース６４０に短絡されるがＶＤＤノードに
接続されない薄酸化膜ＰＭＯＳ Ｐ４は端子１５５上に
現れた信号（即ち入力段１１０のＰ１，Ｎ１のゲート１
４５、１５０に印加された入力信号）の予期しない低電
圧レベルを所定のレベルにクランプする。例えば負のス
パイク又はパルスが入力段１１０の入力端子１５５上に
現れ、それから薄酸化膜ＰＭＯＳ Ｐ４はターンオン
し、端子１５５上の電圧をＶＳＳにプルダウンする。こ
れは入力信号をー１ボルトの所定のレベルにクランプす
る。即ちいったん薄酸化膜ＰＭＯＳ Ｐ４がターンオン
すると端子１５５での入力信号の電圧レベルはー１ボル
ト以下には低下し得ない。薄酸化膜ＰＭＯＳデバイスの
閾値電圧はミクロン以下のＣＭＯＳ技術で約−０．８か
らー１ボルトである。
Ｐ４，Ｐ５）のＰＭＯＳデバイスはオフである。何故な
らばそれらのターンオン電圧は入力段１１０の正常動作
電圧範囲である５ボルトより非常に高いからである。薄
酸化膜ＰＭＯＳデバイスＰ４，Ｐ５はオフである。何故
ならばそれらのゲート６４３、６５３はそれらのソース
６４０、６５６に接続されているからである。ＶＤＤと
ＶＳＳによりバイアスされるＣＭＯＳ ＩＣの正常動作
中の電圧クランプは以下のように生ずる。そのゲート６
４３がそのソース６４０に短絡されるがＶＤＤノードに
接続されない薄酸化膜ＰＭＯＳ Ｐ４は端子１５５上に
現れた信号（即ち入力段１１０のＰ１，Ｎ１のゲート１
４５、１５０に印加された入力信号）の予期しない低電
圧レベルを所定のレベルにクランプする。例えば負のス
パイク又はパルスが入力段１１０の入力端子１５５上に
現れ、それから薄酸化膜ＰＭＯＳ Ｐ４はターンオン
し、端子１５５上の電圧をＶＳＳにプルダウンする。こ
れは入力信号をー１ボルトの所定のレベルにクランプす
る。即ちいったん薄酸化膜ＰＭＯＳ Ｐ４がターンオン
すると端子１５５での入力信号の電圧レベルはー１ボル
ト以下には低下し得ない。薄酸化膜ＰＭＯＳデバイスの
閾値電圧はミクロン以下のＣＭＯＳ技術で約−０．８か
らー１ボルトである。
【００３８】他方で端子１７０上の入力信号が（ＶＤＤ
＋Ｏ．５）ボルト以上に、即ちその上に正のパルスのた
めに増加したときに拡散抵抗Ｒにより形成されたダイオ
ードＤはターンオンし、入力信号をＶＤＤにプルアップ
する。これは入力信号を最大値５．５ボルト（即ちＶＤ
Ｄ＋Ｏ．５ボルト、ここでＶＤＤは５ボルト）にクラン
プする。
＋Ｏ．５）ボルト以上に、即ちその上に正のパルスのた
めに増加したときに拡散抵抗Ｒにより形成されたダイオ
ードＤはターンオンし、入力信号をＶＤＤにプルアップ
する。これは入力信号を最大値５．５ボルト（即ちＶＤ
Ｄ＋Ｏ．５ボルト、ここでＶＤＤは５ボルト）にクラン
プする。
【００３９】入力信号の変遷、又はノイズは入力パッド
１０５の端子１７０から入来する入力信号上に現れるよ
うに正のオーバーシュート又は負のアンダーシュートの
ようなスパイク又はパルスを引き起こす。しかしながら
ＥＳＤ保護回路６００は上記のように概略５．５ボルト
と−１ボルトの間に入力電圧をクランプする。故に本発
明のＥＳＤ保護回路６００はスパイクを入力段からシャ
ントすることによりＥＳＤ保護を達成するのみならず、
入力信号上に電圧クランプ効果を提供する。
１０５の端子１７０から入来する入力信号上に現れるよ
うに正のオーバーシュート又は負のアンダーシュートの
ようなスパイク又はパルスを引き起こす。しかしながら
ＥＳＤ保護回路６００は上記のように概略５．５ボルト
と−１ボルトの間に入力電圧をクランプする。故に本発
明のＥＳＤ保護回路６００はスパイクを入力段からシャ
ントすることによりＥＳＤ保護を達成するのみならず、
入力信号上に電圧クランプ効果を提供する。
【００４０】２．ＥＳＤ保護 入力パッド１０５に接続されたＩＣチップの信号ピン上
に現れるＥＳＤストレス状態の４つのモードがある。４
つのＥＳＤストレスモードはＩＣチップのＶＳＳ，ＶＤ
Ｄピンに接続されたＶＤＤ，ＶＳＳバスの両方に関する
ＥＳＤ電圧の正と負の極性に関する。４つの異なるＥＳ
Ｄストレスモードは以下の通りである： １．ＰＳモード： ＶＤＤピンが浮遊状態であるときに
信号ピンでのＥＳＤストレスが接地されたＶＳＳピンに
関して正のＥＳＤ電圧である場合。
に現れるＥＳＤストレス状態の４つのモードがある。４
つのＥＳＤストレスモードはＩＣチップのＶＳＳ，ＶＤ
Ｄピンに接続されたＶＤＤ，ＶＳＳバスの両方に関する
ＥＳＤ電圧の正と負の極性に関する。４つの異なるＥＳ
Ｄストレスモードは以下の通りである： １．ＰＳモード： ＶＤＤピンが浮遊状態であるときに
信号ピンでのＥＳＤストレスが接地されたＶＳＳピンに
関して正のＥＳＤ電圧である場合。
【００４１】２．ＮＳモード： ＶＤＤピンが浮遊状態
であるときに信号ピンでのＥＳＤストレスが接地された
ＶＳＳピンに関して負のＥＳＤ電圧である場合。 ３．ＰＤモード： ＶＳＳピンが浮遊状態であるときに
信号ピンでのＥＳＤストレスが接地されたＶＤＤピンに
関して正のＥＳＤ電圧である場合。
であるときに信号ピンでのＥＳＤストレスが接地された
ＶＳＳピンに関して負のＥＳＤ電圧である場合。 ３．ＰＤモード： ＶＳＳピンが浮遊状態であるときに
信号ピンでのＥＳＤストレスが接地されたＶＤＤピンに
関して正のＥＳＤ電圧である場合。
【００４２】４．ＮＤモード： ＶＳＳピンが浮遊状態
であるときに信号ピンでのＥＳＤストレスが接地された
ＶＤＤピンに関して負のＥＳＤ電圧である場合。 ＰＳモードでは正のＥＳＤ電圧が拡散抵抗Ｒを介して薄
酸化膜ＰＭＯＳデバイスＰ４のソース６４０に印加され
る。正のＥＳＤ電圧がＣＭＯＳプロセスに依存する約１
３ボルトの薄酸化膜デバイスＰ４の降伏又はスナップバ
ック電圧Ｖｓｂより大きいときには薄酸化膜ＰＭＯＳデ
バイスＰ４は降伏によりターンオンされる。何故ならば
それのゲート６４３はそのソース６４０に接続されるか
らである。これは端子１５５で正のＥＳＤ電圧を約１３
ボルトにクランプする。
であるときに信号ピンでのＥＳＤストレスが接地された
ＶＤＤピンに関して負のＥＳＤ電圧である場合。 ＰＳモードでは正のＥＳＤ電圧が拡散抵抗Ｒを介して薄
酸化膜ＰＭＯＳデバイスＰ４のソース６４０に印加され
る。正のＥＳＤ電圧がＣＭＯＳプロセスに依存する約１
３ボルトの薄酸化膜デバイスＰ４の降伏又はスナップバ
ック電圧Ｖｓｂより大きいときには薄酸化膜ＰＭＯＳデ
バイスＰ４は降伏によりターンオンされる。何故ならば
それのゲート６４３はそのソース６４０に接続されるか
らである。これは端子１５５で正のＥＳＤ電圧を約１３
ボルトにクランプする。
【００４３】クランプすることは入力段１１０のゲート
酸化膜１４５、１５０を保護する。ＥＳＤパルスにより
降伏する薄酸化膜Ｐ４により拡散抵抗Ｒを通過する電流
は厚酸化膜ＰＭＯＳデバイスＰ２のソース６２０で約
（｜Ｖｓｂ４｜＋Ｉ4 Ｒ）に電圧を降下し、それは ＶS2＝（｜Ｖｓｂ４｜＋Ｉ4 Ｒ） である。ここで： ＶS2は薄酸化膜ＰＭＯＳデバイスＰ
２のソース６２０上の電圧であり、Ｖｓｂ４は薄酸化膜
ＰＭＯＳデバイスＰ４のスナップバック電圧であり、Ｉ
4 はソース６４０からドレイン６４６へスナップバック
された薄酸化膜ＰＭＯＳデバイスＰ４を通過する電流で
あり、Ｒは拡散抵抗Ｒの抵抗である。
酸化膜１４５、１５０を保護する。ＥＳＤパルスにより
降伏する薄酸化膜Ｐ４により拡散抵抗Ｒを通過する電流
は厚酸化膜ＰＭＯＳデバイスＰ２のソース６２０で約
（｜Ｖｓｂ４｜＋Ｉ4 Ｒ）に電圧を降下し、それは ＶS2＝（｜Ｖｓｂ４｜＋Ｉ4 Ｒ） である。ここで： ＶS2は薄酸化膜ＰＭＯＳデバイスＰ
２のソース６２０上の電圧であり、Ｖｓｂ４は薄酸化膜
ＰＭＯＳデバイスＰ４のスナップバック電圧であり、Ｉ
4 はソース６４０からドレイン６４６へスナップバック
された薄酸化膜ＰＭＯＳデバイスＰ４を通過する電流で
あり、Ｒは拡散抵抗Ｒの抵抗である。
【００４４】厚酸化膜デバイスＰ２のソース電圧ＶS2が
Ｐ２の降伏電圧、ＣＭＯＳプロセスに依存し約１６ボル
ト以上であるときにはＰ２は降伏によりターンオンされ
る。これはＥＳＤ電流をＶＳＳバスにシャントされるよ
うにする。斯くしてＥＳＤ電流は厚酸化膜ＰＭＯＳデバ
イスＰ２により主に放電され、一方薄酸化膜ＰＭＯＳデ
バイスＰ４はゲート１４５、１５０を保護するために入
力段１１０の入力電圧をクランプする。
Ｐ２の降伏電圧、ＣＭＯＳプロセスに依存し約１６ボル
ト以上であるときにはＰ２は降伏によりターンオンされ
る。これはＥＳＤ電流をＶＳＳバスにシャントされるよ
うにする。斯くしてＥＳＤ電流は厚酸化膜ＰＭＯＳデバ
イスＰ２により主に放電され、一方薄酸化膜ＰＭＯＳデ
バイスＰ４はゲート１４５、１５０を保護するために入
力段１１０の入力電圧をクランプする。
【００４５】薄酸化膜ＰＭＯＳデバイスＰ４はそのドレ
イン６４６とそのソース６４０との間（図８を参照）の
短絡チャンネル（図８の８２０）を有する。Ｐ４のチャ
ンネルが短いほど薄酸化膜ＰＭＯＳデバイスＰ４のスナ
ップバック電圧｜Ｖｓｂ４｜はより小さい。Ｐ４を通過
する電流Ｉ4 は薄酸化膜ＰＭＯＳ Ｐ４デバイスの寸法
に比例する。同様に抵抗Ｒの値はｐ型拡散領域の大きさ
に比例する。故にＰ４の大きさと抵抗Ｒとを変えること
により適切なＥＳＤ保護回路６００が設計されうる。
イン６４６とそのソース６４０との間（図８を参照）の
短絡チャンネル（図８の８２０）を有する。Ｐ４のチャ
ンネルが短いほど薄酸化膜ＰＭＯＳデバイスＰ４のスナ
ップバック電圧｜Ｖｓｂ４｜はより小さい。Ｐ４を通過
する電流Ｉ4 は薄酸化膜ＰＭＯＳ Ｐ４デバイスの寸法
に比例する。同様に抵抗Ｒの値はｐ型拡散領域の大きさ
に比例する。故にＰ４の大きさと抵抗Ｒとを変えること
により適切なＥＳＤ保護回路６００が設計されうる。
【００４６】ＮＳモードでは薄酸化膜ＰＭＯＳデバイス
Ｐ４は順方向導電性（ｆｏｒｗａｒｄ ｃｏｎｄｕｃｔ
ｉｎｇ）である。何故ならば負の電圧が入力パッド１０
５に印加されるからである。故に拡散抵抗Ｒの助けでＥ
ＳＤ電流は順方向導電性Ｐ４によりバイパスされる。こ
の順方向導電性Ｐ４条件はＨＢＭの１０ｋｖより以上の
ＥＳＤに対して保護する非常に高いＥＳＤ保護能力を有
する。
Ｐ４は順方向導電性（ｆｏｒｗａｒｄ ｃｏｎｄｕｃｔ
ｉｎｇ）である。何故ならば負の電圧が入力パッド１０
５に印加されるからである。故に拡散抵抗Ｒの助けでＥ
ＳＤ電流は順方向導電性Ｐ４によりバイパスされる。こ
の順方向導電性Ｐ４条件はＨＢＭの１０ｋｖより以上の
ＥＳＤに対して保護する非常に高いＥＳＤ保護能力を有
する。
【００４７】ＰＤモードでは入力パッド１０５の端子１
７０でＥＳＤストレスは接地されたＶＤＤバスに関して
正のＥＳＤ電圧であり、ＶＳＳバスが浮遊するときには
ダイオードＤは順バイアスになり、導電性となる。順方
向導電性ダイオードＤはＥＳＤ電流をＶＤＤバスに対し
てシャントする。順方向条件の元のダイオードＤは非常
に高いＥＳＤ保護能力をまた有する。
７０でＥＳＤストレスは接地されたＶＤＤバスに関して
正のＥＳＤ電圧であり、ＶＳＳバスが浮遊するときには
ダイオードＤは順バイアスになり、導電性となる。順方
向導電性ダイオードＤはＥＳＤ電流をＶＤＤバスに対し
てシャントする。順方向条件の元のダイオードＤは非常
に高いＥＳＤ保護能力をまた有する。
【００４８】ＮＤモードでは、入力パッド１０５の端子
１７０のＥＳＤストレスは接地されたＶＤＤバスに関し
て正のＥＳＤ電圧であり、ＶＳＳバスが浮遊するときに
は負のＥＳＤ電圧が拡散抵抗Ｒを通して短絡チャンネル
薄酸化膜ＰＭＯＳデバイスＰ５のドレイン６５０に印加
される。負のＥＳＤ電圧がＣＭＯＳプロセスに依存する
約ー１３ボルトの薄酸化膜ＰＭＯＳデバイスＰ４の降伏
スナップバック電圧Ｖｓｂより小さいときには、薄酸化
膜ＰＭＯＳデバイスＰ５はそれのゲート６５３がそのソ
ース６５６に接続されているので降伏によりターンオン
される。これは負のＥＳＤ電圧を約ー１３ボルトにクラ
ンプする。斯くして入力段１１０のＰ１，Ｎ１のゲート
１４５、１５０は保護される。
１７０のＥＳＤストレスは接地されたＶＤＤバスに関し
て正のＥＳＤ電圧であり、ＶＳＳバスが浮遊するときに
は負のＥＳＤ電圧が拡散抵抗Ｒを通して短絡チャンネル
薄酸化膜ＰＭＯＳデバイスＰ５のドレイン６５０に印加
される。負のＥＳＤ電圧がＣＭＯＳプロセスに依存する
約ー１３ボルトの薄酸化膜ＰＭＯＳデバイスＰ４の降伏
スナップバック電圧Ｖｓｂより小さいときには、薄酸化
膜ＰＭＯＳデバイスＰ５はそれのゲート６５３がそのソ
ース６５６に接続されているので降伏によりターンオン
される。これは負のＥＳＤ電圧を約ー１３ボルトにクラ
ンプする。斯くして入力段１１０のＰ１，Ｎ１のゲート
１４５、１５０は保護される。
【００４９】拡散抵抗を通る電流は約（Ｖｓｂ５−Ｉ5
Ｒ）である薄酸化膜デバイスＰ３のドレイン６２６上の
電圧ＶD3を引き起こし、それは ＶD3＝（Ｖｓｂ５−Ｉ5 Ｒ） である。ここで： Ｖｓｂ５は負の値を有する薄酸化膜
ＰＭＯＳデバイスＰ５のスナップバック電圧であり、Ｉ
5 は正の値であり、ソース６５７からドレイン６５０へ
スナップバックされた薄酸化膜ＰＭＯＳデバイスＰ５を
通る電流であり、Ｒは拡散抵抗Ｒの抵抗値である。
Ｒ）である薄酸化膜デバイスＰ３のドレイン６２６上の
電圧ＶD3を引き起こし、それは ＶD3＝（Ｖｓｂ５−Ｉ5 Ｒ） である。ここで： Ｖｓｂ５は負の値を有する薄酸化膜
ＰＭＯＳデバイスＰ５のスナップバック電圧であり、Ｉ
5 は正の値であり、ソース６５７からドレイン６５０へ
スナップバックされた薄酸化膜ＰＭＯＳデバイスＰ５を
通る電流であり、Ｒは拡散抵抗Ｒの抵抗値である。
【００５０】厚酸化膜デバイスＰ３のドレイン電圧ＶD3
がＣＭＯＳプロセスに依存する約ー１６ボルトのＰ３の
降伏電圧以下であるときにＰ３は降伏によりターンオン
される。これはＥＳＤ電流をＶＤＤバスにシャントされ
るようにする。斯くしてＥＳＤ電流は主に厚酸化膜ＰＭ
ＯＳデバイスＰ３により放電され、一方で薄酸化膜ＰＭ
ＯＳデバイスＰ５は入力段１１０のゲート酸化膜１４
５、１５０の入力電圧をクランプする。
がＣＭＯＳプロセスに依存する約ー１６ボルトのＰ３の
降伏電圧以下であるときにＰ３は降伏によりターンオン
される。これはＥＳＤ電流をＶＤＤバスにシャントされ
るようにする。斯くしてＥＳＤ電流は主に厚酸化膜ＰＭ
ＯＳデバイスＰ３により放電され、一方で薄酸化膜ＰＭ
ＯＳデバイスＰ５は入力段１１０のゲート酸化膜１４
５、１５０の入力電圧をクランプする。
【００５１】Ｐ５のチャンネルが短いほど薄酸化膜ＰＭ
ＯＳデバイスＰ５のスナップバック電圧｜Ｖｓｂ５｜は
より小さくなる。Ｐ５を通過する電流Ｉ5 は薄酸化膜Ｐ
ＭＯＳ Ｐ５デバイスの寸法に比例する。故にＰ５の大
きさと抵抗Ｒとを変えることにより適切なＥＳＤ保護回
路６００が設計されうる。Ｃ．本発明の回路のレイアウト シリコン集積回路チップ上の図６の回路の好ましいレイ
アウトは図７、８に示される。好ましいレイアウトは図
７に示されるコンパクトレイアウト形式を提供する。図
７は入力パッド１０５とＶＤＤ、ＶＳＳバスに接続され
たＥＳＤ保護回路６００のレイアウトの平面図である。
端子１７０は入力パッド１０５をＥＳＤ保護回路６００
に接続し、一方で端子１５５はＥＳＤ保護回路６００を
入力段１１０に接続する。
ＯＳデバイスＰ５のスナップバック電圧｜Ｖｓｂ５｜は
より小さくなる。Ｐ５を通過する電流Ｉ5 は薄酸化膜Ｐ
ＭＯＳ Ｐ５デバイスの寸法に比例する。故にＰ５の大
きさと抵抗Ｒとを変えることにより適切なＥＳＤ保護回
路６００が設計されうる。Ｃ．本発明の回路のレイアウト シリコン集積回路チップ上の図６の回路の好ましいレイ
アウトは図７、８に示される。好ましいレイアウトは図
７に示されるコンパクトレイアウト形式を提供する。図
７は入力パッド１０５とＶＤＤ、ＶＳＳバスに接続され
たＥＳＤ保護回路６００のレイアウトの平面図である。
端子１７０は入力パッド１０５をＥＳＤ保護回路６００
に接続し、一方で端子１５５はＥＳＤ保護回路６００を
入力段１１０に接続する。
【００５２】
【外２】
【００５３】拡散抵抗Ｒは端子１５５と端子１７０の間
に接続される。ＥＳＤ保護回路６００の外縁は
に接続される。ＥＳＤ保護回路６００の外縁は
【００５４】
【外３】
【００５５】ガードリング７１０を有する。付加的な
【００５６】
【外４】
【００５７】ガードリング７２０は
【００５８】
【外５】
【００５９】ガードリング７１０内に位置する。
【００６０】
【外６】
【００６１】ガードリング７１０、７２０の目的は入力
段１１０の出力１６０に結合された内部回路のＶＤＤ対
ＶＳＳラッチアップを防ぐことにある。ＣＭＯＳ ＩＣ
の内部回路のＶＤＤ対ＶＳＳラッチアップはさもなけれ
ば入力パッド１０５とＥＳＤ保護回路６００上に現れる
入力信号のオーバーシュート又はアンダーシュートによ
りトリガーされる。
段１１０の出力１６０に結合された内部回路のＶＤＤ対
ＶＳＳラッチアップを防ぐことにある。ＣＭＯＳ ＩＣ
の内部回路のＶＤＤ対ＶＳＳラッチアップはさもなけれ
ば入力パッド１０５とＥＳＤ保護回路６００上に現れる
入力信号のオーバーシュート又はアンダーシュートによ
りトリガーされる。
【００６２】
【外７】
【００６３】ガードリング７１０、７２０は入力信号の
オーバーシュート又はアンダーシュートにより発生され
る余分な基板電流を減少しうる。これは注入された基板
電流がＣＭＯＳ ＩＣの内部回路内でＶＤＤ対ＶＳＳラ
ッチアップを引き起こすことを防止する。図７に示され
たこのレイアウト７００ではＥＳＤ保護回路６００の全
ての素子とラッチアップ防止ガードリング７１０、７２
０は効果的にレイアウト領域を減少するよう相互に併合
される。図７の破線Ａ−Ａ’は図８の対応する断面図を
示すために用いられる。
オーバーシュート又はアンダーシュートにより発生され
る余分な基板電流を減少しうる。これは注入された基板
電流がＣＭＯＳ ＩＣの内部回路内でＶＤＤ対ＶＳＳラ
ッチアップを引き起こすことを防止する。図７に示され
たこのレイアウト７００ではＥＳＤ保護回路６００の全
ての素子とラッチアップ防止ガードリング７１０、７２
０は効果的にレイアウト領域を減少するよう相互に併合
される。図７の破線Ａ−Ａ’は図８の対応する断面図を
示すために用いられる。
【００６４】図８にそれぞれ
【００６５】
【外８】
【００６６】ガードリング７１０、７２０を示し、ここ
で
で
【００６７】
【外９】
【００６８】ガードリング７１０はＶＳＳバスに接続さ
れ、これは通常接地されており、
れ、これは通常接地されており、
【００６９】
【外１０】
【００７０】ガードリング７２０はＶＤＤバスに接続さ
れる。ＰＭＯＳデバイス（図６の厚及び薄両方の酸化膜
ＰＭＯＳデバイスＰ２，Ｐ３，Ｐ４，Ｐ５）のドレイン
とソースと同様に
れる。ＰＭＯＳデバイス（図６の厚及び薄両方の酸化膜
ＰＭＯＳデバイスＰ２，Ｐ３，Ｐ４，Ｐ５）のドレイン
とソースと同様に
【００７１】
【外１１】
【００７２】ガードリング７１０はＰ＋拡散領域であ
る。例として各Ｐ＋拡散領域７１０の幅は６μｍであ
る。ＶＳＳバスに接続される外側の
る。例として各Ｐ＋拡散領域７１０の幅は６μｍであ
る。ＶＳＳバスに接続される外側の
【００７３】
【外１２】
【００７４】拡散領域は寄生ｐ−ｎ−ｐトランジスタの
コレクタガードリング７１０として動作する。ベースガ
ードリング７２０として動作するＮ＋拡散領域は５μｍ
幅であり、ＶＤＤバスに接続される。深いＰウエル領域
は６μｍ
コレクタガードリング７１０として動作する。ベースガ
ードリング７２０として動作するＮ＋拡散領域は５μｍ
幅であり、ＶＤＤバスに接続される。深いＰウエル領域
は６μｍ
【００７５】
【外１３】
【００７６】拡散領域の幾つかの中に設けられる。特に
深いＰウエル領域は以下のような
深いＰウエル領域は以下のような
【００７７】
【外１４】
【００７８】拡散領域内に設けられる：外側ガードリン
グ７１０、Ｐ２のドレイン６２３、Ｐ２のソース６２０
又はＰ３のドレイン６２６、Ｐ３のソース６３０、Ｐ４
のソース６４０又はＰ５のドレイン６５０。ＭＯＳデバ
イスのドレインとソース構造内に挿入された深いＰウエ
ルはＥＳＤ電流流入路を増加し、これらのＭＯＳデバイ
スのＥＳＤ保護能力を向上する。例えばＰウエル領域の
深さは約３μｍである。
グ７１０、Ｐ２のドレイン６２３、Ｐ２のソース６２０
又はＰ３のドレイン６２６、Ｐ３のソース６３０、Ｐ４
のソース６４０又はＰ５のドレイン６５０。ＭＯＳデバ
イスのドレインとソース構造内に挿入された深いＰウエ
ルはＥＳＤ電流流入路を増加し、これらのＭＯＳデバイ
スのＥＳＤ保護能力を向上する。例えばＰウエル領域の
深さは約３μｍである。
【００７９】第一のＥＳＤ保護に供されるＰ２，Ｐ３
ＭＯＳデバイスのチャンネル長さ８１０は２μｍであ
る。第二のＥＳＤ保護に供されるＰ４，Ｐ５ ＭＯＳデ
バイスのチャンネル長さ８２０は１μｍである。Ｐ２，
Ｐ３，Ｐ４，Ｐ５のゲートの縁に対するドレインとソー
ス接点の間隔は重要なレイアウトパラメータである。間
隔は例えば５μｍであり、各接点の大きさは２ｘ２μｍ
2 である（図７には示さず）。Ｐ４，Ｐ５のゲートはチ
ャンネル８２０内のＬＤＤ構造を有する。
ＭＯＳデバイスのチャンネル長さ８１０は２μｍであ
る。第二のＥＳＤ保護に供されるＰ４，Ｐ５ ＭＯＳデ
バイスのチャンネル長さ８２０は１μｍである。Ｐ２，
Ｐ３，Ｐ４，Ｐ５のゲートの縁に対するドレインとソー
ス接点の間隔は重要なレイアウトパラメータである。間
隔は例えば５μｍであり、各接点の大きさは２ｘ２μｍ
2 である（図７には示さず）。Ｐ４，Ｐ５のゲートはチ
ャンネル８２０内のＬＤＤ構造を有する。
【００８０】ＥＳＤ保護回路内の全ての素子が皆Ｐ型デ
バイスである故に本発明のＥＳＤ保護回路内でＶＤＤ対
ＶＳＳラッチアップ問題はない。図７に示すようにＰ
２，Ｐ３，Ｐ４，Ｐ５の構造はガードリング７１０、７
２０と同様に更にレイアウト領域を減少するために互い
に併合される。例として１００ｘ１５０μｍ2 のレイア
ウトでＶＤＤバイアスされたＮ＋拡散領域とＶＳＳバイ
アスされたＰ＋拡散ラッチアップガードリング７１０、
７２０とを含む本発明のＥＳＤ保護回路はＬＤＤ構造を
有する０．８マイクロメーター２ウエルＣＭＯＳプロセ
スにより製造される。その小さなレイアウト領域にもか
かわらず本発明の回路はＶＤＤ及びＶＳＳノードの両方
に対して正又は負の極性のどちらかを有する４キロボル
トＨＢＭ ＥＳＤストレスを越えるＥＳＤレベルに対し
て保護する。
バイスである故に本発明のＥＳＤ保護回路内でＶＤＤ対
ＶＳＳラッチアップ問題はない。図７に示すようにＰ
２，Ｐ３，Ｐ４，Ｐ５の構造はガードリング７１０、７
２０と同様に更にレイアウト領域を減少するために互い
に併合される。例として１００ｘ１５０μｍ2 のレイア
ウトでＶＤＤバイアスされたＮ＋拡散領域とＶＳＳバイ
アスされたＰ＋拡散ラッチアップガードリング７１０、
７２０とを含む本発明のＥＳＤ保護回路はＬＤＤ構造を
有する０．８マイクロメーター２ウエルＣＭＯＳプロセ
スにより製造される。その小さなレイアウト領域にもか
かわらず本発明の回路はＶＤＤ及びＶＳＳノードの両方
に対して正又は負の極性のどちらかを有する４キロボル
トＨＢＭ ＥＳＤストレスを越えるＥＳＤレベルに対し
て保護する。
【００８１】簡単にいえば、本発明は４つの異なるＥＳ
Ｄ直接放電路を有するＥＳＤ保護回路である。これらの
路はＥＳＤストレスの４つのモードに対して保護する。
故に本発明の回路６００はＥＳＤ損傷に対してＣＭＯＳ
ＩＣチップの入力段１１０を完全に保護する、ＰＳ及
びＮＤ ＥＳＤストレスモードではデバイスＰ２，Ｐ３
は主にＥＳＤ電流を放電するためにそれらの降伏条件に
ある。故にＥＳＤ電流はＶＳＳ，ＶＤＤバスに対してシ
ャントされる。深いＰウエル構造を有する厚酸化膜デバ
イスＰ２，Ｐ３はＰＳモードとＮＤモードで薄酸化膜デ
バイスより更に高いＥＳＤストレスに耐えることが可能
である。
Ｄ直接放電路を有するＥＳＤ保護回路である。これらの
路はＥＳＤストレスの４つのモードに対して保護する。
故に本発明の回路６００はＥＳＤ損傷に対してＣＭＯＳ
ＩＣチップの入力段１１０を完全に保護する、ＰＳ及
びＮＤ ＥＳＤストレスモードではデバイスＰ２，Ｐ３
は主にＥＳＤ電流を放電するためにそれらの降伏条件に
ある。故にＥＳＤ電流はＶＳＳ，ＶＤＤバスに対してシ
ャントされる。深いＰウエル構造を有する厚酸化膜デバ
イスＰ２，Ｐ３はＰＳモードとＮＤモードで薄酸化膜デ
バイスより更に高いＥＳＤストレスに耐えることが可能
である。
【００８２】他の２つのＥＳＤストレスモード（ＮＳと
ＰＤモード）では薄酸化膜ＰＭＯＳデバイスＰ４，Ｐ５
及び接合ダイオードＤは順方向導通する。これはまたＥ
ＳＤ電流をＶＳＳ，ＶＤＤバスにシャントする。順方向
導電Ｐ４と接合ダイオードＤは更により高いＥＳＤスト
レスに耐えることが可能である。故に本発明の回路は小
さなレイアウト領域内での高いＥＳＤ誤動作閾値を有す
るＥＳＤ損傷の４つのモードに対して保護する。
ＰＤモード）では薄酸化膜ＰＭＯＳデバイスＰ４，Ｐ５
及び接合ダイオードＤは順方向導通する。これはまたＥ
ＳＤ電流をＶＳＳ，ＶＤＤバスにシャントする。順方向
導電Ｐ４と接合ダイオードＤは更により高いＥＳＤスト
レスに耐えることが可能である。故に本発明の回路は小
さなレイアウト領域内での高いＥＳＤ誤動作閾値を有す
るＥＳＤ損傷の４つのモードに対して保護する。
【００８３】加えてＣＭＯＳ ＩＣの入力段のＥＳＤ電
圧はＰＳとＮＤ ＥＳＤストレスモードで薄酸化膜Ｐ
４，Ｐ５デバイスによりクランプされる。短絡チャンネ
ル薄酸化膜Ｐ４，Ｐ５デバイスのスナップバック電圧は
入力段のＰ１，Ｎ１ ＭＯＳデバイスのゲート酸化膜降
伏電圧より小さい。斯くして薄酸化膜Ｐ１，Ｎ１ ＭＯ
Ｓデバイスのゲートは効果的に保護される。
圧はＰＳとＮＤ ＥＳＤストレスモードで薄酸化膜Ｐ
４，Ｐ５デバイスによりクランプされる。短絡チャンネ
ル薄酸化膜Ｐ４，Ｐ５デバイスのスナップバック電圧は
入力段のＰ１，Ｎ１ ＭＯＳデバイスのゲート酸化膜降
伏電圧より小さい。斯くして薄酸化膜Ｐ１，Ｎ１ ＭＯ
Ｓデバイスのゲートは効果的に保護される。
【００８４】これはラテラルｎｐｎバイポーラトランジ
スタを有するＥＳＤ保護回路と似ていない。ラテラルｎ
ｐｎバイポーラトランジスタはミクロン以下のＣＭＯＳ
技術で入力段の薄酸化膜ＭＯＳデバイスのゲート酸化膜
降伏電圧より高いターンオン電圧を有する。故にミクロ
ン以下のＣＭＯＳ ＩＣでの入力段の薄酸化膜ＭＯＳデ
バイスのゲート酸化膜上に現れるＥＳＤ電圧をクランプ
するためにｎｐｎＢＪＴのみを用いるのは危険である。
スタを有するＥＳＤ保護回路と似ていない。ラテラルｎ
ｐｎバイポーラトランジスタはミクロン以下のＣＭＯＳ
技術で入力段の薄酸化膜ＭＯＳデバイスのゲート酸化膜
降伏電圧より高いターンオン電圧を有する。故にミクロ
ン以下のＣＭＯＳ ＩＣでの入力段の薄酸化膜ＭＯＳデ
バイスのゲート酸化膜上に現れるＥＳＤ電圧をクランプ
するためにｎｐｎＢＪＴのみを用いるのは危険である。
【００８５】本発明はまた小さなレイアウト領域内に本
発明のＥＳＤ保護回路を組み込んだ集積回路を開示す
る。本発明のＥＳＤ保護回路のレイアウト効率はレイア
ウト領域を節約するラッチアップガードリングを共に併
合することにより大幅に改善される。小さなレイアウト
領域と高いＥＳＤ保護能力により本発明のＥＳＤ保護回
路はミクロン以下の技術で用いられるＣＭＯＳ ＶＬＳ
Ｉ／ＵＬＳＩの高密度応用に対して非常に適切である。
発明のＥＳＤ保護回路を組み込んだ集積回路を開示す
る。本発明のＥＳＤ保護回路のレイアウト効率はレイア
ウト領域を節約するラッチアップガードリングを共に併
合することにより大幅に改善される。小さなレイアウト
領域と高いＥＳＤ保護能力により本発明のＥＳＤ保護回
路はミクロン以下の技術で用いられるＣＭＯＳ ＶＬＳ
Ｉ／ＵＬＳＩの高密度応用に対して非常に適切である。
【００８６】本発明はＰ型デバイスをＮ型デバイスに変
えることによりＮウエルＰ基板ＣＭＯＳプロセス内にま
た組み込まれうる。本発明のＥＳＤ保護回路は小さなレ
イアウト領域内でＨＢＭの４キロボルト以上の効果的な
ＥＳＤ保護を供する。加えて本発明のＥＳＤ保護回路は
薄酸化膜Ｐ１，Ｎ１ ＭＯＳデバイスの入力段１１０の
ゲート１４５、１５０に印加された入力信号の電圧レベ
ルをクランプする。これはＶＤＤが５ボルトでＶＳＳが
０ボルトでのＣＭＯＳ ＩＣの正常動作内でゲート１４
５、１５０に印加された入力信号を概略５．５ボルトか
ら−１ボルトまでに制限する。
えることによりＮウエルＰ基板ＣＭＯＳプロセス内にま
た組み込まれうる。本発明のＥＳＤ保護回路は小さなレ
イアウト領域内でＨＢＭの４キロボルト以上の効果的な
ＥＳＤ保護を供する。加えて本発明のＥＳＤ保護回路は
薄酸化膜Ｐ１，Ｎ１ ＭＯＳデバイスの入力段１１０の
ゲート１４５、１５０に印加された入力信号の電圧レベ
ルをクランプする。これはＶＤＤが５ボルトでＶＳＳが
０ボルトでのＣＭＯＳ ＩＣの正常動作内でゲート１４
５、１５０に印加された入力信号を概略５．５ボルトか
ら−１ボルトまでに制限する。
【００８７】本発明のＥＳＤ保護回路は従来の又は進歩
したＣＭＯＳ及びＢｉＣＭＯＳ技術に匹敵し、適切なプ
ロセスである。本発明の上記実施例は例示のみを意図し
たものである。多くの代替実施例は請求項の精神と視野
から離れることなく当業者により実施されうる。
したＣＭＯＳ及びＢｉＣＭＯＳ技術に匹敵し、適切なプ
ロセスである。本発明の上記実施例は例示のみを意図し
たものである。多くの代替実施例は請求項の精神と視野
から離れることなく当業者により実施されうる。
【図１】入力パッドとＶＳＳ供給電圧との間に配置され
ただけの保護素子を有する従来技術のＥＳＤ保護回路を
示す図である。
ただけの保護素子を有する従来技術のＥＳＤ保護回路を
示す図である。
【図２】２つのダイオードを有する従来技術のＥＳＤ保
護回路を示す図である。
護回路を示す図である。
【図３】２つのバイポーラ接合トランジスタを有する従
来技術のＥＳＤ保護回路を示す図である。
来技術のＥＳＤ保護回路を示す図である。
【図４】ＰＭＯＳとＮＭＯＳ薄酸化膜デバイスの両方を
有する従来技術のＥＳＤ保護回路を示す図である。
有する従来技術のＥＳＤ保護回路を示す図である。
【図５】入力パッドとＶＳＳ，ＶＤＤ供給電圧との間の
寄生サイリスタを有する回路を示す図である。
寄生サイリスタを有する回路を示す図である。
【図６】本発明によるＥＳＤ保護回路を示す図である。
【図７】図６に示されるＥＳＤ保護回路のパターンレイ
アウトを示す図である。
アウトを示す図である。
【図８】図７の線Ａ−Ａ’に沿った断面図である。
１０５ 入力パッド １１０ 入力段 １００，２００，３００，４００，６００ＥＳＤ保護回
路 Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５ ＰＭＯＳデバイス Ｎ１，Ｎ２，Ｎ３ 薄酸化膜ＮＭＯＳデバイス １１５，１３５，１８８，１９４，４４０，６２０，６
３０，６４０，６５６ソース １２５，１３０，１８４，１９０，４２０，６２３，６
２６，６４６，６５０ドレイン ＮＭＯＳデバイスＮ１ １４５，１５０，１８６，１９２，４３０，６３３，６
３６，６４３，６５３ゲート １５５，１７０ 端子 １６０ ドレイン接続 Ｒ１，Ｒ２ 抵抗Ｒ
路 Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５ ＰＭＯＳデバイス Ｎ１，Ｎ２，Ｎ３ 薄酸化膜ＮＭＯＳデバイス １１５，１３５，１８８，１９４，４４０，６２０，６
３０，６４０，６５６ソース １２５，１３０，１８４，１９０，４２０，６２３，６
２６，６４６，６５０ドレイン ＮＭＯＳデバイスＮ１ １４５，１５０，１８６，１９２，４３０，６３３，６
３６，６４３，６５３ゲート １５５，１７０ 端子 １６０ ドレイン接続 Ｒ１，Ｒ２ 抵抗Ｒ
Claims (16)
- 【請求項１】 入力パッドと；出力端子と；該入力パッ
ドに接続されたゲートと、該入力パッドを第一の電源に
接続するソース−ドレイン路とを有する第一の厚酸化膜
ＭＯＳデバイスと；該入力パッドに接続されたゲート
と、該入力パッドを第二の電源に接続するドレイン−ソ
ース路とを有する第二の厚酸化膜ＭＯＳデバイスと；該
入力パッドと該出力端子との間を接続する抵抗と；該出
力端子に接続されたゲート及びソースと、該第一の電源
に接続されたドレインとを有する第一の薄酸化膜ＭＯＳ
デバイスと；該出力端子に接続されたドレインと、該第
二の電源に接続されたゲート及びソースとを有する第二
の薄酸化膜ＭＯＳデバイスと；からなり、該第一と第二
の厚酸化膜ＭＯＳデバイスは第一の静電放電保護を形成
し、該抵抗器と該第一と第二の薄酸化膜ＭＯＳデバイス
は第二の静電気放電保護を形成することを特徴とするＭ
ＯＳデバイス用の入力保護回路。 - 【請求項２】 該抵抗は拡散抵抗である請求項１記載の
入力保護回路。 - 【請求項３】 該拡散抵抗と、該第一及び第二の厚酸化
膜ＭＯＳデバイスと、該第一及び第二の薄酸化膜ＭＯＳ
デバイスとはｐ型である請求項２記載の入力保護回路。 - 【請求項４】 該拡散抵抗と該第二の電源との間に接続
された寄生ダイオードを更に含む請求項２記載の入力保
護回路。 - 【請求項５】 過剰なＥＳＤ電圧からＣＭＯＳチップの
入力パッド及び入力段を保護する保護回路であって、該
チップは負の電源供給バス（ＶＳＳ）と正の電源供給バ
ス（ＶＤＤ）とを有し、 入力段と負の電源供給バスとの間に１つの極性のＥＳＤ
電流を導通するよう接続された第一の厚酸化膜ＭＯＳデ
バイスと、 正の電源供給バスと入力段との間に該１つの極性のＥＳ
Ｄ電流を導通するよう接続された第二の厚酸化膜ＭＯＳ
デバイスと、 負の電源供給バスと入力段との間に他の極性のＥＳＤ電
流をシャントし、入力段での正のＥＳＤ電圧を正の所定
の値にクランプするよう接続された第一の薄酸化膜ＭＯ
Ｓデバイスと、 入力段と正の電源供給バスとの間に該他の極性のＥＳＤ
電流をシャントするよう接続されたダイオードと、 入力段での負のＥＳＤ電圧を負の所定の値にクランプす
るよう接続された第二の薄酸化膜ＭＯＳデバイスとから
なる保護回路。 - 【請求項６】 該入力パッドと該入力段との間に接続さ
れた拡散抵抗を更に含む請求項５記載の保護回路。 - 【請求項７】第一の導電性型の基板と；該基板内に形成
された第二の導電性型の重度にドープされ、第一と第二
の厚酸化膜電界効果デバイスと第一と第二の薄酸化膜電
界効果デバイスとのソース及びドレイン領域を画成する
複数の領域と；該第一と第二の厚酸化膜電界効果デバイ
スのソースとドレイン領域との間の該基板上に形成され
た２つの厚酸化膜ゲートと；該第一と第二の薄酸化膜電
界効果デバイスのソースとドレイン領域との間の該基板
上に形成された２つの薄酸化膜ゲートと；該基板の該ド
レイン領域を介してインプラントされた該第二の導電性
型のウエルと；該基板内に形成され、集積回路の周辺に
配置されたガードリングと；該２つの厚酸化膜ゲートと
該２つの薄酸化膜ゲートとの間の該基板内に形成された
該第二の型の拡散抵抗とからなるＭＯＳデバイスの入力
保護集積回路。 - 【請求項８】 該ガードリングは重度にドープされた第
二の導電性の型の外側ガードリングと重度にドープされ
た第一の導電性の型の内側ガードリングとからなる請求
項７記載の集積回路。 - 【請求項９】 該基板内の外側ガードリングを介してイ
ンプラントされた該第二の導電性の型のウエルを更に含
む請求項８記載の集積回路。 - 【請求項１０】 軽度にドープされたドレイン構造は該
基板内の該２つの薄酸化膜ゲート下に形成される請求項
９記載の集積回路。 - 【請求項１１】負の電源に対する正の静電気放電からＭ
ＯＳデバイスを保護する回路であって、 入力パッドと；出力端子と；該入力パッドに接続された
ゲート及びソースと、負の電源に接続されたドレインと
を有する厚酸化膜ＭＯＳデバイスと；該入力パッドと該
出力端子との間に接続される抵抗と；該出力端子に接続
されたゲート及びソースと、該負の電源に接続されたド
レインとを有する薄酸化膜ＭＯＳデバイスと；からな
り、 該厚酸化膜ＭＯＳデバイスは該入力端子から該負の電源
にＥＳＤ電流をシャントするようターンオンし、該薄酸
化膜ＭＯＳデバイスは該出力端子の信号を所定の正の電
圧レベルにクランプすることを特徴とする保護回路。 - 【請求項１２】 該負の電源は接地されている請求項１
１記載の回路。 - 【請求項１３】 接地に対する負の静電気放電からＭＯ
Ｓデバイスを保護する回路であって、 入力パッドと；出力端子と；該入力パッドに接続された
ゲート及びソースと、接地されたドレインとを有する厚
酸化膜ＭＯＳデバイスと；該入力パッドと該出力端子と
の間に接続された抵抗と；該出力端子に接続されたゲー
ト及びソースと、該接地されたドレインとを有する薄酸
化膜ＭＯＳデバイスと；からなり、 該薄酸化膜ＭＯＳデバイスは該入力端子から該接地にＥ
ＳＤ電流をシャントするよう順方向導通することを特徴
とする保護回路。 - 【請求項１４】 正の電圧供給源に対する正の静電気放
電からＭＯＳデバイスを保護するための回路であって、 入力パッドと；出力端子と；該入力パッドに接続された
ゲート及びドレインと、正の電源に接続されたソースと
を有する厚酸化膜ＭＯＳデバイスと；該入力パッドと該
出力端子との間に接続された抵抗と；該抵抗と該正の電
源との間に接続された寄生ダイオードと；該出力端子に
接続されたゲート及びドレインと、該正の電源に接続さ
れたソースとを有する薄酸化膜ＭＯＳデバイスと；から
なり、 該寄生ダイオードは該入力端子から該正の電源にＥＳＤ
電流をシャントするよう順方向導通することを特徴とす
る保護回路。 - 【請求項１５】 正の電圧供給源に対する負の静電気放
電からＭＯＳデバイスを保護する回路であって、 入力パッドと；出力端子と；該入力パッドに接続される
ゲート及びドレインと正の電源に接続されたソースとを
有する厚酸化膜ＭＯＳデバイスと；該入力パッドと該出
力端子との間に接続された抵抗と；該出力端子に接続さ
れたゲート及びドレインと、該正の電源に接続されたソ
ースとを有する薄酸化膜ＭＯＳデバイスと；からなり、 該薄酸化膜ＭＯＳデバイスは該出力端子の信号を所定の
負の電圧レベルにクランプすることを特徴とする保護回
路。 - 【請求項１６】 ＰＳ、ＮＳ、ＰＤ、ＮＤ ＥＳＤスト
レスモードの４つのＥＳＤストレスモードの過剰なＥＳ
Ｄ電圧から、負の電源供給バス（ＶＳＳ）及び正の電源
供給バス（ＶＤＤ）を有するＣＭＯＳチップの入力パッ
ド及び入力段を保護する保護回路であって、 ＰＳ ＥＳＤストレスモードで入力段と負の電源供給バ
スとの間に１つの極性のＥＳＤ電流を導通するよう接続
された第一の厚酸化膜ＭＯＳデバイスと、 正の電源供給バスと入力段との間に該１つの極性のＥＳ
Ｄ電流を導通するよう接続された第二の厚酸化膜ＭＯＳ
デバイスと、 ＮＳ ＥＳＤストレスモードで負の電源供給バスと入力
段との間の他の極性のＥＳＤ電流をシャントし、ＰＳ
ＥＳＤストレスモードで入力段の正のＥＳＤ電圧を正の
所定の値にクランプするよう接続された第一の薄酸化膜
ＭＯＳデバイスと、 ＰＤ ＥＳＤストレスモードで入力段と正の電源供給バ
スとの間の該他の極性のＥＳＤ電流をシャントするよう
接続されたダイオードと、 ＮＤ ＥＳＤストレスモードで入力段の負のＥＳＤ電圧
を負の所定の値にクランプするよう接続された第二の薄
酸化膜ＭＯＳデバイスとからなる保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/419,638 US5637900A (en) | 1995-04-06 | 1995-04-06 | Latchup-free fully-protected CMOS on-chip ESD protection circuit |
| US419638 | 1995-04-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288404A true JPH08288404A (ja) | 1996-11-01 |
Family
ID=23663094
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7291549A Pending JPH08288404A (ja) | 1995-04-06 | 1995-11-09 | ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路 |
| JP1998007679U Expired - Lifetime JP3058203U (ja) | 1995-04-06 | 1998-10-02 | ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1998007679U Expired - Lifetime JP3058203U (ja) | 1995-04-06 | 1998-10-02 | ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5637900A (ja) |
| JP (2) | JPH08288404A (ja) |
| CN (1) | CN1053067C (ja) |
| DE (1) | DE19518550C2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6744100B2 (en) | 2001-07-13 | 2004-06-01 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| KR100443511B1 (ko) * | 2001-12-22 | 2004-08-09 | 주식회사 하이닉스반도체 | 정전기 보호 회로 |
| US6781805B1 (en) | 1999-09-22 | 2004-08-24 | Kabushiki Kaisha Toshiba | Stacked MOSFET protection circuit |
| KR100756150B1 (ko) * | 2000-02-21 | 2007-09-05 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치 |
| JP2010532566A (ja) * | 2007-06-29 | 2010-10-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 静電放電保護デバイスおよびこれを含む半導体デバイスの製造方法 |
Families Citing this family (117)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2904071B2 (ja) * | 1995-10-04 | 1999-06-14 | 日本電気株式会社 | 半導体装置 |
| TW307915B (en) * | 1996-11-07 | 1997-06-11 | Winbond Electronics Corp | Electrostatic discharge protection circuit |
| KR100205609B1 (ko) * | 1997-01-06 | 1999-07-01 | 윤종용 | 정전기 보호 소자 |
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