KR100443511B1 - 정전기 보호 회로 - Google Patents

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KR100443511B1
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Abstract

본 발명은 반도체 장치의 정전기 보호 회로에 관한 것으로, 정전기 발생시 취약한 소자로 전류가 집중되어 현상을 방지하기 위하여, 부궤환 루프(Loop)를 사용하여 자동이득조절기능을 갖는 정전기 보호 회로를 구성함으로써, 정전기의 내성을 향상시킬 수 있다. 이를 위한 본 발명에 의한 반도체 장치의 정전기 보호 회로는 신호를 입력 또는 출력하는 입/출력 패드부와, 상기 입/출력 패드부와 전원전압 라인 사이에 접속되며, 상기 입/출력 패드를 통해 유입된 정전기 전압을 상기 전원전압 라인으로 방출하는 풀업 드라이버부와, 상기 입/출력 패드부와 접지전압 라인 사이에 접속되며, 상기 입력 패드를 통해 유입된 네가티브성 정전기 전압을 상기 접지전압 라인으로 전송하는 풀다운 드라이버부와, 상기 풀업 드라이버부를 통해 상기 전원전압 라인으로 전송된 정전기 전압에 의해 상기 풀다운 드라이버부를 동작시키는 신호를 발생하고, 상기 풀다운 드라이버부를 통해 상기 접지전압 라인으로 전송된 정전기 전압에 의해 상기 풀업 드라이버부를 동작시키는 신호를 발생하는 드라이버 제어부를 구비하는 것을 특징으로 한다.

Description

정전기 보호 회로{ELCTROSTATIC DISCHARGE PROTECTION CIRCUIT}
본 발명은 반도체 메모리 장치의 정전기(ElectroStatic Discharge: ESD) 보호 회로에 관한 것으로, 특히 고속으로 동작하는 집적회로에서 입력 패드(Input Pad)의 정전기(ESD)를 최적화 시켜 집적회로의 고속동작에 대한 마진(Margin)을 향상시키고, 정전기(ESD)의 내성을 향상시킨 정전기 보호 회로에 관한 것이다.
일반적으로, ESD는 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생되어 칩을 손상시킨다. 따라서, 반도체 소자의 주변 영역에는 정전기로 부터 반도체 소자를 보호하기 위하여, ESD 방전 회로가 구비되어야 한다.
여기서, 일반적인 정전기 모델링 방법에는 크게 CDM(charge device model), HBM(human body model), MM(machine model)등이 있다.
CDM 방식은 디바이스 외부에 직접 또는 간접으로 칩내에 하전되어 있던 전하가 어느 순간에 디바이스의 아우터 리드핀을 통해 밖으로 방전시, 소자에 미치는 영향을 테스트하기 위한 모델링 방법이고, HBM 방식은 사람의 몸에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이며, MM 방식은 하전된 공작대, 또는 기구에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이다.
이하, 반도체 칩 내에 내장된 종래의 정전기 보호 회로를 도 1 및 도 2를 통하여 설명하도록 한다.
도 1은 바이폴라 트랜지스터를 이용한 종래의 정전기 보호 회로를 나타낸 것으로, 신호를 입/출력하는 패드부(1)와, 상기 패드부(1)를 통해 수신된 신호 또는 내부 회로로부터 수신된 신호를 완충하여 출력하는 버퍼부(2)와, 상기 입력 패드부(1)와 상기 입력 버퍼부(2) 사이에 접속된 정전기 보호 회로부(3)로 구성되어 있다. 여기서, 상기 패드부(1)는 입력 패드 또는 입/출력 패드이고, 상기 버퍼부(3)는 입력 버퍼 또는 입/출력 버퍼를 지칭한다.
상기 정전기 보호 회로부(3)는 입력 패드부(1)에 연결된 노드(Nd1)에 컬렉터가 연결되고 베이스와 이미터가 전원 전압(Vcc)에 공통으로 연결된 NPN형 바이폴라 트랜지스터(Q1)와, 상기 노드(Nd1)에 컬렉터가 연결되고 베이스와 이미터가 접지 전압(Vss)에 공통으로 연결된 NPN형 바이폴라 트랜지스터(Q2)로 구성된다. 또한, 상기 노드(Nd1)와 노드(Nd2) 사이에 접속된 저항(R)과, 상기 노드(Nd2)에 드레인이 접속되고 게이트와 소오스가 접지 전압(Vss)에 공통으로 연결된 NMOS 트랜지스터(N1)로 구성되어 있다.
상기 입력 패드부(1)를 통해 전원 전압(Vcc) 이상의 고전압의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(3)의 NPN형 바이폴라 트랜지스터(Q1)(Q3)가 턴온되어 전원 전압(Vcc) 라인으로 정전기를 방전시키게 된다. 이때, 상기 저항(R)과 NMOS 트랜지스터(N1)은 상기 NPN형 바이폴라 트랜지스터(Q1)(Q3)를 통해 방전되지 못한 정전기를 차단하는 역할을 한다.
또한, 상기 입력 패드부(1)를 통해 접지 전압(Vss) 이하의 기저 전압(-Vbb)의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(3)의 NPN형 바이폴라 트랜지스터(Q2)(Q4)가 턴온되어 접지 전압(Vss) 라인으로 정전기를 방전시키게 된다.
도 2는 CMOS 트랜지스터를 이용한 종래의 정전기 보호 회로를 나타낸 것으로, 신호를 입/출력하는 패드부(4)와, 상기 패드부(4)를 통해 수신된 신호 또는 내부 회로로부터 수신된 신호를 완충하여 출력하는 버퍼부(5)와, 상기 입력 패드부(4)와 상기 입력 버퍼부(5) 사이에 접속된 정전기 보호 회로부(6)로 구성되어 있다. 도 1과 마찬가지로, 상기 패드부(4)는 입력 패드 또는 입/출력 패드이고, 상기 버퍼부(5)는 입력 버퍼 또는 입/출력 버퍼를 지칭한다.
상기 정전기 보호 회로부(6)는 입력 패드부(4)에 연결된 노드(Nd1)에 드레인이 접속되고 게이트와 소오스가 전원 전압(Vcc)에 연결된 PMOS 트랜지스터(P1)와, 상기 노드(Nd1)에 드레인이 접속되고 게이트와 소오스가 접지전압(Vss)에 연결된 NMOS 트랜지스터(N1)로 구성되어 있다. 또한, 상기 노드(Nd1)와 상기 입력 버퍼부(2)에 연결된 노드(Nd2) 사이에 접속된 저항(R)과, 상기 노드(Nd2)에 드레인이 접속되고 게이트와 소오스가 상기 접지 전압(Vss)에 접속된 NMOS 트랜지스터(N2)로 구성되어 있다.
상기 입력 패드부(4)를 통해 전원 전압(Vcc) 이상의 고전압의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(6)의 PMOS 트랜지스터(P1)가 턴온되어 전원 전압(Vcc) 라인으로 정전기를 방전시키게 된다. 이때, 상기 PMOS 트랜지스터(P1)를 통해 방전되지 못한 정전기 전압은 상기 입력 버퍼부(5)로 유입되기 전에 저항(R)과 NMOS 트랜지스터(N2)에 의해 차단된다.
또한, 상기 입력 패드부(4)를 통해 접지 전압(Vss) 이하의 기저 전압(-Vbb)의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(6)의 NMOS 트랜지스터(N1)가 턴온되어 저항(R)을 통해 접지 전압(Vss) 라인으로 정전기를 방전시키게 된다.
상기 구성과 같이 종래에서는 입력 패드에 해당되는 부분에 바이폴라 트랜지스터 또는 모스 트랜지스터를 사용하여 정전기(ESD) 방전 회로를 구성하였다. 그러나, 집적회로가 고속화되면서 정전기 보호 회로에 사용되는 소자의 기생적인 접합정전용량의 크기가 저역통과필터(Low Pass Filter)의 요소로 나타나면서, 소자의 크기에 제한을 주었다. 이와 반대로, 정전기(ESD)에 대한 사용자들의 요구 조건은 계속 높아지고 있는 실정이다. 또한, 고속 동작을 하는 집적회로의 경우에는 접합정전용량에 의한 저역통과필터에 의한 효과뿐만 아니라, 입력 임피던스 성분중의 하나인 저항성분의 감소 또한 중요한 요소가 되고 있다.
램버스 디램(Rambus DRAM)의 경우, 저항(R), 인덕턴스(L), 캐패시턴스(C) 성분에 대한 스펙(Spec.)을 두고 있을 뿐만 아니라, 각 핀(Pin)별로 오파까지 규정을 하는 등, 매우 엄격하게 관리를 하고 있는 실정이다.
그러나, 종래의 정전기 보호 회로는 상기 조건들을 초고속으로 동작을 하는 집적회로에 적용하여 만족시키기에는 다소 부적절한 구조를 가지고 있었다.
즉, 종래의 정전기 보호 회로는 정전기(ESD) 동작시 가장 약한(Weak) 포인트(Point)를 가지고 있는 소자가 먼저 손상을 받게 된다. 이때, 손상을 받은 소자에 의하여 정전기(ESD) 내성이 결정된다. 또한, 100 메가헤르쯔(MHz) 부근에서 동작을 하는 집적회로외에, 수백메가헤르쯔(MHz)로 동작을 하는 디.디.알(DDR) 디램 또는 램버스(RAMBUS) 디램, 기타 로직 디바이스(Logic Device) 등에서 동작 특성을 확보하기 위해서는 핀에서 발생이 되는 기생정전용량이 작아야 한다. 이러한 조건으로 인하여, 종래의 정전기(ESD) 방전 회로는 회로를 구성하는 각각의 트랜지스터의 크기를 크게 할 수 없는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 정전기 발생시 취약한 소자로 전류가 집중되어 현상을 방지하기 위하여, 부궤환 루프(Loop)를 사용하여 자동이득조절기능을 갖는 정전기(ESD) 방전 회로를 구성함으로써, 정전기(ESD)의 내성을 향상시킬 수 있는 정전기 보호 회로를 제공하는데 있다.
도 1은 바이폴라 트랜지스터를 이용한 종래의 정전기 보호 회로도
도 2는 모스 트랜지스터를 이용한 종래의 정전기 보호 회로도
도 3은 본 발명에 의한 정전기 보호 회로도
도 4는 본 발명에 의한 다른 정전기 보호 회로도
(도면의 주요 부분에 대한 부호의 설명)
11 : 패드부 또는 입력 패드부 또는 입/출력 패드부
12 : 버퍼부 또는 입력 버퍼부 또는 입/출력 버퍼부
13, 23 : 정전기 보호 회로부
상기 본 발명의 목적을 달성하기 위하여, 본 발명의 정전기 보호 회로는,
신호를 입력 또는 출력하는 입/출력 패드부와,
상기 입/출력 패드부와 전원전압 라인 사이에 접속되며, 상기 입/출력 패드를 통해 유입된 정전기 전압을 상기 전원전압 라인으로 방출하는 풀업 드라이버부와,
상기 입/출력 패드부와 접지전압 라인 사이에 접속되며, 상기 입력 패드를 통해 유입된 네가티브성 정전기 전압을 상기 접지전압 라인으로 전송하는 풀다운 드라이버부와,
상기 풀업 드라이버부를 통해 상기 전원전압 라인으로 전송된 정전기 전압에 의해 상기 풀다운 드라이버부를 동작시키는 신호를 발생하고, 상기 풀다운 드라이버부를 통해 상기 접지전압 라인으로 전송된 정전기 전압에 의해 상기 풀업 드라이버부를 동작시키는 신호를 발생하는 드라이버 제어부를 구비하는 것을 특징으로 한다.
여기서, 상기 풀업 및 상기 풀다운 드라이버부는 모두 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
이때, 상기 드라이버 제어부는 상기 전원전압 라인과 상기 풀다운 드라이버의 게이트에 연결된 제 1 노드 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 PMOS 트랜지스터와, 상기 제 1 노드와 상기 접지전압 라인 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 NMOS 트랜지스터로 구성되며, 여기서, 상기 풀업 드라이버의 게이트는 상기 접지전압 라인에 접속된 것을 특징으로 한다.
이때, 상기 입/출력 패드부와 입/출력 버퍼부 사이에 접속된 제 2 저항과, 상기 제 2 저항과 상기 입/출력 버퍼부 사이의 노드와 접지전압 라인 사이에 접속되며 게이트가 상기 접지전압 라인에 연결된 NMOS 트랜지스터를 추가로 구비한 것을 특징으로 한다.
또한, 상기 풀업 드라이버부는 PMOS 트랜지스터로 구성되고, 상기 풀다운 드라이버부는 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
이때, 상기 드라이버 제어부는 상기 전원전압 라인과 상기 풀다운 드라이버의 게이트에 연결된 제 1 노드 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 PMOS 트랜지스터와, 상기 제 1 노드와 상기 접지전압 라인 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 NMOS 트랜지스터로 구성되며, 여기서, 상기 풀업 드라이버의 게이트는 상기 전원전압 라인에 접속된 것을 특징으로 한다.
이때, 상기 접지전압 라인과 상기 제 1 노드 사이에 순방향 접속된 다이오드를 추가로 구비한 것을 특징으로 한다.
이때, 상기 입/출력 패드부와 입/출력 버퍼부 사이에 접속된 제 2 저항과,상기 제 2 저항과 상기 입/출력 버퍼부 사이의 노드와 접지전압 라인 사이에 접속되며 게이트가 상기 접지전압 라인에 연결된 NMOS 트랜지스터를 추가로 구비한 것을 특징으로 한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 3은 본 발명에 의한 정전기 보호 회로를 나타낸 회로도이다.
상기 정전기 보호 회로는 신호를 입력하는 패드부(11)와, 상기 패드부(11)를 통해 수신된 신호 또는 내부 회로로부터 수신된 신호를 완충하여 출력하는 버퍼부(12)와, 상기 입력 패드부(11)와 상기 입력 버퍼부(12) 사이에 접속된 정전기 보호 회로부(13)를 구비한다. 여기서, 상기 패드부(11)는 입력 패드 또는 입/출력 패드를 가질 수 있으며, 상기 버퍼부(12)는 입력 버퍼 또는 입/출력 버퍼를 사용할 수 있다. 이하, 설명의 편의상 상기 패드부(11)는 입력 패드부, 상기 버퍼부(12)는 입력 버퍼부(12)로 설명한다.
상기 정전기 보호 회로부(13)는 입력 패드부(11)에 연결된 노드(Nd1)와 전원 전압(Vcc) 사이에 접속되며 게이트가 접지전압 라인(Vss)에 연결된 풀업 트랜지스터(N1)와, 상기 노드(Nd1)와 상기 접지전압 라인(Vss) 사이에 접속되며 게이트가 노드(Nd3)에 연결된 풀다운 트랜지스터(N2)로 구성된다. 여기서, 상기 풀업 및 풀다운 트랜지스터(N1)(N2)는 모두 NMOS 트랜지스터로 구성된다.
그리고, 상기 전원전압 라인(Vcc)과 상기 노드(Nd3) 사이에 접속되며 게이트가 상기 전원전압 라인(Vcc)에 연결된 PMOS 트랜지스터(P1)와, 상기 노드(Nd3)와 접지전압(Vss) 사이에 접속되며 게이트가 상기 전원전압 라인(Vcc)에 연결된 NMOS 트랜지스터(N3)를 구비한다.
또한, 상기 노드(Nd1)와 노드(Nd2) 사이에 접속된 저항(R)과, 상기 노드(Nd2)와 접지 전압(Vss) 사이에 접속되며 게이트가 상기 접지 전압(Vss)에 연결된 NMOS 트랜지스터(N2)를 구비한다.
먼저, 상기 입력 패드부(11)를 통해 전원 전압(Vcc) 이상의 고전압의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(13)의 풀업 트랜지스터(N1)가 턴온되어 전원 전압(Vcc) 라인으로 정전기를 방전시키게 된다. 이때, 상기 전원 전압(Vcc) 라인으로 유입된 정전기는 상기 PMOS 트랜지스터(P1)와 상기 NMOS 트랜지스터(N3)를 턴온시키게 되고, 이들 트랜지스터의 분압에 의해 상기 풀다운 트랜지스터(N2)가 턴온된다. 따라서, 상기 노드(Nd1)에 실린 정진기 전하를 상기 풀다운 트랜지스터(N2)를 통해 접지전압 라인(Vss)으로 방전시킨다.
그러므로, 포지티브 정전기 유입시 상기 풀업 트랜지스터(N1)를 통해서 전원전압 라인(Vcc)으로 방전시킴과 동시에 상기 풀다운 트랜지스터(N2)를 통해서 접지전압 라인(Vss)으로 방전시킨다. 따라서, 정전기 유입시 하나의 트랜지스터로 전하가 집중되는 현상을 방지할 수 있으며, 이로 인해 소자가 파괴되는 것을 방지할 수 있다.
그리고, 상기 풀업 트랜지스터(N1) 및 상기 풀다운 트랜지스터(N2)를 통해 방전되지 못한 정전기 전압은 상기 입력 버퍼부(12)로 유입되기 전에 저항(R) 및NMOS 트랜지스터(N4)에 의해 완전히 차단되게 된다.
한편, 상기 입력 패드부(11)를 통해 접지 전압(Vss) 이하의 기저 전압(-Vbb)의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(3)의 풀다운 트랜지스터(N2)를 통해 접지전압 라인(Vss)으로 정전기를 방전시키게 된다. 이때, 풀다운 트랜지스터(N2)의 게이트 전압(N3)은 접지 전압(Vss)이므로, 상기 노드(Nd1)로 기저 전압(-Vbb)이 들어올 경우 턴온된다.
다음, 상기 풀다운 트랜지스터(N2)를 통해 접지전압 라인(Vss)으로 전송된 전류는 상기 풀업 트랜지스터(N1)의 게이트로 인가된다. 그러므로, 상기 풀업 트랜지스터(N1)가 턴온되어 상기 노드(Nd1)에 실린 정전기 전하를 전원전압 라인(Vcc)으로 방출시킨다.
그러므로, 네가티브 정전기 유입시 상기 풀다운 트랜지스터(N2)를 통해서 접지전압 라인(Vss)으로 방전시킴과 동시에 상기 풀업 트랜지스터(N1)를 통해서 전원전압 라인(Vcc)으로 방전시킨다. 따라서, 정전기 유입시 하나의 트랜지스터로 전하가 집중되는 현상을 방지할 수 있으며, 이로 인해 소자가 파괴되는 것을 방지할 수 있다.
도 4는 본 발명에 의한 다른 정전기 보호 회로를 나타낸 회로도이다.
상기 정전기 보호 회로는 신호를 입력하는 패드부(11)와, 상기 패드부(11)를 통해 수신된 신호 또는 내부 회로로부터 수신된 신호를 완충하여 출력하는 버퍼부(12)와, 상기 입력 패드부(11)와 상기 입력 버퍼부(12) 사이에 접속된 정전기 보호 회로부(23)를 구비한다. 여기서, 상기 패드부(11)는 입력 패드 또는 입/출력 패드를 가질 수 있으며, 상기 버퍼부(12)는 입력 버퍼 또는 입/출력 버퍼를 사용할 수 있다. 이하, 설명의 편의상 상기 패드부(11)는 입력 패드부, 상기 버퍼부(12)는 입력 버퍼부(12)로 설명한다.
상기 정전기 보호 회로부(23)는 입력 패드부(11)에 연결된 노드(Nd1)와 전원 전압(Vcc) 사이에 접속되며 게이트가 상기 전원전압 라인(Vcc)에 연결된 풀업 트랜지스터(P1)와, 상기 노드(Nd1)와 상기 접지전압 라인(Vss) 사이에 접속되며 게이트가 노드(Nd3)에 연결된 풀다운 트랜지스터(N1)로 구성된다. 여기서, 상기 풀업 트랜지스터(P1)는 PMOS 트랜지스터이고, 상기 풀다운 트랜지스터(N1)는 NMOS 트랜지스터로 구성된다.
그리고, 상기 전원전압 라인(Vcc)과 상기 노드(Nd3) 사이에 접속되며 게이트가 상기 전원전압 라인(Vcc)에 연결된 PMOS 트랜지스터(P2)와, 상기 노드(Nd3)와 접지전압(Vss) 사이에 접속되며 게이트가 상기 전원전압 라인(Vcc)에 연결된 NMOS 트랜지스터(N2)와 상기 접지전압 라인(Vss)과 상기 노드(Vss) 사이에 순방향으로 접속된 다이오드(D1)를 구비한다.
또한, 상기 노드(Nd1)와 노드(Nd2) 사이에 접속된 저항(R)과, 상기 노드(Nd2)와 접지 전압(Vss) 사이에 접속되며 게이트가 상기 접지 전압(Vss)에 연결된 NMOS 트랜지스터(N3)를 구비한다.
먼저, 상기 입력 패드부(11)를 통해 전원 전압(Vcc) 이상의 고전압의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(13)의 풀업 트랜지스터(P1)가 턴온되어 전원 전압(Vcc) 라인으로 정전기를 방전시키게 된다.이때, 상기 전원 전압(Vcc) 라인으로 유입된 정전기는 상기 PMOS 트랜지스터(P2)와 상기 NMOS 트랜지스터(N2)를 턴온시키게 되고, 이들 트랜지스터의 분압에 의해 상기 풀다운 트랜지스터(N1)가 턴온된다. 따라서, 상기 노드(Nd1)에 실린 정진기 전하를 상기 풀다운 트랜지스터(N1)를 통해 접지전압 라인(Vss)으로 방전시킨다.
그러므로, 포지티브 정전기 유입시 상기 풀업 트랜지스터(P1)를 통해서 전원전압 라인(Vcc)으로 방전시킴과 동시에 상기 풀다운 트랜지스터(N1)를 통해서도 접지전압 라인(Vss)으로 방전시킨다. 따라서, 하나의 트랜지스터로 전하가 집중되는 현상을 방지할 수 있으며, 이로 인해 소자가 파괴되는 것을 방지할 수 있다.
그리고, 상기 풀업 트랜지스터(N1) 및 상기 풀다운 트랜지스터(N2)를 통해 방전되지 못한 정전기 전압은 상기 입력 버퍼부(12)로 유입되기 전에 저항(R) 및 NMOS 트랜지스터(N3)에 의해 완전히 차단되게 된다.
한편, 상기 입력 패드부(11)를 통해 접지 전압(Vss) 이하의 기저 전압(-Vbb)의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(23)의 풀다운 트랜지스터(N1)를 통해 접지전압 라인(Vss)으로 정전기를 방전시키게 된다. 이때, 풀다운 트랜지스터(N2)의 게이트 전압(N3)은 접지 전압(Vss)이므로, 상기 노드(Nd1)로 기저 전압(-Vbb)이 들어올 경우 턴온된다.
마찬가지로, 상기 풀업 트랜지스터(P1)를 통해서도 정전기 전압이 유입되어 상기 PMOS 트랜지스터(P2)를 통해 상기 NMOS 트랜지스터(N1)의 게이트로 유입됨으로써, 상기 풀다운 트랜지스터(N1)를 더욱 턴온시키게 된다.
이때, 상기 풀다운 트랜지스터(N1)를 통해 전하가 많이 흐르게 되면, 풀다운트랜지스터(N1)의 소오스단의 전압은 더욱 올라가게 된다. 그리고, 상기 풀다운 트랜지스터(N1)의 소오스단의 전압은 상기 다이오드(D1)를 통해 상기 풀다운 트랜지스터(N2)의 게이트(Nd3)에 인가된다.
이렇게 상기 노드(Nd3)의 전위가 내려가게 되면, 상기 풀다운 트랜지스터(N1)는 완전 턴온(Fully turn-on) 상태에서 점차 턴오프 방향으로 변화를 하게 된다.
그러므로, 상기 풀다운 트랜지스터(N1)의 부하가 커지게 되면 상기 다이오드(D1)를 통하여 상기 풀다운 트랜지스터(N1)의 소오스단의 전류를 자신의 게이트단으로 피드백함으로써, 전류가 집중되는 상기 풀다운 트랜지스터(N1)를 보호할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의한 정전기 보호 회로에 의하면, 유입된 정전기 전하를 각각 크기가 다른 2개의 NMOS 트랜지스터를 통해 전원전압(Vcc) 라인 또는 접지전압(Vss) 라인으로 방출시킴으로써, 정전기 발생시 취약한 1개의 트랜지스터에 집중된 과부하로 인하여 소자가 파괴되는 현상을 방지할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. (삭제)
  2. (삭제)
  3. 반도체 장치의 정전기 보호 회로에 있어서,
    신호를 입력 또는 출력하는 입/출력 패드부와,
    상기 입/출력 패드부와 전원전압 라인 사이에 접속되며, 상기 입/출력 패드를 통해 유입된 정전기 전압을 상기 전원전압 라인으로 방출하는 풀업 드라이버부와,
    상기 입/출력 패드부와 접지전압 라인 사이에 접속되며, 상기 입력 패드를 통해 유입된 네가티브성 정전기 전압을 상기 접지전압 라인으로 전송하는 풀다운 드라이버부와,
    상기 풀업 드라이버부를 통해 상기 전원전압 라인으로 전송된 정전기 전압에 의해 상기 풀다운 드라이버부를 동작시키는 신호를 발생하고, 상기 풀다운 드라이버부를 통해 상기 접지전압 라인으로 전송된 정전기 전압에 의해 상기 풀업 드라이버부를 동작시키는 신호를 발생하는 드라이버 제어부를 구비하며,
    상기 풀업 및 상기 풀다운 드라이버부는 모두 NMOS 트랜지스터로 구성되며,
    상기 드라이버 제어부는, 상기 전원전압 라인과 상기 풀다운 드라이버의 게이트에 연결된 제 1 노드 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 PMOS 트랜지스터와, 상기 제 1 노드와 상기 접지전압 라인 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 NMOS 트랜지스터로 구성되며,
    상기 풀업 드라이버의 게이트는 상기 접지전압 라인에 접속된 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
  4. 제 3 항에 있어서,
    상기 입/출력 패드부와 입/출력 버퍼부 사이에 접속된 제 2 저항과,
    상기 제 2 저항과 상기 입/출력 버퍼부 사이의 노드와 접지전압 라인 사이에 접속되며 게이트가 상기 접지전압 라인에 연결된 NMOS 트랜지스터를 추가로 구비한 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
  5. 반도체 장치의 정전기 보호 회로에 있어서,
    신호를 입력 또는 출력하는 입/출력 패드부와,
    상기 입/출력 패드부와 전원전압 라인 사이에 접속되며, 상기 입/출력 패드를 통해 유입된 정전기 전압을 상기 전원전압 라인으로 방출하는 풀업 드라이버부와,
    상기 입/출력 패드부와 접지전압 라인 사이에 접속되며, 상기 입력 패드를 통해 유입된 네가티브성 정전기 전압을 상기 접지전압 라인으로 전송하는 풀다운 드라이버부와,
    상기 풀업 드라이버부를 통해 상기 전원전압 라인으로 전송된 정전기 전압에 의해 상기 풀다운 드라이버부를 동작시키는 신호를 발생하고, 상기 풀다운 드라이버부를 통해 상기 접지전압 라인으로 전송된 정전기 전압에 의해 상기 풀업 드라이버부를 동작시키는 신호를 발생하는 드라이버 제어부를 구비하며,
    상기 풀업 드라이버부는 PMOS 트랜지스터로 구성되고, 상기 풀다운 드라이버부는 NMOS 트랜지스터로 구성되며,
    상기 드라이버 제어부는,
    상기 전원전압 라인과 상기 풀다운 드라이버의 게이트에 연결된 제 1 노드 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 PMOS 트랜지스터와,
    상기 제 1 노드와 상기 접지전압 라인 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 NMOS 트랜지스터로 구성되며,
    상기 풀업 드라이버의 게이트는 상기 전원전압 라인에 접속된 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
  6. 삭제
  7. 제 6 항에 있어서,
    상기 접지전압 라인과 상기 제 1 노드 사이에 순방향 접속된 다이오드를 추가로 구비한 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
  8. 제 7 항에 있어서,
    상기 입/출력 패드부와 입/출력 버퍼부 사이에 접속된 제 2 저항과,
    상기 제 2 저항과 상기 입/출력 버퍼부 사이의 노드와 접지전압 라인 사이에 접속되며 게이트가 상기 접지전압 라인에 연결된 NMOS 트랜지스터를 추가로 구비한 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
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