KR100200303B1

KR100200303B1 - 반도체 장치용 정전기 방지회로 및 그 제조방법

Info

Publication number: KR100200303B1
Application number: KR1019950066062A
Authority: KR
Inventors: 김광수
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1995-12-29
Filing date: 1995-12-29
Publication date: 1999-06-15
Also published as: KR970053847A

Abstract

정전기 방지회로는 반도체 집적회로 장치의 성능을 저하시키지 않으면서 고전위의 정전기를 효과적으로 방지할 수 있다. 이를 위하여, 상기 정전기 방지회로는 제1 및 제2 트랜지스터의 사이에 접속된 저항을 이용한다. 상기 제1 트랜지스터는 패드상의 전압신호를 바이패스하고, 제2 트랜지스터는 상기 패드상에 고전압의 정전기가 유입되었는가를 검출하고 그 결과에 따라 상기 제1 트랜지스터를 선택적으로 구동한다. 그리고 상기 저항은 상기 제2 트랜지스터로부터 상기 제1 트랜지스터쪽으로 인가되는 신호의 전류량을 제한하여, 높은 전압의 정전기를 효과적으로 방지하도록 한다.

Description

반도체 장치용 정전기 방지회로 및 그 제조방법

제1도는 본 발명의 실시예에 따른 반도체 장치용 정전기 방지회로도.

제2도는 본 발명의 실시예에 따른 정전기 방지회로의 제조공정을 설명하기 위한 반도체 장치의 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 패드 12 : 저전압용 NMOS 트랜지스터

14 : 고전압용 NMOS 트랜지스터 20 : 반도체 기판

22 : 필드 산화막 24 : 산화물 박막

26A 내지 26D : 제1 내지 제4 불순물 영역

28A,28B : 제1 및 제2 게이트 30 : 폴리 실리콘 저항

32A,32B : 제1 및 제2 배선 패턴 34 : 패드

본 발명은 반도체 집적회로 장치에 관한 것으로, 보다 상세하게는 입출력 패드를 경유하여 내부회로쪽으로 인가될 고전압의 정전기를 방지하는 정전기 방지회로 및 그 제조방법에 관한 것이다.

통상의 정전기는 고전위를 갖는 것으로, 취급자의 취급시, 취급자의 손끝으로부터 반도체 집적회로 장치에 인가될 수 있다. 상기 정전기는 반도체 집적회로 장치의 패드를 경유하여 내부회로에 공급되어 상기 내부회로를 손상시킨다.

상기 정전기로부터 상기 반도체 집적회로 장치의 내부회로를 보호하기 위하여, 게이트 접지형 트랜지스터 또는 필드 산화막형 트랜지스터 및 박막 게이트 산화막형 트랜지스터와의 접속점을 상기 패드에 접속하도록 이루어진 정전기 방지회로가 제안되었다. 상기 종래의 정전기 방지회로는 정전기의 전위가 높아짐에 따라 넓은 공간을 요구한다. 이로 인하여, 상기 종래의 정전기 방지회로는 일정한 전위 이상의 정전기로부터 상기 반도체 집적회로 장치의 내부회로들을 보호할 수 없다.

상기 종래의 정전기 방지회로의 단점을 보완하기 위한 방안으로, 상기 패드에 저항을 연결하는 것이 제안되었다. 그러나, 상기 저항은 상기 패드 및 반도체 집적회로 장치의 내부회로의 사이에서 전송될 신호를 감쇠시키고, 아울러 RC 시정수에 해당하는 만큼 신호의 전송을 지연시킨다. 이 결과, 상기 종래의 정전기 방지회로는 반도체 집적회로 장치의 성능을 저하시킨다.

따라서, 본 발명은 반도체 집적회로 장치의 성능을 저하시키지 않으면서 고전위의 정전기를 효과적으로 방지할 수 있는 반도체 장치용 정전기 방지회로 및 그 제조방법을 제공함에 있다.

상기 목적을 달성하기 위하여, 본 발명의 반도체 집적회로 장치의 정전기 방지회로는, 내부집적회로와 접속된 패드상의 정전기 전압을 기저전원단으로 바이패스시키는 제1 트랜지스터와, 상기 패드상에 고전압의 정전기가 유입되었는가를 검출하고 그 결과에 따라 상기 제1 트랜지스터를 선택적으로 구동시키는 제2 트랜지스터와, 상기 제2 트랜지스터로부터 상기 제1 트랜지스터쪽으로 인가되는 신호의 전류량을 제한하는 저항을 구비한다.

상기 목적을 달성하기 위하여, 본 발명의 반도체 집적회로 장치의 정전기 방지회로 제조방법은, 반도체 기판의 상부에 필드산화막 및 산화물 박막을 형성하는 과정과, 상기 필드산화막과 인접하고 서로 상반된 위치의 상기 반도체 기판의 표면층에 제1 및 제2 불순물 영역들을 형성하고, 상기 필드산화막과 무관하고 서로 일정간격 만큼 이격되도록 상기 반도체 기판의 표면층에 제3 및 제4 불순물 영역들을 형성하는 과정과, 상기 필드산화막의 상부에 제1 게이트 전극을 위치시키고, 상기 제3 및 제4 불순물 확산영역들 사이의 상기 산화물 박막의 상부에 제2 게이트 전극을 형성하는 과정과, 상기 게이트 전극들 및 상기 산화물 박막의 상부에 평탄화된 제1 절연층을 형성하는 과정과, 상기 절연층의 상부에 저항을 형성하는 과정과, 상기 저항을 상기 제2 불순물 확산영역 및 상기 제2 게이트 전극에 접속시키는 제1 배선과, 상기 제4 불순물 확산영역을 기저전원단에 접속시키는 제2 배선과, 상기 제1 및 제3 불순물 확산영역 및 상기 제1 게이트 전극을 접속시키는 제3 배선을 형성하는 과정과, 상기 제3 배선과 접속되도록 패드를 형성하는 과정을 구비한다.

이하, 본 발명의 실시예를 첨부한 제1도 및 제2도를 참조하여 상세히 설명하기로 한다.

제1도를 참조하면, 노드(11)를 경유하여 반도체 집적회로 장치의 내부회로(도시하지 않음)에 접속된 패드(10)를 구비한 본 발명의 실시예에 따른 정전기 방지회로가 설명되어 있다. 상기 패드(10)는 상기 노드(11)를 경유한 상기 내부회로로부터의 데이타 또는 신호를 외부의 회로장치(도시하지 않음)쪽으로 전송하거나, 또는 상기 외부의 회로장치로부터의 데이타 또는 신호를 상기 노드(11)를 경유하여 상기 내부회로쪽으로 전송한다. 그리고 정전기는 상기 패드(10) 및 상기 노드(11)를 경유하여 상기 내부회로쪽에 인가될 수 있다.

그리고 상기 정전기 방지회로는 상기 노드(11) 및 기저전원(Vss)의 사이에 접속된 저전압용 NMOS 트랜지스터(12)와 그리고 상기 노드(11) 및 상기 저전압용 NMOS 트랜지스터(12)의 사이에 접속된 고전압용 NMOS 트랜지스터(14)를 추가로 구비한다. 상기 고전압용 NMOS 트랜지스터(14)의 게이트 및 드레인은 상기 노드(11)에 공통적으로 접속되고, 상기 고전압용 NMOS 트랜지스터(14)의 소오스는 저항(16)을 경유하여 상기 저전압용 NMOS 트랜지스터(12)의 게이트에 접속된다. 상기 고전압용 NMOS 트랜지스터(14)는 상기 노드(11)상의 전압이 자신의 문턱전압(VT₁₄)보다 큰 경우, 턴-온(Turn-on)되어 저항의 기능을 수행한다. 이 때, 상기 고전압용 NMOS 트랜지스터(14)는 상기 노드(11)상의 전압을 상기 문턱전압(VT₁₄) 만큼 전압강하시킨다. 그리고 상기 강하된 전압을 자신의 소오스 및 상기 저항(16)을 경유하여 상기 저전압용 NMOS 트랜지스터(12)의 게이트에 인가한다. 또한, 상기 고전압용 NMOS 트랜지스터(14)로는 상기 문턱전압(VT₁₄)가 비교적 높은 전위를 갖도록 필드 산화막을 게이트 절연막으로 하는 트랜지스터가 사용된다. 결국, 상기 고전압용 NMOS 트랜지스터(14)는 상기 노드(11)에 정전기가 유입되었는가를 감지하는 역활을 수행한다.

상기 저전압용 NMOS 트랜지스터(12)의 드레인 및 소오스는 상기 노드(11) 및 상기 기저전원(Vss)에 각각 접속되어 있다. 그리고 저전압용 NMOS 트랜지스터(12)는 상기 저항(16)으로부터 자신의 게이트에 인가되는 전압이 자신의 문턱전압(VT₁₂) 보다 높은 경우 턴-온되어 상기 노드(11)상의 고전위의 정전기가 상기 기저전원(Vss)쪽으로 바이패스되도록 한다. 또한, 상기 저전압용 NMOS 트랜지스터(12)로는 상기 문턱전압(VT₁₂)이 대략 0.7V 정도로 낮게 설정되도록 박막 게이트 산화막을 갖는 트랜지스터가 사용된다.

그리고 저항(16)은 저전압용 NMOS 트랜지스터(12)의 게이트에 인가되는 전류량을 제한하는 역활을 하고, 아울러 상기 저전압용 NMOS 트랜지스터(12)의 게이트에 상기 저전압용 NMOS 트랜지스터(12)의 문턱전압(VT₁₂) 정도의 전압만이 인가되도록 한다. 즉, 상기 저항(16)은 노드(11)상의 전압중 상기 고전압용 NMOS 트랜지스터(14)의 문턱전압(VT14) 및 상기 저전압용 NMOS 트랜지스터(12)의 문턱전압(VT₁₂)를 제외한 나머지 전압분을 전압강하시킨다. 이를 위하여, 상기 저항(16)은 높은 저항값을 갖도록 폴리 실리콘에 의하여 형성된다.

제2도에는 본 발명의 실시예에 따른 정전기 방지회로의 제조공정을 설명하기 위한 반도체 장치의 단면도가 도시되어 있다. 제2도에 있어서, 상기 반도체 장치는 반도체 기판(20)의 표면층에 형성된 필드 산화막(22)과 제1 내지 제4 N⁺불순물 영역들(26A 내지 26D) 및 상기 반도체 기판(20)의 표면에 형성된 산화물 박막(24)을 구비한다.

상기 필드 산화물(22)는 산소를 상기 반도체 기판(20)의 표면에 선택적으로 주입하는 성장법에 의하여 형성된다. 그리고 상기 산화물 박막(24)은 상기 필드 산화막(22)의 형성시에 함께 형성된다. 상기 필드 산화막(22) 및 상기 산화물 박막(24)이 형성된 후, 마스크를 이용한 이온주입 방법에 의하여 상기 제1 내지 제4 N⁺불순물 영역들(26A 내지 26D)이 형성된다.

그리고 상기 반도체 장치는 상기 필드산화막(22)의 상부에 형성된 제1 게이트 전극(28A)과 상기 제3 및 제4 N⁺불순물 영역들(26C,26D) 사이의 상기 반도체 비판(20)의 상부에 형성된 제2 게이트 전극(28B)를 구비한다. 상기 제1 및 제2 게이트 전극들(28A,28B)은 상기 필드 산화막(22) 및 상기 산화물박막(24)의 상부에 일정한 두께의 폴리실리콘층을 형성하고, 사진식각법을 이용하여 상기 폴리실리콘층을 패턴화함에 의하여 형성된다. 상기 제1 게이트 전극(28A)은 상기 제1 및 제2 N⁺불순물 영역들(26A,26B)과 함께 문턱전압이 높은 NMOS 트랜지스터를 구현하고, 그리고 상기 제2 게이트 전극(28B)은 상기 제3 및 제4 N⁺불순물 확산영역들(26C,26D)과 함께 문턱전압이 낮은 NMOS 트랜지스터를 구현한다.

또한, 상기 반도체 장치는 저항(30)과, 제1 내지 제4 배선(32A 내지 32D)를 구비한다. 상기 저항(30)은 상기 제1 및 제2 게이트 전극들(28A,28B)과 상기 산화물 박막(24)의 상부에 평탄화된 제1 절연층(도시하지 않음)을 형성하고, 상기 제1 절연층의 상부에 폴리실리콘층을 형성하고, 그리고 상기 폴리실리콘층을 패턴화함에 의하여 형성된다.

상기 제1 내지 제4 배선(32A 내지 32D)는 제1 절연층 및 상기 저항(30)의 상부에 제2 절연층을 형성하고, 상기 제2 절연층에 상기 제1 및 제2 게이트 전극들(28A, 28B), 상기 제1 내지 제4 불순물 확산영역들(26A 내지 26D) 및 상기 저항(30)의 양단부를 노출시키는 콘택홀들을 형성하고, 상기 콘택홀들을 매립하도록 상기 제2 절연층의 상부에 도전물질층을 형성하고, 그리고 패턴화함에 의하여 형성된다. 상기 제1 배선(32A)는 상기 제1 게이트 전극(28A), 제1 및 제3 N⁺불순물 확산영역들(26A, 26C)를 접속시키고, 상기 제2 배선(32B)는 상기 저항(30)의 일측을 상기 제2 N⁺불순물 확산영역(26B)에 접속시킨다. 그리고 상기 제3 배선(32C)은 상기 저항(30)의 타측을 상기 제2 게이트 전극(28B)에 접속시키고, 한편 상기 제4 배선(32D)는 제4 N⁺불순물확산영역(26D)을 기저전원(Vss)에 접속시킨다.

상기 제1 내지 제4 배선이 형성된 후, 전체구조의 상부에 패시베이션층이 형성된다. 그리고 상기 패시베이션층의 상부에 상기 제1 배선(32A)과 접속되도록 패드(34)가 형성된다.

상술한 바와 같이, 본 발명의 정전기 방지회로는 바이패스용 트랜지스터와 정전기 감지용 트랜지스터의 사이에 전류 제한용 저항을 설치하여 고전압의 정전기가 반도체 집적회로 장치의 내부회로쪽으로 인가되지 않도록 할 수 있다. 이로 인하여, 본 정전기 방지회로는 트랜지스터들의 공간을 최소화 할 수 있고 패드 및 반도체 집적회로 장치의 내부회로간의 신호를 감쇠시키지 않고, 나아가 반도체 집적회로 장치의 성능을 향상시키는 이점을 제공한다.

Claims

내부 집적회로와 접속된 패드를 갖는 반도체 집적회로 장치에 있어서, 상기 패드상의 정전기 전압을 기저전원단으로 바이패스시키는 제1 트랜지스터와, 상기 패드상에 고전압의 정전기가 유입되었는가를 검출하고 그 결과에 따라 상기 제1 트랜지스터를 선택적으로 구동시키는 제2 트랜지스터와, 상기 제2 트랜지스터로부터 상기 제1 트랜지스터쪽으로 인가되는 신호의 전류량을 제한하는 저항을 구비한 것을 특징으로 하는 정전기 방지회로.
제1항에 있어서, 상기 제1 트랜지스터는 상기 패드에 접속된 드레인과 상기 기저전원단에 접속된 소오스 및 상기 저항에 접속된 게이트를 구비하고, 상기 제2 트랜지스터는 상기 패드에 공통 접속된 게이트 및 드레인과 상기 저항을 경유하여 상기 제1 NMOS 트랜지스터의 게이트에 접속된 소오스를 구비하는 것을 특징으로 하는 정전기 방지회로.
제2항에 있어서, 상기 제1 트랜지스터는 상기 제2 트랜지스터 보다 낮은 문턱전압을 갖는 것을 특징으로 하는 정전기 방지회로.
제3항에 있어서, 상기 제1 트랜지스터는 박막의 게이트 산화막을 갖는 NMOS 트랜지스터로된 것을 특징으로 하는 정전기 방지회로.
제3항에 있어서, 상기 제2 트랜지스터는 필드산화막을 게이트 절연막으로 갖는 NMOS 트랜지스터로 된 것을 특징으로 하는 정전기 방지회로.
반도체 기판위에 집적회로를 형성하기 위한 반도체 집적회로 장치 제조방법에 있어서, 상기 반도체 기판의 상부에 필드산화막 및 산화물 박막을 형성하는 과정과, 상기 필드산화막과 인접하고 서로 상반된 위치의 상기 반도체 기판의 표면층에 제1 및 제2 불순물 영역들을 형성하고, 상기 필드산화막과 무관하고 서로 일정간격 만큼 이격되도록 상기 반도체 기판의 표면층에 제3 및 제4 불순물 영역들을 형성하는 과정과, 상기 필드산화막의 상부에 제1 게이트 전극을 위치시키고, 상기 제3 및 제4 불순물 확산영역들 사이의 상기 산화물 박막의 상부에 제2 게이트 전극을 형성하는 과정과, 상기 게이트 전극들 및 상기 산화물 박막의 상부에 평탄화된 제1 절연층을 형성하는 과정과, 상기 절연층의 상부에 저항을 형성하는 과정과, 상기 저항을 상기 제2 불순물 확산영역 및 상기 제2 게이트 전극에 접속시키는 제1 배선과, 상기 제4 불순물 확산영역을 기저전원단에 접속시키는 제2 배선과, 상기 제1 및 제3 불순물 확산영역 및 상기 제1 게이트 전극을 접속시키는 제3 배선을 형성하는 과정과, 상기 제3 배선과 접속되도록 패드를 형성하는 과정을 구비한 것을 특징으로 하는 정전기 방지회로 제조방법.
제6항에 있어서, 상기 저항은 폴리실리콘에 의하여 형성된 것을 특징으로 하는 정전기 방지회로 제조방법.