KR0172231B1 - 반도체 소자의 정전기 방지회로 - Google Patents

반도체 소자의 정전기 방지회로 Download PDF

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Abstract

본 발명은 반도체 소자가 정전기 방전(Electrostatic Discharge)등에 직접 노출되었을 때 소자가 파괴되는 현상을 막기 위한 정전기 방지회로에 관한 것으로 트랜지스터(Q1, Q2)의 게이트를 패드에 직렬로 연결하여 폴로팅 파우어 라인으로 전하들이 유기되는 현상이 사라짐으로써 정전기에 대한 좀더 높은 신뢰성을 갖는 소자를 제작할 수 있다.

Description

반도체 소자의 정전기 방지회로
제1도는 종래의 정전기 방지용 회로를 도시한 회로도.
제2도는 본 발명에 의해 제조된 정전기 방지용 회로를 도시한 회로도.
제3도는 본 발명에 의해 구비되는 정전기 방지용 회로를 반도체 기판 상부에 구비한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 드레인
3 : 소오스 4 : 필드산화막
5: 소오스전극 6 : 게이트전극
7 : 입력 패드
본 발명은 반도체 소자가 정전기 방전(Electrostatic Discharge)등에 직접 노출되었을 때 소자가 파괴되는 현상을 막기 위한 정전기 방지회로에 관한 것이다. 일반적으로 반도체 소자가 정전기 방전에 노출되었을 때 내부회로가 손상을 받게 되어 소자가 오동작하거나 신뢰성에 문제가 발생하게 된다. 이는 정전기 방전시 핀으로부터 주입된 전하가 내부회로를 통해 빠져나갈 때 발생되는 주울(Joule) 열이 취약한 곳에서 접합파괴(Junction Spiking)를 일으키기 때문이다.
따라서 상기한 문제를 해결하기 위해 정전기 방전때 주입된 전하가 내부회로를 통해 빠져나가기 전에 입력단에서 전하를 곧바로 파우어 핀(Power Pin)쪽으로 방전(Discharge) 시킬 수 있는 정전기 방지용 회로를 삽입함으로써 상당한 효과를 보았다.
그러나, 반도체 소자들의 최소 크기가 1㎜ 이하를 사용하고, 트랜지스터 크기 또한 상당히 작아지는 관계로 현재의 정전기 방지용 회로로는 신뢰성 높은 소자를 제작하는데 한계가 있다.
특히 Vcc 파우어 핀을 기준으로 할 때는 더욱더 취약하게 된다.
제1도는 종래의 정전기 방지용 회로를 도시한 회로도이다.
상기 도면에 도시된 바와 같이, 종래의 정전기 방지회로는 아래와 같이 구성된다.
즉, 패드에 트랜지스터 Q1의 소오스와 트랜지스터 Q2의 게이트와 드레인이 각각 접속되고, 상기 Q1의 드레인과 게이트는 Vcc에 접속되며, 상기 Q2의 소오스는 Vss에 접속된다.
또한, 상기 패드에 접속된 저항(R)을 통하여 트랜지스터 Q3의 드레인과 내부회로에 접속되고, 상기 Q3의 게이트와 소오스는 Vss에 접속된다.
상기한 구조는 한가지 문제점을 가지고 있다. 패드에 Vss 기준으로 (이 때 Vss는 접지이고 Vcc는 플로팅(Floating)된다) 소자에 정전기 방전을 시켰을 때에는 대부분의 주입된 전하들이 제 3도의 필드산화막 게이트 트랜지스터를 통해 빠져나가게 된다. 그러나 Vcc쪽이 플로팅 되어 있다하더라도 일부의 전하들이 바이폴라 동작모드로 필드산화막 게이트 트랜지스터를 통해 Vcc쪽으로 빠져나간다. 그러나 이 Vcc는 플로팅되어 있기 때문에 전하를 직접적으로 빼주지 못하고 내부회로를 거쳐서 결국 접지 핀인 Vss쪽으로 빠져나간다. 이때 내부회로에 취약한 부분이 있으면 불량(fail)을 유발시키게 된다.
마찬가지로 Vcc기준으로(이때 Vss는 플로팅되고 Vcc는 접지된다) 정전기 방전을 하였을 때는 위와는 반대로 플로팅 되어 있는 Vss를 통해 내부회로를 통해 접지인 Vss로 빠져나가는 전하로 인해 내부회로가 손상을 받게 된다.
결국 플로팅된 파우어 라인이 정전기 방전시 내부회로롤 전하를 전달시켜 주는 연결선 역할을 하기 때문인 것이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 정전기 방지용 필드산화막 게이트 트랜지스터들(Q1,Q2)의 게이트를 패드에 직렬로 연결하여 플로팅 파우어 라인으로 전하들이 유기되는 현상이 사라지도록 하여 정전기에 대한 높은 신뢰성을 갖는 반도체 소자의 정전기 방지회로를 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은,
반도체 소자의 정전기 방지회로에 있어서,
트랜지스터 Q1의 게이트와, 트랜지스터 Q2의 게이트 및 드레인이 패드에 각각 접속되고,
트랜지스터 Q2의 소오스와 Q1의 드레인에 Vss가 접속되고,
트랜지스터 Q1의 소오스는 Vcc에 접속되고,
상기 패드에 저항을 통해 접속된 상기 내부회로는 Vcc와 Vss에 각각 접속된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2도는 패드에 트랜지스터 Q2의 드레인 및 게이트와 트랜지스터 Q1의 게이트가 접속되고, 상기 Q2의 소오소와 Q3의 소오스에 공통으로 Vss가 접속되고, 상기 패드에 접속된 저항(R)을 통하여 트랜지스터 Q3의 드레인과 내부회로에 접속되고, 상기 Q3의 소오스와 게이트는 Vss에 접속된다.
그리고 상기 Q1의 소오스는 Vcc에 접속되고, 상기 내부회로는 Vcc와 Vss에 각각 접속된다.
상기와 같은 회로를 구성하여 주면 플로팅 파우어 라인으로 전하들이 유기되는 현상이 사라짐으로써 정전기에 대한 좀더 높은 신뢰성를 갖는 소자를 제작할 수 있다.
작동원리를 설명하면 다음과 같다.
우선 Vss기준으로(Vss는 접지이고, Vcc는 플로팅된다) 정전기를 소자의 입력단자에 방전시켰을 때는 트랜지스터 Q1이 동작상태 및 펀치쓰루우(Punchthrough)를 통한 바이폴라 모드(Bipola mode)로 작동되어 모든 전하들이 Vss 접지핀으로 빠져나가게 된다. 또한 이러한 동작상태에서는 입력단자와 Vss 라인 사이에 캐패시터(제3도의 C)가 형성되어 전하분극 현상이 발생함으로써 정전기 방지에 효과적이다.
한편 Vcc기준으로(Vss는 플로팅이고 Vcc는 접지된다) 정전기를 소자의 입력단자에 방전시켰을 때는 1차적으로 트랜지스터 Q1이 턴온(Turn-on)되어 전하들이 플로팅 라인인 Vss에 (노드 A 지점) 유기된다.
이때 Vss노드가 드레인이고 Vcc노드가 소오스인 트랜지스터 Q1에 Q2가 바로 연결되어 있는 관계로 Vss에 유기된 전하들은 내부회로로 들어가지 않고 필드산화막 게이트 트랜지스터의 턴온을 통해 접지인 Vcc라인으로 모두 빠져나가기 때문에 내부회로는 조금도 손상을 받지 않게 된다.
제 3 도는 본 발명에 의해 구비되는 정전기 방지회로를 반도체 기판에 형성한 단면도이다.
상기 도면을 참조하면, P-형 실리콘 기판(1) 위에 능동영역을 분리하기 위해 필드 산화막(4)을 형성하고, 이온주입법을 이용하여 능동영역에 드레인(2)과 소오스(3)을 형성한 다음, 절연층을 형성하고, 상기 소오스(3)에 콘택되는 소옷스전극(5)을 형성하고, 그 상부에 절연층을 증착시킨 후 필드 산화막 게이트 트랜지스터의 게이트전극(6)을 형성하고, 입력 패드(7)를 상기 게이트전극(6)에 접속시킨 단면도이다.
이상, 상기한 본 발명에 의하면 입력패드를 통해 전달되는 정전기가 내부회로를 거치지 않고 Vss쪽 또는 Vcc으로 빠져나가기 때문에 내부회로에 손상를 가하지 않게 되는 효과가 있다.
또한, 플로팅 파우어 라인으로 전하들이 유기되는 현상이 사라짐으로서 정전기에 대한 좀더 높은 신뢰성을 갖는 소자를 제작할 수 있다.

Claims (5)

  1. 반도체 소자의 정전기 방지회로에 있어서, 트랜지스터 Q1의 게이트와, 트랜지스터 Q2의 게이트 및 드레인이 패드에 각각 접속되고, 트랜지스터 Q2 의 소오스와 Q1의 드레인에 Vss가 접속되고, 트랜지스터 Q1의 소오스는 Vcc에 접속되고, 상기 패드에 저항을 통해 접속된 상기 내부회로는 Vcc와 Vss에 각각 접속된 것을 특징으로 하는 반도체 소자의 정전기 방지회로.
  2. 제1항에 기재된 반도체 소자의 정전기 방지회로를 반도체 기판상에 형성할 때 상기 트랜지스터 Q1과 Q2의 소오스가 반도체 기판에 형성되는 확산영역을 공통으로 사용도록 구비되는 것을 특징으로 하는 반도체 소자의 정전기 방지회로.
  3. 제2항에 있어서, 상기 트랜지스터 Q1과 Q2의 게이트는 폴리실리콘이 길게 연장되어 구비되는 것을 특징으로 하는 반도체 소자의 정전기 방지회로.
  4. 제1항에 있어서, 상기 트랜지스터 Q1과 Q2는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 소자의 정전기 방지회로.
  5. 제1항에 있어서, 상기 내부회로 입력단과 Vss 사이에 트랜지스터 Q3가 구비되고, 상기 트랜지스터 Q3의 소오스와 게이트는 Vss에 접속된 것을 특징으로 하는 반도체 소자의 정전기 방지회로.
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