KR19980058496A - 반도체 소자의 정전기 방전 회로 - Google Patents

Abstract

본 발명은 입력 신호의 네거티브 전압을 클램핑시켜 특성을 개선시키기 위한 반도체 소자의 정전기 방전 회로에 관한 것으로서, 패드와 출력단사이에 연결되어 정전기를 필드 트랜지스터를 통하여 전원 또는 접지로 방전하는 입력 버퍼의 정전기 방전 회로에 있어서, 전원이나 또는 접지와 패드사이에 연결되며, 입력 신호의 언더슈트에 의한 네거티브 전압을 클램핑시키기 위한 클램프 수단을 포함한다.

Description

반도체 소자의 정전기 방전 회로

본 발명은 반도체 소자의 정전기 방전 회로에 관한 것으로서, 보다 구체적으로 로우 레벨의 입력 신호(VILL: INPUT LOW LEVEL VOLTAGE)의 네거티브(negative) 전압을 클램핑(clamping)시켜 특성을 개선시키기 위한 반도체 소자의 정전기 방전 회로에 관한 것이다.

일반적으로, 반도체 소자의 입력 버퍼에는 외부 신호 전달을 위한 패드가 연결되는데, 패드와 입력 버퍼 사이에는 정전기를 방지하기 위한 정전기 방전 회로가 장착된다.

도 1을 참조하여 종래의 정전기 방전 회로를 설명한다.

도 1을 참조하면, 종래의 반도체 소자의 정전기 방전 회로는 패드(1)를 통하여 양(+)의 정전기가 인가되면 턴온되어 양의 정전기를 전원(VCC)으로 방전시키기 위한 제 1 필드 트랜지스터(2)와, 패드(1)를 통하여 음(-)의 정전기가 인가되면 턴온되어 접지(VSS)를 통해 음의 정전기를 방전시키기 위한 제 2 필드 트랜지스터(3)와, 상기 제 2 필드 트랜지스터(3)에 의해 방전되지 않은 정전기를 접지(VSS)로 2차로 방전시켜 주기 위한 저항(R)과 방전시켜 주기 위한 제 3 필드 트랜지스터(4)를 구비 한다.

상기와 같은 종래의 입력 버퍼의 정전기 방전 회로는 패드(1)를 통하여 인가된 정전기를 제 1 및 제 2 필드 트랜지스터(2,3)를 이용하여 일차적으로 방전시키며, 또한 일차적으로 방전되지 않은 정전기를 저항(R) 및 제 3 필드 트랜지스터(4)를 이용하여 최종적으로 방전시켜 줌으로써 정전기가 입력 버퍼(5)로 인가되는 것을 방지하였다.

도 2를 참조하여 도 l의 패드에 입력되는 VILL의 특성을 설명한다.

도 2를 참조하면, 도 2의 (a)구간은 언더슈트(undershoot)이며, VILL은 언더 슈트에 의하여 대략 -3.5V까지 네거티브 방향으로 인가된다.

그러나, 상기와 같은 종래의 정전기 방전 회로의 입력신호의 언더슈트에 의해 대략 -3.5V의 네거티브 전압이 인가되어 소자의 셀(cel1)들이 위치하는 P-웰 쪽으로 전자 주입이 이루어져 셀 데이타가 파괴되므로써, 셀 데이타의 교환이 저해되는 문제점이 존재하였다.

따라서, 본 발명은 이와 같은 문제점을 해결하기 위한 것으로서, 입력신호의 네거티브 전압을 전원전압이나 또는 접지로 흐르도록 하여 클램핑시키므로써, 셀들이 위치하는 P-웰 쪽으로 전자 주입을 줄여 셀에 저장된 셀 데이타가 파괴되는 것을 방지할 수 있는 반도체 소자의 정전기 방전 회로를 제공하는데 그 목적이 있다.

도 1은 종래의 반도체 소자의 정전기 방전 회로의 회로도.

도 2는 도 1의 패드에 입력되는 신호의 특성도.

도 3은 본 발명의 일실시예에 따른 반도체 소자의 정전기 방전 회로의 회로도.

도 4는 본 발명의 다른실시예에 따른 반도체 소자의 정전기 방전 회로의 회로도.

도 5는 도 3 및 도 4의 반도체 소자의 정전기 방전 회로에 있어서, 입력 버퍼에 인가되는 신호의 특성도.

* 도면의 주요 부분에 대한 부호의 설명

1 : 패드, 2, 3, 4 : 필드 트랜지스터, 5 : 입력 버퍼, 6, 7 : 클램프 수단

이상에서 설명한 바와 같이 본 발명의 반도체 소자의 정전기 방전 회로는 패드와 출력단사이에 연결되어 정전기를 필드 트랜지스터를 통하여 전원(VCC), 접지(VSS) 또는 패드로 방전하는 입력 버퍼의 정전기 방전 회로에 있어서, 전원과 패드 또는 접지와 패드사이에 연결되며, 입력 신호의 언더슈트에 의한 네거티브 전압을 클램핑시키기 위한 클램프 수단을 포함하는 것을 특징으로 한다.

[실시예]

이하, 도 3, 도 4 및 도 5를 참조하여 본 발명의 바람직한 실시예를 설명한다.

도 3을 참조하면, 본 발명의 일실시예에 따른 반도체 소자의 입력 버퍼의 정전기 방전 회로는 패드(1)를 통하여 인가된 양의 정전기를 전원(VCC)으로 방전시키고 음의 정전기를 접지로 방전시키기 위한 1차 정전 방전 수단인 제 1 및 제 2 필드 트랜지스터(2,3)와, 일차로 방전되지 않은 정전기를 2차로 방전시켜 주기 위한 2차 방전 수단인 저항(R) 및 제 3 필드 트랜지스터(4)와, 상기 l차 정전기 방전 수단과 2차 정전기 방전 수단사이에 연결되어 입력신호의 언더슈트에 의한 네거티브 전압을 클램핑시키기 위한 클램프 수단(6)을 구비한다.

클램프 수단(6)은 패드(1)와 접지(VSS)사이에 연결되며, 게이트와 소스가 접지(VSS)되고, 드레인이 입력패드(1)에 연결되어 네거티브 전압을 접지(VSS)로 방전시켜 클램핑시키는 제 1 N모스 트랜지스터(NMT1)를 구비한다.

상기와 같은 일실시예에 따른 반도체 소자의 입력버퍼의 정전기 방전 회로는 입력패드(1)에 신호가 인가되어 네거티브 전압이 걸리면, 제 1 N모스 트랜지스터(NMT1)가 정방향 다이오드 특성을 나타내어 접지(VSS)로 빠져나가게 된다. 이에 따라, 도 5에 도시된 바와 같이 입력 버퍼(5)에 인가하는 네거티브 전압은 클램핑되어 P웰로의 전자주입을 감소시킬 수 있다.

도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 입력 버퍼(5)의 정전기 방전 회로를 도시하였다. 다른 실시예에 따른 정전기 방전 회로도 도 3과 마찬가지로 클램프 수단(7)을 1차 정전기 방전 수단과 2차 정전기 방전 수단사이에 클램프 수단(7)을 구비한다.

다른 클램프 수단(7)은 패드(1)와 전원(VCC)사이에 연결되며, 게이트와 드레인에 전원전압이 인가되고 소스가 패드(1)에 연결되어 소정의 네거티브 전압을 전원(VCC)으로 인가하기 위한 제 2 N모스 트랜지스터(NMT2)를 구비한다.

도 4의 클램프 수단(7)도 도 3과 마찬가지로 입력 신호의 언더슈트에 의하여 발생된 소정의 네거티브 전압이 패드(1)에 인가되면, 제 2 N모스 트랜지스터(NMT2)가 정방향 다이오드 특성을 나타내어 네거티브 전압을 도 5와 같이 일정부분 클램핑시킬 수 있다.

도 5를 참조하여 본 발명의 클램핑 수단에 의한 VILL의 특성을 설명한다.

도 5를 참조하면, 도 5의 (b)구간은 클램핑 수단(6, 7)에 의하여 네거티브 전압이 클램핑된것이다.

따라서, VILL은 클램핑 수단(6, 7)에 의하여 입력 신호의 네거티브 전압이 완화되어 셀이 위치하는 P-웰쪽으로의 전자 주입을 줄일 수 있다.

이상에서 설명한 바와 같이 본 발명의 반도체 소자의 정전기 방전 회로는, 회로로 입력되는 입력신호의 네거티브 전압을 클램핑시켜 전자들이 셀들이 위치한 P-웰 쪽으로 주입되는 것을 감소시키므로써, 저장된 셀 데이타가 파괴되는 것을 방지하며, 또한 셀 데이타의 교환을 원활이 할 수 있는 탁월한 효과를 제공한다.

Claims (3)

1. 패드와 출력단사이에 연결되어 정전기를 필드 트랜지스터를 통하여 전원(VCC) 또는 접지(VSS)로 방전하는 입력 버퍼의 정전기 방전 회로에 있어서, 상기 전원이나 또는 상기 접지와 상기 패드사이에 연결되며, 입력 신호의 언더슈트에 의한 네거티브 전압을 클램핑시키기 위한 클램프 수단을 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방전 회로.
2. 제 1 항에 있어서, 상기 클램프 수단은 상기 패드와 상기 접지사이에 연결되며, 상기 접지의 노이즈에 의하여 턴온되어 소정의 네거티브 전압을 상기 접지로 인가하기 위한 제 1 N모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 정전기 방전 회로.
3. 제 1 항에 있어서, 상기 클램프 수단은 상기 패드와 상기 전원사이에 연결되며, 상기 전원에 의하여 턴온되어 소정의 네거티브 전압을 상기 전원으로 인가하기 위한 제 2 N모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 정전기 방전 회로.