KR100312621B1 - 반도체정전기보호를위한출력버퍼회로 - Google Patents
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Abstract
본 발명은 정전기에 의한 반도체 디바이스에 파괴현상을 방지하기 위한 출력 버퍼회로에 있어서 정전기 보호회로에 관한 것이다. 이를 위하여 다수의 트랜지스터들로 구성된 출력버퍼수단 및 트랜지스터로 구성된 정전기 보호수단에 있어서 정전기 보호수단을 구성하는 트랜지스터의 게이트 길이를 출력버퍼수단을 구성하는 트랜지스터의 게이트 길이보다 작게하여 항복전압을 낮추어 정전기 보호수단의 트랜지스터로 먼저 방전하도록 하는 정전기 보호회로이다.
Description
제1도는 반도체 정전기 보호회로를 위한 종래의 구성도.
제2도는 종래의 반도체 정전기 보호회로의 n형 트랜지스터의 단면도.
제3도는 본 발명에 따라 반도체 정전기 보호회로를 위한 실시예의 구성도.
제4도는 본 발명에 따라 반도체 정전기 보호회로를 위한 다른 실시예의 구성도 이다.
본 발명은 반도체 집적회로의 정전기(Electrostatic Dischange) 보호회로에 관한 것으로, 특히 반도체 집적회로의 출력버퍼의 드라이브 능력을 조정하고 일정수준 이상의 정전기에 의한 파괴현상을 방지하는 정전기 보호회로에 관한 것이다.
정전기에 의한 반도체 디바이스 파괴현상은 제품의 신뢰도에 치명적 요인으로 작용하며, 반도체 공정이 진보 발전됨에 따라 디자인 룰이 감소하면서 접합이 정전기에 의한 디바이스 파괴가 취약해지므로 정전기에 의한 디바이스 보호의 수준저하가 예상되는 바 진보된 공정일수록 정전기 보호를 위해 설계시 충분한 고려를 하여야 한다.
일반적으로 반도체 칩 설계에 있어 정전기 보호를 위한 출력버퍼회로 설계시 순간적으로 서지전압(Surge Voltage)을 방전할 수 있도록 트랜지스터의 게이트 크기를 충분히 크게 하여 방전통로를 많이 확보하도록 정전기 보호회로를 설계할 수 있다. 그러나 트랜지스터의 게이트 크기를 크게 할 경우 전력소모가 많아지고 노이즈에 의한 영향을 많이 받게 되는 전기적 특성 때문에 항상 큰 트랜지스터만 사용할 수 없다. 그러므로 외부의 인터페이스 회로를 드라이브하기 위한 출력버퍼회로에 있어서, 트랜지스터의 게이트의 폭(width)과 길이(length)가 동일한 트랜지스터들을 사용하여 일부는 트랜지스터의 게이트가 내부신호에 연결된 출력드라이브 트랜지스터로 사용하고 나머지 사용하지 않는 트랜지스터는 정상적 동작 시에는 오프인 더미(dummy)트랜지스터를 정전기 보호트랜지스터로 사용하여 방전통로를 많이 확보할 수 있도록 회로설계를 한다.
그러나, 상기와 같이 정전기 보호를 위한 종래의 출력버퍼회로는 내부신호에 연결된 드라이브 트랜지스터들과 정상동작시 오프 되는 정전기 보호트랜지스터들의 항복전압(Breakdown Voltage) 값의 차이로 인하여 패드(pad)를 통해서 정전기에 의한 양 또는 음의 서지전압의 인가될 때 방전통로가 내부신호에 연결될 트랜지스터들로 집중되므로 높은 서지전압인가시 정전기에 의한 파괴현상을 방지하지 못하는 문제점을 가지고 있다. 이와 같은 내용은 첨부된 제1도 및 제2도의 설명에 의해 보다 명확하게 이해될 것이다.
제1도는 반도체 정전기 보호회로를 위한 종래의 구성도이다. 제1도을 참조하면, 출력버퍼 1로 사용하기 위하여 게이트의 폭과 길이가 동일하게 형성되어 전원전압 Vdd와 그라운드 Vss의 사이에 직렬 접속되고 공통 접속된 게이트로 내부신호를 입력하는 드라이브 트랜지스터 Pd11 및 Nd11과, 정전기 보호를 위한 정상동작시 오프인 P형 트랜지스터 P11, P12 … P1n과, N형 트랜지스터 N11, N12 … N1n들로 구성된 더미 트랜지스터 회로 2로 구성되어 있다. 상기와 같은 구성중, P형 트랜지스터들 P11~P1n은 게이트와 소스가 전원전압 Vdd에 공통으로 접속되고 드레인이 출력패드에 접속되어 있으며, N형 트랜지스터들 N11~N1n들은게이트와 소스가 그라운드 Vss에 공통으로 접속되고 드레인이 출력 패드에 접속되어 있다. 상기와 같이 구성된 출력버퍼의 드라이브 능력이 더 요구되는 경우에는 더미 트랜지스터들의 일부의 트랜지스터의 게이트를 오프시키지 않고 내부신호에 연결시키면 된다. 상기 구성중, 출력버퍼 1내의 P형 트랜지스터 Pd11은 내부신호의 입력에 의해 출력패드를 풀업하는 풀업 트랜지스터이며, N형 트랜지스터 Nd11은 상기 출력패드를 풀다운하는 풀다운 트랜지스터이다.
제2도는 제1도의 종래의 반도체 정전기 보호회로에 있어 n형 트랜지스터들의 단면도를 도시한 것으로 하나의 드라이브 트랜지스터와 3개의 더미 트랜지스터들만을 도시하였다.
제1도와 제2도에 의거 종래의 정전기 보호회로의 동작을 설명하면 다음과 같다.
지금, 제1도 및 제2도와 같이 구성된 정전기 보호회로의 구성에서, 출력버퍼의 더미 트랜지스터들을 구성하고 있는 P형 트랜지스터들 P11~P1n의 소스 및 게이트가 플로팅(floating)(Vdd가 소스에 인가되지 않는 상태)되고 N형 트랜지스터들 N11~N1n의 소스가 모두 그라운드 Vss에 연결된 상태에서 패드를 통해서 정전기에 의한 양의 서지전압(surge voltage)이 인가되면, 제2도의 ⓐ~ⓓ의 기생다이오드가 모두 동시에 항복현상(break down effect)이 일어나서 패드에서 Vss로의 방전통로가 생겨 반도체 디바이스가 정전기로부터 보호된다.
그러나 상기와 같이 게이트의 폭과 길이가 동일하게 형성된 트랜지스터들로 구성된 회로는, 드라이브 트랜지스터의 기생다이오드인 a의 항복전압이 정전기 보호트랜지스터의 기생다이오드인 b, c 및 d의 항복전압보다 낮기 때문에 상기 기생다이오드 a로만 방전통로가 형성되므로 드라이브 트랜지스터 Nd11으로 순간적으로 많은 전류가 흐르게 되어 반도체 디바이스가 파괴된다. N형 트랜지스터의 소스에 Vss 전압을 인가하지 않고 P형 트랜지스터의 소스에 Vdd 전압이 인가되고 패드를 통해서 정전기에 의한 음의 서지전압이 인가될 경우에도 상기와 동일하게 작용하여 드라이브 트랜지스터 Pd11의 기생다이오드로만 방전통로가 형성되어 반도체 디바이스가 파괴된다. 따라서 상기 제1도와 같은 종래의 회로는 앞서 기술한 바와 같은 문제가 발생한다.
따라서, 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 정전기에 의한 파괴현상을 완벽히 방지할 수 있는 정전기 보호회로를 제공함에 있다.
상기 목적들을 달성하기 위하여 본 발명에 따른 정전기 보호회로는 패드 외부의 인터페이스 회로를 드라이브하기 위한 트랜지스터로 구성된 출력버퍼수단 및 정전기 보호수단을 구비하는 출력버퍼 회로에 있어서, 상기의 정전기 보호수단은 상기의 출력버퍼수단을 구성하는 트랜지스터의 항복전압보다 낮은 항복전압을 갖는 것을 특징으로 한다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제3도는 본 발명을 수행하는 구체적인 일실시예의 도면으로서, 내부신호에 연결된 드라이브 트랜지스터들로 구성된 출력버퍼 10와, 정상동작시 오프인 정전기 보호 트랜지스터들로 구성된 정전기 보호회로 20으로 구성되어 있다. 이때, 상기 구성중, 출력버퍼 10과 정전기 보호회로 20들 각각은 서로 다른 타입(type)의 트랜지스터들로 구성되며, 상기 정전기 보호회로 20내 트랜지스터 게이트의 길이(Length)를 출력버퍼 10내의 드라이브 트랜지스터의 게이트 길이 보다 작게하여 정전기보호 트랜지스터의 항복전압이 드라이브 트랜지스터의 항복전압보다 작도록 트랜지스터들의 게이트 크기를 조정한다.
상기의 출력버퍼 10은 게이트가 내부신호선에 공통으로 접속되고, 제1 및 제2전원전압, 예를 들면, 전원전압 Vdd와 그라운드 Vss들 각각에 P형 트랜지스터 Pd21 및 N형 트랜지스터 Nd21의 제1드레인/소스가 접속되며, 상기 P형 트랜지스터 Pd21 및 N형 트랜지스터 Nd21의 제2드레인/소스는 출력패드에 공통으로 접속되어 있다. 여기서, 상기 P형 트랜지스터 Pd21 및 N형 트랜지스터 Nd21은 내부신호의 입력에 따라 출력패드를 전원전압 Vdd 혹은 그라운드 전압 Vss의 레벨로 풀업하거나 풀다운 하는 풀업 트랜지스터 및 풀다운 트랜지스터이다.
그리고, 상기 정전기 보호회로 20은 제1전원전압에 제1드레인/소스 및 게이트가 접속되며 상기 출력패드에 제2드레인/소스가 접속된 P형 트랜지스터 P21과, 제2전원전압에 제1드레인/소스와 게이트가 접속되며 상기 출력패드에 제2드레인/소스가 접속된 N형 트랜지스터 N21로 구성되어 있다.
상술한 제3도의 구성에 의거 본 발명인 정전기 보호회로의 동작은 다음과 같다.
트랜지스터 크기를 결정하는 인자인 게이트 길이를 조정함으로써 항복전압을 임의로 조정할 수 있다. 즉 트랜지스터의 게이트 길이를 작게 하여 항복 전압을 낮출 수 있기 때문에 정전기 보호 트랜지스터로 사용되는 P형 트랜지스터 P21d과 N형 트랜지스터 N21들의 게이트 길이를 출력버퍼 10내의 드라이브용 P형 트랜지스터 Pd21과 N형 트랜지스터 Nd21의 게이트 길이보다 작게 하여 정전기 보호트랜지스터의 항복전압을 드라이브 트랜지스터의 항복전압보다 작게 되도록 한다. 상기와 같이 트랜지스터들을 구성한 상태에서, 정전기에 의한 양 또는 음의 서지전압이 패드로 인가되는 경우 정전기 보호용 P형 트랜지스터 P21 또는 N형 트랜지스터 N21로 순간적으로 전류패스를 형성함으로써 내부신호선에 게이트가 접속된 드라이브용 P형 트랜지스터 Pd21 및 N형 트랜지스터 Nd21은 상기 패드로 인가되는 정전기에 의하여 손상을 받지 않는다.
제4도는 본 발명에 따라 반도체 정전기 보호회로를 위한 다른 실시예의 도면으로서, 내부신호에 게이트가 공통으로 접속된 드라이브용 트랜지스터들로 구성된 출력버퍼 100과, 외부의 인터페이스 회로를 드라이브하기 위해 드라이브 능력을 임의로 조정하는 다수의 트랜지스터들로 구성된 더미 트랜지스터 회로 200과, 상기의 드라이브 트랜지스터들 및 더미 트랜지스터들 보다 트랜지스터의 게이트 길이가 작은 다수의 트랜지스터들로 구성된 정전기 보호회로 300으로 구성되어 있다.
상술한 제4도의 구성에 의거 본 발명인 정전기 보호회로의 동작은 다음과 같다.
정전기 보호회로 300내에 위치된 다수의 트랜지스터들은 정상동작시 오프이나 정전기에 의한 양 또는 음의 서지전압이 패드에 인가되는 경우, 상기 정전기 보호회로 300내 다수의 트랜지스터들 P41~P4n 및 N41~N4n의 항복전압이 출력버퍼 100내의 드라이브 트랜지스터 Pd31, Nd31과 더미 트랜지스터 회로 200내의 더미 트랜지스터들 P31~P3n 및 N31~N31n의 항복전압보다 작기 때문에 상기 양 또는 음의 서지전압은 상기 정전기 보호 트랜지스터들인 P41, P42 … P4n 또는 N41, N42, … N4n의 전류패스를 통해 순간적으로 흐르게 되므로 게이트에 내부신호가 연결된 드라이브 트랜지스터들 Pd31~Nd31은 정전기에 의한 손상을 받지 않는다.
제4도는 가장 작은 드라이브 능력이 요구되는 경우의 실시 예이나 더 많는 드라이브 능력이 요구되는 경우에는 다수의 트랜지스터로 구성된 더미 트랜지스터 회로 200내의 P형 트랜지스터 P31~P3n 및 N형 트랜지스터 N31~N3n를 오프 시키지 않고 필요한 수만큼 드라이브 트랜지스터들과 같이 내부신호를 각각의 게이트에 연결하면 된다.
만약에 상기의 모든 더미 트랜지스터 P31~P3n 및 N31~N31n을 사용하더라도 드라이브 능력이 부족하여 정전기 보호용 트랜지스터들 P41~P4n 및 N41~N4n중의 일부의 트랜지스터들을 드라이브용 트랜지스터로써 사용할 경우에는 종래의 정전기 보호회로와 마찬가지로 트랜지스터의 게이트 길이가 작은 게이트에 내부 신호가 연결된 드라이브 트랜지스터들로 먼저 방진통로가 생겨 정전기에 이한 손상을 받게 된다.
따라서 상기의 트랜지스터의 게이트 길이가 작은 정전기 보호 트랜지스터를 드라이브 트랜지스터로 이용하고자 하는 경우에는 우선적으로 트랜지스터의 길이가 작게 형성되어 항복전압이 낮은 정전기 보호회로 300내의 트랜지스터들 P41~P4n 및 N41~N4n을 드라이브 트랜지스터로 사용한다. 그럼에도 불구하고 출력버퍼 100의 드라이브 능력을 더욱 증가시키기 위해 트랜지스터의 게이트 길이가 큰 더미 트랜지스터 회로 200내의 더미 트랜지스터들 P31~P3n 및 N31~N3n중의 일부를 드라이브 트랜지스터로 사용한다. 이는 항복전압이 가장 낮은 트랜지스터 전부를 사용하여 동시에 방전할 수 있는 통로를 많이 많들어 주므로서 정전기에 의해 디바이스가 파괴되는 것을 방지할 수 있다.
즉, 가장 좋은 경우는 트랜지스터의 게이트의 길이가 작게되어 항복전압이 가장 낮은 트랜지스터 모두를 정전기 보호수단으로 사용하는 것이다. 이와 같이 정전기 보호수단을 설정한 상태에서, 드라이브 능력이 부족하여 트랜지스터의 게이트의 길이가 작은 트랜지스터의 일부를 드라이브 트랜지스터로 사용하고자 하는 경우에는, 먼저 트랜지스터의 게이트 길이가 작은 트랜지스터 모두를 드라이브 트랜지스터로 사용하여 정전기에 의한 방전통로를 보다 많이 확보하고 나머지 드라이브 능력을 위해 트랜지스터의 게이트 길이가 보다 큰 트랜지스터들을 드라이브 트랜지스터로 사용한다.
상술한 바와 같이 본 발명은 출력버퍼의 드라이브 트랜지스터의 게이트의 길이 및 채널폭 보다 정전기 보호회로내의 트랜지스터의 게이트의 길이 및 채널폭을 더 작게 하므로써 패드로부터의 정전기에 의해 칩의 회로를 보호할 수 있게 된다.
Claims (4)
- 내부신호를 외부로 출력하기 위한 패드를 가지는 반도체의 정전기 보호를 위한 출력버퍼회로에 있어서, 제1전원전압과 상기 제2전원전압의 사이에 직렬 접속되고, 게이트가 상기 내부신호에 공통으로 접속되며 상기 직렬 접속된 노드가 출력패드에 접속되어 상기 내부신호에 따라 상기 출력패드를 풀업하는 풀업 트랜지스터 및 풀다운 트랜지스터로 구성된 출력버퍼와; 상기 출력버퍼내의 트랜지스터들의 항복전압 보다 낮은 항복전압을 가지며, 상기 제1전원전압 혹은 제2전원전압들중의 하나에 제1드레인/소스와 게이트가 접속되며 상기 출력패드에 제2드레인/소스가 접속된 정전기 보호용 트랜지스터들을 포함하여 구성된 정전기 보호회로로 구성함을 특징으로 하는 반도체 정전기 보호를 위한 출력버퍼회로.
- 제1항에 있어서, 상기 정전기 보호회로내 정전기 보호용 트랜지스터의 항복전압을 낮추기 위하여 상기 정전기 보호회로내 트랜지스터의 게이트의 길이가 출력버퍼내의 풀업 및 풀다운 트랜지스터의 게이트의 길이보다 작게 하는 것을 특징으로하는 반도체 정전기 보호를 위한 출력버퍼회로.
- 제1항에 있어서, 상기 정전기 보호회로내 정전기 보호용 트랜지스터들 각각은 상기 제1전원전압에 제1드레인/소스와 게이트가 접속되고 제2드레인/소스가 상기 출력패드에 접속된 적어도 하나 이상의 P형 트랜지스터들과, 상기 제2 전원전압에 제1드레인/소스와 게이트가 접속되고 제2드레인/소스가 상기 출력 패드에 접속된 적어도 하나 이상의 N형 트랜지스터들로 구성되며, 상기 P형 트랜지스터들 및 N형 트랜지스터들 각각의 게이트 길이는 상기 출력버퍼내의 풀업 트랜지스터 및 풀다운 트랜지스터의 게이트 길이보다 더 작게 하는 것을 특징으로 하는 반도체 정전기 보호를 위한 출력버퍼회로.
- 제1항에 있어서, 상기 정전기 보호회로내의 P형 트랜지스터의 게이트의 길이보다 더 큰 게이트 길이를 가지고 제1드레인/소스가 상기 제1전원전압에 접속되고 제2드레인/소스가 상기 출력패드에 접속된 제2의 P형 트랜지스터들과, 상기 정전기 보호회로내의 N형 트랜지스터의 게이트의 길이보다 더 큰 게이트 길이를 가지고 제1드레인/소스가 상기 제3전원전압에 접속되고 제2드레인/소스가 상기 출력패드에 접속된 제2의 N형 트랜지스터들로 구성된 더미 트랜지스터 회로를 더 구비함을 특징으로 하는 반도체 정전기 보호를 위한 출력버퍼회로.
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Cited By (1)
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|---|---|---|---|---|
| US9478532B2 (en) | 2013-07-17 | 2016-10-25 | Samsung Display Co., Ltd. | Electro static discharge protection circuit and electronic device having the same |
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| KR100808604B1 (ko) * | 2006-04-18 | 2008-02-29 | 주식회사 하이닉스반도체 | 반도체 장치용 정전기 보호 장치 |
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1994
- 1994-10-13 KR KR1019940026195A patent/KR100312621B1/ko not_active IP Right Cessation
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