KR100327439B1 - 정전기 보호회로 - Google Patents

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Abstract

본 발명은 패드를 통해 유입되는 정전기로부터 내부회로를 보다 효과적으로 보호할 수 있는 정전기 보호회로를 제공하기 위한 것으로, 본 발명의 정전기 보호회로는 패드를 통해 유입되는 신호가 입력 버퍼를 통해 내부회로로 전달되는 반도체 메모리 장치에 있어서, 상기 입력 버퍼의 출력신호를 입력신호로 이용하여 상기 패드를 통해 유입되는 신호의 레벨을 일정하게 유지시키는 ESD보호회로부와, 상기 ESD보호회로부의 출력단에 연결된 저항소자와, 상기 저항소자를 통해 인가되는 상기 ESD보호회로부의 출력 신호를 입력신호로 이용하여 상기 ESD보호회로의 출력신호와 반대 레벨의 신호를 내부회로로 출력함과 동시에 상기 ESD보호회로부의 입력신호로 전달하는 입력버퍼부를 포함하여 구성되는 것을 특징으로 한다.

Description

정전기 보호회로{ESD PROTECTION CIRCUIT}
본 발명은 반도체 장치에 관한 것으로, 특히 칩(chip) 외부로부터 핀(pin)을 통해 내부회로로 들어오는 정전기(ESD:Electro Static Discharge)로부터 내부회로를 효과적으로 보호할 수 있는 정전기 보호회로에 관한 것이다.
일반적으로 ESD Pulse 에 노출되는 소자나 시스템은 파괴되거나 여러 형태의 성능 저하를 일으킨다. 스파크 형태로 이루어지는 방전은 넓은 주파수 대역에서 간섭하는 전자기 펄스 (Wideband Electromagnetic Interference Pulse : EMI Pulse) 를 발생시켜 디지털 시스템의 교란 (예로 Processing Error, 컴퓨터의 Shut Down,프로그램의 파괴, 기억된 정보의 유실등) 을 일으킨다.
통상, NMOS, PMOS, CMOS, 저전력 TTL 또는 고임피던스를 갖는 선형회로 등은 ESD에 매우 민감하다.
일예로 바이폴라 트랜지스터의 경우, ESD에 의해 정션(Junction)파괴가 발생하고, MOS의 경우, 게이트 절연막의 펀치-스루(Punch-Through)를 유발하여 유전체 양단에 걸린 전압이 유전체의 특성 이상일 경우 절연파괴를 초래한다.
이외에도, ESD에 의하여 소자의 온도가 높아져 금속이 녹거나 접합선이 떨어지는 현상이 발생하는데, 특히 단면적이 일정치 않은 메탈라인에서 국부적인 전류집중으로 인하여 메탈이 오픈되는 경우가 발생한다.
이하, 종래 기술에 따른 정전기 보호회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래 기술에 따른 정전기 보호회로의 구성도이다.
도 1에 도시된 바와 같이, ESD보호회로부(12)는 패키지(pakage) 외부의 전기적 신호가 와이어 본딩(wire bonding)을 통해 내부로 연결되는 패드(pad)(11)와 그리고 입력 버퍼(13) 사이에 위치한다.
그 중에서도 ESD보호회로부(12)는 입력 버퍼(13)쪽보다는 패드(11)에 더 가깝게 위치한다. 상기 ESD보호회로부(12)는 바이폴라 PNP 트랜지스터(Q1), NPN 트랜지스터(Q2)로 구성되는 SCR(12a)과 저항(R) 그리고 클램프 앤모스 트랜지스터(M1) 및 다이오드(D)로 구성된다. SCR(12a)의 한 쪽 노드(N1)는 패드(11)에서 나오는 입력신호에 연결되고, 다른쪽 노드(N2)는 접지단(Vss)에 연결된다.
저항(R)은 패드(11)에서 나오는 입력 신호와 입력 버퍼(13)의 게이트 사이에 연결되며, 다이오드(D)는 접지단(Vss)과 패드(11)에서 나오는 입력신호간에 역방향으로 연결된다.
클램프 앤모스 트랜지스터(M1)는 저항(R)과 입력 버퍼(13) 사이에 연결되고, 게이트는 소오스와 함께 접지단(Vss)에 연결된다.
이와 같은 종래 ESD보호회로의 동작을 보다 상세하게 설명하면 다음과 같다.
먼저, 패드(11)를 통해 유입된 외부의 전기적 입력신호는 ESD보호회로부(12)를 거쳐 내부 회로로 들어가게 되는데, 이때 입력신호의 크기가 정상적인 신호보다 훨씬 높거나 낮은 경우, ESD보호회로부(12)는 SCR(12a), 다이오드(D), 저항(R), 클램프 앤모스 트랜지스터(M1)를 통해 방전함으로써 내부회로 특히, 입력 버퍼(13)의 게이트가 파괴되는 것을 방지한다.
바이폴라 트랜지스터(Q1,Q2)로 구성된 SCR(12a)은 양단에 어떤 일정한 크기의 전압(trigger voltage)이 인가될 때까지는 전류가 흐르지 않으나, 그 이상이 될 경우에는 엄청한 크기의 전류가 흘러 SCR(12a) 양단의 전압을 일정한 크기 이하로 떨어뜨린다.
클램프 앤모스 트랜지스터(M1)도 드레인에 걸리는 전압이 어떤 전압 이상이 되면 많은 양의 전류가 흘러 드레인-소오스간의 전압이 증가하는 것을 방지한다.
패드(11)에 정상적인 크기의 전압(Vss~Vdd)이 유입되면 SCR(12a)과 클램프 앤모스 트랜지스터(M1), 다이오드(D)는 동작하지 않으므로 입력 버퍼(13)의 게이트로 전달되나, 패드에 전원전압(Vdd) 이상의 높은 전압을 갖는 펄스가 유입되어SCR(12a)의 양단과 클램프 앤모스 트랜지스터(M1)의 드레인에 걸리는 전압이 일정한 크기 이상이 되면 SCR(12a)과 클램프 앤모스 트랜지스터(M1)가 모두 동작하여 유입된 전하를 접지단(Vss)으로 방전한다. 또한, 패드(11)에 유입되는 펄스가 접지전압(Vss) 이하의 전압일 경우, 상기 SCR(12a)은 상기 동작과 동일한 동작을 하며 클램프 앤모스 트랜지스터(M1)는 다이오드(D)와 마찬가지로 순방향 다이오드 특성을 가지게 되어 접지단(Vss)으로부터 패드(11)로 전류가 흘러 패드(11)에 걸리는 전압이 더 이상 떨어지지 않도록 한다.
이와 같이 패드(11)로 유입되는 전압이 (+) 또는 (-)에 관계없이 일정한 크기 이하로 조절하여 주기 때문에 입력 버퍼(13)의 게이트가 정전기에 의해 손상되는 것을 방지한다.
그러나 상기와 같은 종래 정전기 보호회로는 다음과 같은 문제점이 있었다.
일반적으로 클램프 앤모스 트랜지스터(M1)의 동작전압은 SCR의 동작전압보다 낮으며 SCR의 동작전압은 클램프 앤모스 트랜지스터(M1)의 브랙다운(breakdown)전압과 크기가 비슷하다. 또한, 클램프 앤모스 트랜지스터(M1)와 SCR이 동작한 후 양단에 걸리는 전압은 클램프 앤모스 트랜지스터쪽이 SCR보다 더 높다.
따라서, 패드로 유입된 펄스는 우선 클램프 앤모스 트랜지스터(M!)에 의해 방전되고 이 펄스의 크기가 높아짐에 따라 SCR이 동작하여 입력 전압의 크기를 낮추게 된다.
하지만, 기술이 발전함에 따라 입력 버퍼의 게이트 랭스(gate length)도 작아지고, 게이트의 실리콘 산화막의 두께도 점점 줄어들고 있는 추세에 있음을 감안하면, 더욱 낮은 전압에서 게이트의 파괴를 가져올 수도 있다.
따라서, 종래와 같은 구조의 정전기 보호회로는 클램프 앤모스 트랜지스터가 동작하고 SCR이 동작할 때까지 클램프 앤모스 트랜지스터의 양단에 걸리는 전압(holding voltage)만으로도 입력 버퍼의 게이트를 파괴시킬 수가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 패드를 통해 유입되는 정전기로부터 내부회로를 보다 효과적으로 보호할 수 있는 정전기 보호회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 정전기 보호회로의 구성도
도 2는 본 발명 제 1 실시예에 따른 정전기 보호회로의 구성도
도 3은 본 발명 제 2 실시예에 따른 정전기 보호회로의 구성도
도면의 주요부분에 대한 부호의 설명
11,21 : 패드 12,22 : ESD보호회로부
13,23 : 입력 버퍼
상기의 목적을 달성하기 위한 본 발명의 정전기 보호회로는 패드를 통해 유입되는 신호가 입력 버퍼를 통해 내부회로로 전달되는 반도체 메모리 장치에 있어서, 상기 입력 버퍼의 출력신호를 입력신호로 이용하여 상기 패드를 통해 유입되는 신호의 레벨을 일정하게 유지시키는 ESD보호회로부와, 상기 ESD보호회로부의 출력단에 연결된 저항소자와, 상기 저항소자를 통해 인가되는 상기 ESD보호회로부의 출력 신호를 입력신호로 이용하여 상기 ESD보호회로의 출력신호와 반대 레벨의 신호를 내부회로로 출력함과 동시에 상기 ESD보호회로부의 입력신호로 전달하는 입력버퍼부를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명 정전기 보호회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명 제 1 실시예에 따른 정전기 보호회로의 회로적 구성도이다.
도 2에 도시한 바와 같이, 본 발명의 제 1 실시예는 ESD보호회로부가 입력버퍼와 함게 래치(latch)구조를 갖는다.
즉, 본 발명 제 1 실시예에 따른 ESD보호회로부(22)는 인버터(inverter) 타입의 제 1 피모스 트랜지스터(PM1) 및 제 1 앤모스 트랜지스터(NM1)로 구성된다.
상기 제 1 피모스 트랜지스터(PM1)의 소오스는 전원전압단(Vdd)에 연결되고 제 1 앤모스 트랜지스터(NM1)의 소오스는 접지단(Vss)에 연결된다.
상기 제 1 피모스 트랜지스터(PM1)의 게이트와 제 1 앤모스 트랜지스터(NM1)의 게이트는 공통으로 연결되어 입력 버퍼(23)의 출력단에 접속된다.
상기 입력 버퍼(23)는 인버터 타입으로 구성되는 제 2 피모스 트랜지스터(PM2)와 제 2 앤모스 트랜지스터(NM2)로 구성된다.
이와 같은 본 발명 제 1 실시예에 따른 정전기 보호회로의 동작을 설명하면 다음과 같다.
먼저, 패드(21)에서 유입되는 신호가 정상전압(Vss~Vdd)인 경우, 패드(21)의 출력단 노드 A가 하이 레벨이면 입력 버퍼(23)의 출력단 노드 C는 로우 레벨이 된다. 상기 노드 C의 로우 레벨은 다시 제 1 피모스 트랜지스터(PM1) 및 제 1 앤모스 트랜지스터(NM1)의 게이트로 피드백되어 결국 노드 A는 최초의 레벨인 하이 레벨이 된다.
결과적으로, 최초 노드 A의 레벨이 하이 레벨이면 제 1 피모스 및 제 1 앤모스 트랜지스터(PM1,NM1)의 게이트에는 로우 레벨이 인가되어 제 1 피모스 트랜지스터(PM1)만이 턴-온되고, 반대로 최초 노드 A의 레벨이 로우 레벨이면 제 1 피모스 및 제 1 앤모스 트랜지스터(PM1,NM1)의 게이트에는 하이 레벨이 인가되어 제 1 앤모스 트랜지스터(NM1)만이 턴-온된다. 이때, 패드(21)로부터 유입되는 ESD 신호가 ESD보호회로부(22)의 출력 레벨에 비해 낮은 값을 갖거나 또는 높은 값을 갖는다면 상기 제 1 피모스 트랜지스터(PM1) 또는 제 1 앤모스 트랜지스터(NM1)중 턴-온된 모스 트랜지스터를 통해 전류가 흘러 ESD보호회로부(22)의 출력 레벨을 유지시키게 된다.
즉, 패드(11)로부터 아주 높은 (+) 전압을 갖는 신호 또는 (-) 전압을 갖는 신호가 들어오면 곧바로 ESD보호회로부(22)를 구성하는 제 1 피모스 트랜지스터(PM1)와 제 1 앤모스 트랜지스터(NM1)중 턴-온된 트랜지스터를 통해 접지단 또는 전원전압단으로 바이패스되므로 패드(11)에서 유입되는 신호를 일정하게 유지시킬 수가 있다.
만일, 정상적인 동작전압에서 패드(11)로부터 들어오는 신호의 레벨과 ESD보호회로부(22)의 출력 레벨의 차이가 크면 도 3과 같이 로드(load)용 모스(MOS) 트랜지스터를 추가하여 정상적인 동작시 두 전압 차로 인한 전류의 소모를 감소시킬 수가 있다.
도 3은 본 발명 제 2 실시예에 따른 정전기 보호회로의 회로적 구성도로써, 도 2의 구성중 ESD보호회로부를 구성하는 제 1 피모스 트랜지스터(PM1) 및 제 1 앤모스 트랜지스터(NM1)에 시리얼하게 각각 로드용 모스 트랜지스터(LM1,LM2)를 추가하였다.
즉, 제 1 피모스 트랜지스터(PM1)와 전원전압단(Vdd) 사이에 제 1 로드 트랜지스터(LM1)를 구성하고 제 1 앤모스 트랜지스터(NM1)와 접지단(Vss) 사이에 제 2로드 트랜지스터(LM2)를 구성하였다.
이로부터 패드(21)로부터 유입되는 신호와 ESD보호회로부(22)의 출력신호간의 레벨차가 큰 경우에 두 신호간의 레벨차로 인한 전류 소모를 최소화할 수 있다.
이상 상술한 바와 같이, 본 발명의 정전기 보호회로는 다음과 같은 효과가 있다.
패드로부터 유입되는 신호의 레벨이 ESD보호회로부의 출력 레벨에 비해 조금이라도 차이가 나면 ESD보호회로부를 구성하는 제 1 피모스 트랜지스터와 제 1 앤모스 트랜지스터중 어느 하나가 턴-온되어 턴-온된 트랜지스터를 통해 전류를 흘려줌으로써 패드로부터 유입되는 신호를 일정하게 유지시킬 수가 있다. 따라서, 매우 높은 전압 또는 매우 낮은 전압의 신호에 대해서 곧바로 전류를 빼주거나 공급해주어 입력 전압을 일정하게 유지시켜 내부회로를 안정하게 보호할 수 있다.

Claims (4)

  1. 패드를 통해 유입되는 신호가 입력 버퍼를 통해 내부회로로 전달되는 반도체 메모리 장치에 있어서,
    상기 입력 버퍼의 출력신호를 입력신호로 이용하여 상기 패드를 통해 유입되는 신호의 레벨을 일정하게 유지시키는 ESD보호회로부와,
    상기 ESD보호회로부의 출력단에 연결된 저항소자와,
    상기 저항소자를 통해 인가되는 상기 ESD보호회로부의 출력 신호를 입력신호로 이용하여 상기 ESD보호회로의 출력신호와 반대 레벨의 신호를 내부회로로 출력함과 동시에 상기 ESD보호회로부의 입력신호로 전달하는 입력버퍼부를 포함하여 구성되는 것을 특징으로 하는 정전기 보호회로.
  2. 제 1 항에 있어서, 상기 ESD보호회로부는
    제 1 단자가 전원전압단에 연결된 제 1 피모스 트랜지스터와, 제 1 단자가 접지단에 연결되고 제 2 단자는 상기 제 1 피모스 트랜지스터의 제 2 단자와 연결되며 게이트 단자는 상기 제 1 피모스 트랜지스터의 게이트 단자와 연결된 제 1 앤모스 트랜지스터로 구성되는 것을 특징으로 하는 정전기 보호회로.
  3. 제 2 항에 있어서, 상기 제 1 피모스 트랜지스터와 상기 전원전압단 사이에 제 1 로드 트랜지스터를 구성하고, 상기 제 1 앤모스 트랜지스터와 상기 접지단 사이에 제 2 로드 트랜지스터를 더 구성하는 것을 포함함을 특징으로 하는 정전기 보호회로.
  4. 제 2 항에 있어서, 상기 제 1 피모스 트랜지스터는 상기 패드로부터 입력되는 신호의 레벨이 상기 ESD보호회로부의 출력 신호의 레벨보다 크면 턴-온되고 상기 제 1 앤모스 트랜지스터는 상기 패드로부터 입력된느 신호의 레벨이 상기 ESD보호회로부의 출력신호의 레벨보다 작으면 턴-온되는 것을 특징으로 하는 정전기 보호회로.
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