KR100338105B1 - 반도체 소자용 정전기 방전구조 - Google Patents

반도체 소자용 정전기 방전구조 Download PDF

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Abstract

본 발명에 따른 반도체 소자용 정전기 방전구조는, 반도체 소자의 입력단과 그라운드 사이에 접속되며 베이스전극이 그라운드와 접속되는 바이폴라 트랜지스터; 상기 반도체 소자의 전원전압과 그라운드 사이에 접속되는 바이패스부를 포함하여 이루어진다.

Description

반도체 소자용 정전기 방전구조{Electro static discharge structure for a semiconductor device}
본 발명은 반도체 소자용 정전기 방전구조(Electro static discharge structure for a semiconductor device)에 관한 것으로, 특히 정전기로부터 반도체 소자를 보호할 수 있는 반도체 소자용 정전기 방전구조에 관한 것이다.
일반적으로 메모리 소자를 완성하고 시스템에서 응용하는 일련의 과정에서 발생할 수 있는 정전기에 의한 소자 불량이 빈번히 일어나는데, 제품 제조 과정, 특히 다이 패키지(die package)와 다이 마운트(die mount) 공정, 시스템 조립등에서 발생되는 정전기에 의해 다량의 전하들이 내부회로에 침투하게 된다. 이러한 전하들은 10 내지 100㎱ 가량의 짧은 시간동안에 최고 1A의 높은 전류로 이루어진다.
따라서 과도한 전류를 짧은 시간내에 방전시키기 위한 프로텍션 소자(Protection device)로 전류 이득이 MOSFET보다 상대적으로 높은 바이폴라 소자를 사용한다.
도 1은 종래의 ESD구조와 반도체 소자의 내부회로를 나타내는 등가 회로도이다.
종래의 ESD구조와 반도체 소자의 등가회로는 크게 나누어 신호가 입력되는 신호입력부(a), 내부회로부(b), 입출력패드(c)로 나눌 수 있다.
상술한 신호입력부(a)는 게이트전극이 입력단(INPUT)과 접속되며 전원전압(Vcc)과 그라운드(Vss)사이에 직렬로 접속되며 입력버퍼 역할을 하는 NMOS트랜지스터(N1)와 PMOS트랜지스터(P1), 입력단(INPUT)과 그라운드(Vss)사이에 접속되는 바이폴라트랜지스터(B1)를 포함하여 이루어진다. 이때 바이폴라트랜지스터(B1)의 베이스는 그라운드(Vss)와 접속되며 콜렉터는 입력단(INPUT)과 접속된다.
상술한 내부회로부(b)는 클럭 회로 체인(1)과 내부저항(Rint)으로 이루어지며, 상기 입출력패드(c)(I/O)는 전원전압(Vcc)과 그라운드(Vss)사이에 직렬로 접속되는 NMOS트랜지스터(N2)와 PMOS트랜지스터(P2)로 이루어진다.
일반적으로 바이폴라트랜지스터(B1)는 MOSFET보다 전류이득(current gain)이 높아 비교적 큰 전류를 흘릴 수 있다.
입력단(INPUT)으로 네가티브 펄스가 인가된 것과 같은 정전기 상태가 이루어지면 그에 따른 전하는 바이폴라트랜지스터(B1)를 통해 그라운드로 흘러 차지되므로 신호입력부(a)의 NMOS트랜지스터(N1)와 PMOS트랜지스터(P1)를 보호할 수 있다.
상술한 종래의 플래시 메모리의 파워 프로텍션에서, 전원전압(Vcc)에 대해 어떤 특정핀에서 네가티브 펄스가 인가된 것과 같은 정전기 상태가 이루어지게 되면, 대부분의 전하들은 그라운드(Vss) 라인을 따라 전원전압(Vcc)으로 방전되기 위한 경로(가)로 이동한다. 이때 내부회로는 정전기 펄스에 의하여 차지(charge)되어 내부저항(Rint)을 통하여 전원전압(Vcc)으로 방전되는데, 이때 과도한 전류에 의해 내부저항이 단선되거나 클럭 회로 체인(1)등이 손상되는 문제점이 있었다.
따라서 본 발명은, 정전기에 의한 내부회로의 손상을 방지할 수 있도록 반도체 소자용 정전기 방전구조를 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자용 정전기 방전구조는, 반도체 소자의 입력단과 그라운드 사이에 접속되며 베이스전극이 입력단과접속되는 바이폴라 트랜지스터; 상기 반도체 소자의 전원전압과 그라운드 사이에 접속되는 바이패스부를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래의 ESD구조와 반도체 소자의 내부회로를 나타내는 등가 회로도.
도 2는 본 발명에 따른 반도체 소자용 ESD구조를 설명하기 위한 등가 회로도.
도 3a 및 3b 는 본 발명에 따른 바이패스부를 설명하기 위한 회로도이다.
도 4a 및 4c는 본 발명에 따른 바이패스부의 다른 실시예를 설명하기 위한 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
A:신호입력부 B:내부회로부
C:입출력패드 D:바이패스부
NT1 내지 NT7:NMOS트랜지스터 PT1 및 PT2:PMOS트랜지스터
BT1:바이폴라 트랜지스터
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하도록 한다.
도 2는 본 발명에 따른 반도체 소자용 정전기 방전구조를 설명하기 위한 등가 회로도이다.
도 3a 및 3b는 본 발명에 따른 바이패스부를 설명하기 위한 회로도이다.
본 발명에 따른 플래시 메모리는 크게 나누어 신호가 입력되는 신호입력부(A), 내부회로부(B), 입출력패드(C), 바이패스부(D)로 나눌 수 있다.
상술한 신호입력부(A)는 게이트전극이 입력단(INPUT)과 접속되며 전원전압(Vcc)과 그라운드(Vss)사이에 직렬로 접속되는 NMOS트랜지스터(NT1)와 PMOS트랜지스터(PT1), 입력단(INPUT)과 그라운드(Vss)사이에 접속되는 바이폴라트랜지스터(BT1)를 포함하여 이루어진다. 이때 바이폴라트랜지스터(BT1)의 베이스는 그라운드(Vss)와 접속되며 콜렉터는 입력단(INPUT)과 접속된다.
상술한 내부회로부(B)는 클럭 회로 체인(11)과 내부저항(Rint)으로 이루어지며, 상기 입출력패드(C)(I/O)는 전원전압(Vcc)과 그라운드(Vss)사이에 직렬로 접속되는 NMOS트랜지스터(NT2)와 PMOS트랜지스터(PT2)로 이루어진다.
상기 바이패스부(D)는 그라운드에 차지된 전하를 전원전압(Vcc)으로 방전시킬 수 있도록 전원전압(Vcc)과 그라운드사이에 접속되어 방전경로를 형성하는데, 게이트가 적층구조인 트랜지스터로 이루어지며 플래시셀, EPROM셀 및 EEPROM셀 등이 사용된다. 이때 게이트전극은 그라운드로 접속된다.
입력단(INPUT)으로 네가티브 펄스가 인가된 것과 같은 정전기 상태가 이루어지면 그에 따른 전하는 바이폴라트랜지스터(BT1)를 통해 그라운드로 흘러 차지되므로 신호입력부(A)의 NMOS트랜지스터(NT1)와 PMOS트랜지스터(PT1)를 보호할 수 있다.
바이폴라트랜지스터(BT1)를 통해 그라운드에 다량의 음전하가 차지되면 플래시셀(M)의 드레인과 플로팅 게이트간의 커패시턴스 커플링(capacitance coupling)에 의해 플로팅 게이트에 드레인 전위가 유기된다. 따라서 플래시 셀(M)이 턴-온되어 그라운드에 차지된 음 전하는 전원전압(Vcc)으로 방전된다.
상술한 바이패스부(D)로 이용되는 게이트가 적층구조인 플래시 셀, EPROM셀 및 EEPROM셀을 대신하여 NMMOS트랜지스터와 그 외 소자의 조합을 사용할 수 있는데 다음과 같다.
도 4는 본 발명에 따른 바이패스부(D)의 다른 실시예를 설명하기 위한 회로도이다.
도 4a를 참조하면, 전원전압(Vcc)과 그라운드 사이에 접속된NMOS트랜지스터(NT1)에 또 하나의 NMOS트랜지스터(NT2)가 접속되는데, 2개의 NMOS트랜지스터(NT4 및 NT5)는 게이트 전극을 공유하도록 접속된다.
전술한 예에서와 같이 그라운드에 다량의 음전하가 차지되면 순간적으로 형성되는 높은 전위에서 전원전압(Vcc) 레벨이 게이트 단자에 커플링되어 NMOS트랜지스터(NT3)가 즉각적으로 스냅백(snap back)되어 바이폴라 액션(bipolar action)이 용이하게 된다. 따라서 NMOS트랜지스터의 트리거링 전압을 낯추어 NMOS트랜지스터(NT4)가 쉽게 턴-온되어 그라운드에 차지된 전하가 전원전압(Vcc)으로 방전된다.
도 4b를 참조하면, 전원전압(Vcc)과 그라운드 사이에 NMOS트랜지스터(NT6)가 접속되고, NMOS트랜지스터(NT6)의 게이트와 그라운드(Vss) 사이에 다이오드(D1)가 접속된다.
그라운드(Vss)에 다량의 전하가 차지되면 다이오드(D1)를 통해 NMOS트랜지스터(NT6)의 게이트 전극에 인가되고 이로 인하여 NMOS트랜지스터(NT6)가 턴-온되어 그라운드(Vss)에 차지된 전하들은 전원전압(Vcc)으로 방전된다.
도 4c를 참조하면, 전원전압(Vcc)과 그라운드(Vss) 사이에 NMOS트랜지스터(NT7)가 접속되고, NMOS트랜지스터(NT7)의 게이트전극과 그라운드(Vss) 사이에 저항(R1)이 접속되며, NMOS트랜지스터(NT7)의 게이트 전극과 전원전압(Vcc)사이에는 커패시터(C2)가 접속된다.
그라운드(Vss)에 다량의 전하가 차지되면 NMOS트랜지스터(NT7)의 드레인과 게이트전극간의 오버랩 커패시턴스에 의해 게이트 커플링이 발생하는데, 저항(R1)은 시간지연의 역할을 하게 된다. 따라서 저항(R1)에 의해 드레인 전압 커플링이 유도되어 그라운드(Vss)에 차지된 전하에 의한 단자간의 높은 전압으로 NMOS트랜지스터(N7)의 바이폴라 액션이 용이하게 일어나 그라운드(Vss)에 차지된 전하가 전원전압(Vcc)으로 방전된다.
상술한 바와 같이, 본 발명에 따른 반도체 소자용 정전기 방전구조에 의하면, 정전기등에 의하여 침투된 전하를 전원전압으로 바이패싱함으로써 내부회로의 손상을 방지할 수 있다.

Claims (5)

  1. 입력단과 그라운드 사이에 접속되며 베이스가 그라운드에 접속된 바이폴라 트랜지스터, 전원 단자와 그라운드 사이에 직렬 접속되며 게이트 전극이 입력단에 공통으로 접속된 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터로 구성된 신호 입력부와,
    상기 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터의 접속점으로부터의 출력을 지연시키기 위한 클럭 회로 체인 및 상기 전원 단자와 그라운드 사이에 직렬 접속된 내부 저항으로 구성된 내부 회로부와,
    상기 내부 회로부의 저항과 병렬 연결되며, 상기 전원 단자와 그라운드 사이에 직렬 연결된 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터로 구성된 입출력 패드와,
    상기 전원 단자와 그라운드 사이에 상기 입출력 패드와 병렬 접속되는 게이트가 적층 구조인 메모리 셀을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자용 정전기 방전구조.
  2. 제 1 항에 있어서,
    상기 메모리 셀은 플래시 셀, EPROM 셀 및 EEPROM 셀 중 어느 하나인 것을 특징으로 하는 반도체 소자용 정전기 방전구조.
  3. 입력단과 그라운드 사이에 접속되며 베이스가 그라운드에 접속된 바이폴라 트랜지스터, 전원 단자와 그라운드 사이에 직렬 접속되며 게이트 전극이 입력단에 공통으로 접속된 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터로 구성된 신호 입력부와,
    상기 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터의 접속점으로부터의 출력을 지연시키기 위한 클럭 회로 체인 및 상기 전원 단자와 그라운드 사이에 직렬 접속된 내부 저항으로 구성된 내부 회로부와,
    상기 내부 회로부의 저항과 병렬 연결되며, 상기 전원 단자와 그라운드 사이에 직렬 연결된 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터로 구성된 입출력 패드와,
    상기 입출력 패드와 병렬 접속되며, 드레인이 전원 단자와 접속되고 소오스가 그라운드와 접속되는 제 3 NMOS 트랜지스터와,
    게이트 전극과 드레인이 상기 제 3 NMOS 트랜지스터의 게이트 전극과 접속되며 소오스가 그라운드와 접속되는 제 4 NMOS트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자용 정전기 방전구조.
  4. 입력단과 그라운드 사이에 접속되며 베이스가 그라운드에 접속된 바이폴라 트랜지스터, 전원 단자와 그라운드 사이에 직렬 접속되며 게이트 전극이 입력단에 공통으로 접속된 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터로 구성된 신호 입력부와,
    상기 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터의 접속점으로부터의 출력을 지연시키기 위한 클럭 회로 체인 및 상기 전원 단자와 그라운드 사이에 직렬 접속된 내부 저항으로 구성된 내부 회로부와,
    상기 내부 회로부의 저항과 병렬 연결되며, 상기 전원 단자와 그라운드 사이에 직렬 연결된 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터로 구성된 입출력 패드와,
    상기 입출력 패드와 병렬 접속되며, 드레인이 전원 단자와 접속되고 소오스가 그라운드와 접속되는 제 3 NMOS 트랜지스터와,
    상기 제 3 NMOS 트랜지스터의 게이트 전극과 그라운드 사이에 접속되는 다이오드를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자용 정전기 방전구조.
  5. 입력단과 그라운드 사이에 접속되며 베이스가 그라운드에 접속된 바이폴라 트랜지스터, 전원 단자와 그라운드 사이에 직렬 접속되며 게이트 전극이 입력단에 공통으로 접속된 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터로 구성된 신호 입력부와,
    상기 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터의 접속점으로부터의 출력을 지연시키기 위한 클럭 회로 체인 및 상기 전원 단자와 그라운드 사이에 직렬 접속된 내부 저항으로 구성된 내부 회로부와,
    상기 내부 회로부의 저항과 병렬 연결되며, 상기 전원 단자와 그라운드 사이에 직렬 연결된 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터로 구성된 입출력 패드와,
    상기 입출력 패드와 병렬 접속되며, 드레인이 전원 단자와 접속되고 소오스가 그라운드와 접속되는 제 3 NMOS 트랜지스터와,
    상기 제 3 NMOS 트랜지스터의 게이트 전극과 그라운드 사이에 접속되는 저항과,
    상기 제 3 NMOS 트랜지스터의 게이트 전극과 드레인 사이에 접속되는 커패시터를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자용 정전기 방전구조.
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