KR100343509B1

KR100343509B1 - 반도체장치

Info

Publication number: KR100343509B1
Application number: KR1019940023978A
Authority: KR
Inventors: 기노시타요시타카; 가와시마유키오; 나카무라히데아키
Original assignee: 가부시키가이샤 히타치 쪼오 엘.에스.아이.시스템즈; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1993-10-20
Filing date: 1994-09-23
Publication date: 2002-11-13
Also published as: US5495118A; JP2878587B2; US5625214A; JPH07169962A; US5783851A; KR950012707A

Abstract

외부단자에 일방의 소스 혹은 드레인 접속된 출력 MOSFET의 게이트와 상기 외부단자 사이에 설치되고, 게이트가 고전압측 전원단자에 접속되어 상기 출력 MOSFET와 같거나 그것보다 긴 채널길이를 갖도록 된 P채널형의 제1보호용 MOSFET 혹은 그 게이트가 저전압측 전원단자에 접속되어 상기 출력 MPSFET와 같거나 그것보다 긴 채널길이를 갖도록된 N채널형의 제2보호용 MOSFET를 설치한다.

디바이스 대전에 의해 외부단자가 방전될때 상기 보호용의 MOSFET의 일방이 온 상태로 되고 동양으로 디바이스 대전에 의해 출력 MPSFET의 게이트축의 전하도 방전시킬 수 있기 때문에 ESD(Electro-static Discharge) 파괴를 방지할 수 있다.

Description

반도체 장치

본 발명은 반도체 장치에 관한 것으로, 특히 데이타 출력 버퍼 및 데이타 입력 버퍼를 구비한 대규모 집적회로장치와 그 디바이스 대전모델(Charge Device Model)에 의한 정전파괴방지 기술에 이용하여 유효한 기술에 관한 것이다.

디바이스의 정전파괴는 정전기방전(Electro-static Discharge : ESD)에 의해 일어난다. 이 ESD 현상은 다음과 같은 3개로 분류된다. (1) 인체모델(Human Body Model ; HBD) (2) 디바이스 대전모델(Chorgc Device Model : CDM) (3) 전계유도모델(Field Induccd Model)이 있다. 그가운데, 디바이스 대전모델에는 패키지 대전모델(Charge Package Model ; CPM)도 포함된다. (3) 전계유도모델은 사례가 적기 때문에 그다지 문제가 되지 않는다.

인체모델은 정전기로 대전된 사람이 디바이스에 접촉하여 디바이스의 핀에 방전하는 모델을 말하고 이때, 다른 핀이 접지되어 있는 등의 무엇인가의 전위에접속되어 있는 경우 방전 전류가 디바이스내를 관통하여 디바이스를 파괴한다. 혹은 대전한 사람이 디바이스를 손으로 잡은 상태에서 디바이스의 핀을 금속판에 접촉시킨 경우에도 동양의 현상이 생긴다. 이 인체모델에 의한 시험회로는 인체를 정전용량(Capacitor)으로 하여 그것에 충전을 행하고 저항을 피부저항치로 치환하여 디바이스의 핀에 접속하여 전압펄스를 인가하는 것이다. 인체 모델을 전제로한 보호회로로서 특개평 5-128872호 공보가 있다.

최근의 자동화기술의 진전에 따라 디바이스를 사람손으로 취급하는 경우가 적고 인체모델에 의한 ESD 파괴 대책의 필요성은 낮게 되는 것에 대하여 IC 시험공정의 자동화와 기기조립 공정의 자동화에 의해 디바이스의 반송시에 있어서 패키지의 마찰과 대전한 제조장치등에의 접촉에 의해 디바이스 자체가 대전한다고 하는 상기 디바이스 대전모델에 의한 대전이 다발하는 경향에 있다.

이 디바이스 대전모델은 제18도에 도시한 것과 같이, 디바이스(LSI)가 대전한 절연체에 접근하면 A와 같이 정전유도에 의해 디바이스의 도체부 전부(칩, 리이드프레임, 와이어 등)가 일정하게 대전한다. 그래서 B와 같이 유도전하가 방전할때에 정전파괴가 생긴다. 혹은 B의 유도전하의 방전결과로서 C와 같이 디바이스에 실대전(actual charge)이 발생하고 이것이 제19도와 같이 리이드가 접지될때에 방전이 발생하여 정전파괴가 생긴다. 이와같이 대전모델에 의한 ESD 파괴는 디바이스의 도체부에 일정하게 대전한 전하가 방전핀의 패드에 집중하여 일어나는 것이다.

결국, 대전모델은 패키지의 마찰과 상기와 같은 절연체의 정혹은 부의 대전에 응하여 부 혹은 정으로 대전하기 때문에 각각에 대응한 대책이 필요하다. 그래서 상기와 같은 실대전 상태에 대해서는 내부 노드(node)에 전하가 가두어지기 때문에 보호용 MOSFET 자체도 보호대상으로 된다. 따라서 상기 공보와 같이 인체모델에 의한 부극성의 고전압펄스만에 의한 대책은 불충분하다는 것이 본 발명자의 검토에 의해 분명해졌다. 상기와 같은 디바이스 모델에 있어서는 보호용 트랜지스터가 먼저 파괴되기 쉽고 신뢰성이 없다는 문제를 가지는 것이 본 발명자의 검토에 의해 분명해졌다.

본 발명의 목적은 디바이스 대전에 의한 출력회로 혹은 입력회로의 ESD 파괴에 대한 보호 회로를 구비한 반도체 장치를 제공하는 것에 있다.

본 발명의 다른 목적은 칩크기를 크게하지 않고 효과적으로 디바이스 대전에 의한 출력회로 혹은 입력회로의 ESD 파괴에 대한 보호가 가능한 반도체 장치를 제공하는 것에 있다.

본 발명의 상기 및 그 외의 목적과 신규한 특징은 명세서의 기술 및 첨부도면에 확실하게될 것이다.

본원에 있어서의 개시된 발명중에서 하나의 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 외부단자에 일방의 소스 혹은 드레인이 접속된 출력 MOSFET의 게이트와 상기 외부단자와의 사이에, 게이트가 고전압축 전원단자에 접속되고 상기 출력 MOSFET와 같든지 그것보다 큰 채널길이를 갖도록된 P채널형의 제1보호용 MOSFET 혹은 그 게이트가 저전압측 전원단자에 접속되고 상기 출력 MOSFET와 같든지 그것보다 큰 채널길이를 갖도록된 N채널형의 제2보호용 MOSFET를 설치한다.

상기 수단에 의하면, 디바이스 대전에 의해 외부단자가 방전될때에 상기 보호용 MOSFET의 일방이 온상태로 되고 동양으로 디바이스 대전에 의해 출력 MOSFET의 게이트측의 전하도 방전시킬 수 있기 때문에 ESD 파괴를 방지할 수 있다.

본원에 있어서 개시된 발명중 다른 하나의 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 외부단자에 게이트가 접속된 입력 MOSFET의 출력신호가 얻어지는 소스 혹은 드레인과 상기 외부단자와의 사이에, 그 게이트가 고전압축 전원단자에 접속된 P채널형의 제3보호용 MOSFET 혹은 그 게이트가 저전압축 전원단자에 접속된 N채널형의 제4보호용 MOSFET를 설치한다.

상기 수단에 의하면 디바이스 대전에 의해 외부단자가 방전될 때에 상기 보호용의 MOSFET의 일방이 온상태로 되고 동양으로 디바이스 대전에 의해 입력 MOSFET의 출력노드인 소스 혹은 드레인측의 전하도 방전시킬 수 있기 때문에 ESD 파괴를 방지할 수 있다.

제1도에는 본 발명에 따른 데이타 출력 버퍼(DOB)의 일 실시예의 회로도가 표시되어 있다. 동도의 각 회로소자는 다른 동양의 복수의 데이타 출력 버퍼와 도시하지 않은 입력버퍼 및 내부회로와 함께 다이나믹 RAM 등과 같은 대규모 집적회로 장치(LSI)에 형성된다. 그래서 제1도의 각 회로소자는 공지의 반도체 집적회로의 제조기술에 의해 대규모 집적회로 장치 (LSI)를 구성하는 다른 회로소자와 함께 1개의 단결정실리콘과 같은 반도체 기판면상에 형성된다.

이 실시예에 있어서는 그 채널(백게이트)부에 화살표가 부가된 MOSFET는 P채널형이고 화살표가 없는 N채널 MOSFET와 구별하여 표시된다. 또한 이하의 기술에는대응하는 본딩패드와 본딩와이어 등을 포함하여 외부단자로 칭한다. 또한 본원에 있어서 MOSFET는 절연게이트 전계효과 트랜지스터(IGFET)의 의미로 사용된다.

제1도에 있어서, 이 실시예의 데이타 출력 버퍼(DOB)는 회로의 고전위측전원전압 즉 전원 전압(VCC)를 받기위한 단자(T1)와 외부단자 즉 데이타 출력단자(Dout)와의 사이에 설치된 N채널형의 출력 MOSFET(N1)와, 데이타 출력단자(Dout)와 회로의 저전위측 전원전압 즉 접지전위(VSS)를 받기위한 단자(T2)와의 사이에 설치된 N채널형의 출력 MOSFET(N2)를 포함한다. 이 중에서, 출력 MOSFET(N1)의 게이트 즉 내부 노드(na)는 노아(NOR) 게이트(NO1)의 출력단자에 결합되고 출력 MOSFET(N2)의 게이트 즉 내부노드(nb)는 노아게이트(NO2)의 출력단자에 결합된다. 노아게이트(NO2)의 일방의 입력단자에는 데이타 출력버퍼(DOB)의 도시되지 않은 전단회로에서의 내부출력신호(OD)가 공급되고 노아게이트(NO1)의 일방의 입력단자에는 그 인버터(Vl)에 의한 반전신호가 공급된다. 노아게이트(NO1, NO2)의 타방의 입력단자에는 도시되지 않은 타이밍 발생회로에서의 내부제어신호(DOC)의 인버터(V2)에 의한 반전신호가 공통으로 공급된다.

이것에 의해 출력 MOSFET(N1)는 노아게이트(NO1)의 출력신호가 하이레벨로 될때 바꾸어 말하면 내부제어신호(DOC)가 하이레벨로 되고 동시에 내부출력신호(OD)가 하이레벨로 될때 온상태로 되고, 데이타 출력단자(Dout)를 전원전압(VCC)에 의해 그 드레스홀드전압만큼 낮은 (VCC-Vth) 하이레벨로 된다. 한편, 출력 MOSFET(N2)는, 노아게이트(NO2)의 출력신호가 하이레벨로 될때 바꾸어말하면 내부제어신호(DOC)가 하이레벨로 되고 동시에 내부출력신호(OD)가 로레벨로될때 온상태로 되고 데이타 출력단자(Dout)를 접지전위(VSS)와 같은 로레벨로 한다.

이 실시예에 있어서, 데이타 출력 버퍼(DOB)는 출력 MSOFET(N1)의 게이트 즉 내부노드 (na)와 데이타 출력단자(Dout)와의 사이에 설치된 보호용 N채널 MSOFET(N3)와, 출력 MOSFET(N2)의 게이트 즉 내부노드(nb)와 데이타 출력단자(Dout)와의 사이에 설치된 보호용 N채널 MOSFET (N4)가 설치된다. 이 보호용 MOSFET(N3, N4)의 게이트에는 회로의 저전위측 전원전압 즉 접지전위(VSS)가 공통으로 공급된다. 이것에 의해 MOSFET(N3, N4)는 대규모 집적회로장치(LSI)의 통상의 동작상태에 있어서 정상적으로 오프상태로 되고 데이타 출력버퍼(DOB)의 동작에 영향을 주지 않는다.

상기 출력 MOSFET(N1)의 게이트 즉 내부노드(na)와 데이타 출력단자(Dout)와의 사이에 설치된 보호용 P채널 MOSFET(P1)와, 출력 MOSFET(N2)의 게이트 즉 내부노드(nb)와 데이타 출력단자(Dout)와의 사이에 설치된 보호용 P채널 MOSFE(P2)가 설치된다. 이 보호용 MOSFET(P1, P2)의 게이트는 상기단자(T1)에 공통으로 접속된다. 이것에 의해 MSOFET(P1, P2)는 대규모 집적회로장치(LSI)의 통상의 동작상태에 있어서 정상적으로 오프상태로 되고 데이타 출력버퍼 (DOB)의 동작에 영향을 주지 않는다.

패키지 봉입을 마친 대규모 집적회로장치(LSI)는, 시험공정과 기기조립공정에 있어서 패키지의 마찰과 대전한 제조장치등에의 접촉등에 의해 디바이스자체가 대전하는 이른바 디바이스 대전모델에 의한 대전을 받는다. 이 패키지 대전은 정전유도에 의해 데이타 출력버퍼 (DOB)의 내부노드(na-ne)를 예를들면 비교적 큰 절대치의 정혹은 부전위로 대전시킨다. 그래서 디바이스 대전에 의해 내부 노드(nd) 즉 데이타 출력단자(Dout)에 축척된 정전하 혹은 부전하는 제조공정에 있어서 데이타 출력단자(Dout)가 치공구와 인체등의 도체에 접촉하는 것에 의해 방전하여 저전위로 되는 것에 대하여, 내부노드(na, nb)는 상기 보호용 MOSFET가 없을때에는 방전경로가 없기 때문에 출력 MOSFET(N1)의 게이트 및 소스사이와 출력 MOSFET(N2)의 게이트 및 드레인사이에는 내부노드(na, nb)의 대전전압에 상당하는 비교적 큰 정전압 혹은 부전압이 인가된다.

이 실시예의 보호용 N채널 MSOFET(N3, N4)는 그 게이트 즉 내부노드(ne)가 디바이스 대전에 의해 정의 고전압으로 될때 그 소스 즉 데이타 출력단자(Dout)의 전위가 도체접촉에 따른 방전에 의해 저하하는 것으로 온 상태로 된다. 이것에 의해 내부노드(na, nb)에 축적된 전하는 이 MOSFET(N3, N4)를 통하여 방전되어 저전위로 된다. 그 결과 상기와 같은 디바이스 대전에 의한 정의 고전압에 대해서는 출력 MOSFET(N1)의 게이트 · 소스간 전압 및 출력 MOSFET(N2)의 게이트 ·드레인간 전압을 작게하여 그 산화막 파괴를 방지하고 대규모집적회로 장치(LSI)의 신뢰성을 높일 수 있다.

이 실시예의 보호용 P채널 MOSFET(P1, P2)는 그 게이트 즉 내부노드(ne)가 디바이스 대전에 의해 부의 고전압으로 될때 그 소스 즉 데이타 출력단자(Dout)의 전위가 도체접촉에 따른 방전에 의해 저하하는 것으로 온상태로 된다. 이것에 의해 내부노드(na, nb)에 축적된 전하는 이 MOSFET(P1, P2)를 통하여 방전되어 저전위로된다. 이 결과 상기와 같은 디바이스 대전에 의한 부의 고전압에 대하여는 출력 MOSFET(N1)의 게이트 ·소스간 전압 및 출력 MOSFET(N2)의 게이트 ·드레인간 전압을 작게하여 그 산화막 파괴를 방지하고 대규모집적회로 장치(LSI)의 신뢰성을 높일 수 있다.

출력 MOSFET(N1, N2)는 내부노드(na, nb)에 정의 고전압이 발생할때 방전에 의해 데이타 출력단자(Dout)의 전위가 저하해서부터 그 게이트 즉 상기 내부노드(na, nb)의 전위가 저하하기 까지의 사이 일시적으로 온 상태로 된다. 그 사이 내부노드(nc) 즉 상기단자(T1)와 내부노드(ne) 즉 상기단자(T2)에 축적된 정전하는 출력 MOSFET(N1, N2)과 데이타 출력단자 (Dout)를 통하여 각각 방전되고 그것에 의해 내부노드(nc, ne)의 전위도 저하한다. 또한 디바이스 대전에 의해 부전압으로 대전때에도 내부노드(na, nb)의 방전에 의한 전위상승이 수반되고 출력 MOSFET(N1, N2)가 일시적으로 온상태로 되어 내부노드(nc) 즉 상기 단자(T1)와 내부노드(ne) 즉 상기단자(T2)에 축적된 부전하를 방전시킨다.

제2도에는 제1도의 데이타 출력버퍼(DOB)의 일실시예의 부분적인 평면배치도가 표시되어 있다. 동도에는 상기 출력 MOSFET(N1, N2)와 보호용 N채널 MOSFET(N3, N4)가 대표로서 예시적으로 표시되어 있다. 동도를 기초로 이 실시예의 데이타 출력버퍼(DOB)의 부분적인 레이아우트의 개요 및 그 특징에 관해 설명한다. 제2도는 일점쇄선에 의해 웰영역이 표시되고 가장 가는 실선에 의해 확산층이 표시된다. 또한 파선에 의해 게이트층이 표시되고 다소 굵은 실선과 가장 굵은 실선에 의해 제1층 및 제2층의 알루미늄배선층이 각각 표시된다.

제2도에 있어서, 이 실시예의 데이타 출력버퍼(DOB)를 구성하는 출력 MOSFET(N1)는 N형 반도체기판면상의 P형 웰영역(PWELL) 내에 형성된 N형 확산층(ND1)을 그 소스 및 드레인으로 한다. 이 N형 확산층(ND1)은 예를들면 폴리실리콘으로 되어 4개로 분기된 게이트층(FG1)에 의해 5분할된다. 이중에서 가장 좌측의 부분과 중앙부분 및 가장 우측의 부분은, 제1층의 알루미늄 배선층(AL14, AL16, AL18)과 대응하는 복수의 콘택트 및 스루우홀(through-hole)을 통하여 내부노드(nc) 쪽 전원전압단자(T1)로 되는 제2층의 알루미늄배선층(AL2l)에 결합된다. 또한 나머지 2개의 부분은, 대응하는 복수의 콘택트를 통하여 제1층의 알루미늄 배선층(AL15, AL17)에 각각 결합된후 대응하는 복수의 스루우롤을 통하여 내부노드(nd)로 되는 제2층의 알루미늄 배선층(AL23)에 결합된다. 알루미늄 배선층(AL23)은 도시되지 않은 본딩 패드에 결합되고 동시에 본딩와이어를 통하여 데이타 출력단자(Dout)에 결합된다. MOSFET(N1)의 게이트로 되는 게이트층(FG1)은 복수의 콘택트를 통하여 내부노드(na)로 되는 제1층의 알루미늄 배선층(ALl3)에 결합된다.

동양으로 데이타 출력버퍼(DOB)를 구성하는 출력 MOSFET(N2)는, P형 웰영역(PWELL)내에 형성된 N형 확산층(ND2)을 그 소스 및 드레인으로 한다. 이 N형 확산층(ND2)은 역시 4개로 분기된 게이트층(FG2)에 의해 5분할 된다. 이 중에 가장 좌측의 부분과 중앙부분 및 가장 우측의 부분은, 제1층의 알루미늄 배선층(ALl9, AL1A, AL1B)와 대응하는 복수의 콘택트 및 스루우홀을 통하여 내부노드(ne) 즉 접지전위단자(T2)로 되는 제2층의 알루미늄배선층 (AL22)에 결합된다. 또한 나머지 2개의 부분은, 대응하는 복수의 콘택트를 통하여 제1층의 알루미늄 배선층(ALl2, ALl5)에 각각 결합된후 대응하는 복수의 스루우홀을 통하여 상기 제 2층의 알루미늄 배선층(AL23)에 결합된다. MOSFET(N2)의 게이트로 되는 게이트층(FG2)은 복수의 콘택트를 통하여 내부노드(nb)로 되는 제1층의 알루미늄 배선층(AL11)에 결합된다.

정전파괴방지를 위해 설치된 보호용 MOSFET(N3, N4)는 P형 웰영역(PWELL)내에 형성된 N형 확산층(ND3)을 그 소스 및 드레인으로 한다. 이 N형확산층(ND3)은 폴리실리콘으로 되어 2 개의 분기된 게이트층(FG3)에 의해 3분할된다. 이 중에 MOSFET(N3)의 드레인으로 되는 가장 우측의 부분은 복수의 콘택트를 통하여 내부노드(na)로 되는 상기 제1층의 알루미늄 배선층(ALl3)에 결합된다. 또한 MOSFET(N4)의 드레인으로 되는 가장좌측의 부분은 복수의 콘택트를 통하여 내부노드(nb)로 되는 상기 제1층의 알루미늄 배선층(AL11)에 결합된다. 그리고 MOSFET(N3, N4)의 소스로 되는 중앙부분은 복수의 콘택트를 통하여 제1층의 알루미늄 배선층(AL23)에 결합된후, 복수의 스루우 홀을 통하여 내부노드(nd)로 되는 제2층의 알루미늄 배선층(AL23)에 결합된다. MOSFET(N3, N4)의 게이트로 되는 게이트층(FG 3)은 복수의 콘택트를 통하여 상기 제1층의 알루미늄 배선층(AL1A)에 결합된후 접지전위단자(T2)로 되는 제2층의 알루미늄 배선층(AL22)에 결합된다.

이상과 같이, 이 실시예는 출력 MOSFET(N1, N2)의 산화막 파괴를 방지하기 위한 MOSFET(N3, N4)가 출력 MOSFET(N1, N2)와 동일의 P형웰영역(PWELL)내에 근접하여 배치되기 때문에 MOSFET(N3, N4)와 출력 MOSFET(N1, N2)와의 사이의 배선저항을 작게하고, 그 정전파괴 방지 효과를 높게할 수 있음과 동시에, MOSFET(N3)의 소스로 되는 N형 확산층(ND3)의 가장우측의 부분과 출력 MOSFET(N1)의 소스로서 데이타 출력단자(Dout)에 결합된 N형 확산층 (ND1)의 좌에서 두번째 부분이, N형 확산층(NDl)의 가장우측의 부분을 끼우고 바꾸어 말하면 서로 인접하지 않도록 배치되고, 이것에 의해 비교적 고전압이 인가가 예상되는 이내부 노드간의 파괴전압을 높일수 있다.

제3도에는 상기 제2도의 a-a'선에의 일실시예의 개략소자구조 단면도가 표시되어 있다. 출력 MOSFET(N1)(N2는 도시되지 않음)가 형성된 웰영역(PWELL)에 보호용의 N채널 MOSFET(N3, N4)가 형성된다. L1-L8은 이 MOSFET의 소스 ·드레인을 구성하는 N형의 확산층이다.

LOCOS 산화막(2)을 통하여 인접하여 배치된 N형 확산층(L3, L4)은 PWELL을 베이스로한 기생 라테랄(lateral) NPN 트랜지스터를 구성하기 때문에 확산층(L3, L4)의 어느것의 일방에만 출력노드(nd)를 접속하지 않도록 할 필요가 있다. 혹은 L3 또는 L4의 양방을 출력노드 (nd)에 접속해도 좋다. 그 이유는 상기 확산층(L3, L4)의 어느것의 일방을 출력노드(nd)에 접속하여 접지될때 바꾸어말하면 패키지의 전하를 방전할때 확산층(L3, L4)간에 전위차가 발생하고 L3-PWELL-L4의 경로로 방전이 발생하며 L3 흑은 L4는 상기 방전전류에 의한 PN접합 파괴가 생길염려가 있다.

이때문에 이 실시예에는 MOSFET(N3, N4)의 공통접속되어 출력단자 노드(nd)에 접속된 소스, 드레인을 확상층(L2)에 의해 구성하고, 내부노드(na)에 접속된 타방의 소소, 드레인을 확산층(L3)에 의해 구성하며, 상기와 같은출력단자(노드(nd))의 방전시에 있어서 상기와 같은 기생라테랄 NPN 트랜지스터가 온 상태로 되는 것을 방지하고 있다.

동도의 다른 구조는 상기 제2도의 평면도 배치도의 기호와 일치하고 상기의 설명에서 용이하게 이해된다.

제4도에 본 발명에 따른 데이타출력버퍼(DOB)의 다른 일실시예의 회로도가 표시되어 있다. 디바이스대전에 의한 소자파괴는 부전하대전의 정전파괴내압 전압이 정전하의 대전시의 정전파괴전압에 비해 크고 바꾸어 말하면 MOS 디바이스에 있어서는 부전하대전에 대하여 강하다. 이 실시예에 있어서는 이와같은 사정을 고려하여 회로의 간소화를 위해 오직 정전하대전에 의한 파괴방지 대책이 되어 있다.

출력 MOSFET(N1, N2)와, 그것을 스위치 제어하는 노아게이트회로(NO1, NO2) 및 인버터회로(V1, V2)로 된 상기 동양의 데이타 출력버퍼에 대하여 디바이스 대전에 대한 보호를 도모하고, 출력신호의 라이즈(rise)의 고속화를 위하여 전원전압(VCC) 측의 출력 MOSFET(N1)에 대하여 바이폴라형 NPN 트랜지스터(BN1)가 병렬로 설치된다. 즉, 이 트랜지스터(BN1)는 그 콜렉터가 출력MOSFET(N1)의 드레인과 공통으로 전원전압단자(T1)에 접속되고, 에미터는 출력 단자(Dout)에 접속되며 베이스는 저항(R1)을 통하여 MOSFET(N1)의 게이트 (내부노드(na))에 접속된다.

저 전원전압측인 접지전위측의 출력 MOSFET(N2)에 대해서는 그 게이트(내부노드(nb))와 드레인(출력노드(nd))과의 사이에 보호용의 N채널 MOSFET(N3)가 설치된다. 이 보호용 MOSFET(N3)의 게이트는 저전압측인 접지전위점 즉 단자(T2)에 접속된다.

제5도에는 상기 제4도의 출력 MOSFET(N1)와 바이폴라형 트랜지스터(BN1)의 일실시예의 개략단면구조도가 표시되어 있다. N형기판상에 형성된 P형웰(PWELL1)에 출력 MOSFET(N1)가 이 웰영역(PWELL1)에는 도시되지 않은 타방의 출력 MOSFET(N2)와 보호용 MOSFET(N3)도 형성된다.

바이폴라형트랜지스터(BN1)는 특히 제한되지 않지만, LOCOS 산화막을 통하여 인접하여 형성된 P형웰영역(PWELL2)에 형성된다 이 PWELL2은 상기와 같은 N채널형 MOSFET를 형성하기 위한 PWELL1과 동시에 형성된다. 그래서 이 PWELL2를 베이스영역으로하고 N채널 MOSFET(N1-N3)의 소스, 드레인 확산층과 동시에 형성된 N⁺형 확산층을 형성하여 에미터영역으로 이용한다. N기판에는 전원전압(VCC)의 바이어스 전압이 공급되고, 이것을 콜렉터로 이용하는 것이다. 상기 바이폴라형 트랜지스터(BN1)의 에미터는 출력단자(Dout)에 접속됨과 동시에 출력 MOSFET(N1)의 출력 노드측과 접속된다. 상기 베이스 영역으로의 PWELL2는 MOSFET(N1)의 게이트 등의 내부노드와 접속된다. 출력 MOSFET(N1)의 드레인은 상기 전원 전압단자(T1)에 접속된다.

이 실시예에 있어서는 정전하가 대전할때에 전원전압측의 출력 MOSFET(Ml)의 게이트가 접속된 내부노드(na)는 출력단자(Dout)가 접지되는 것에 의한 방전시에 있어서 바이폴라형트랜지스터(BN1)의 베이스 에미터를 통하여 동시에 방전된다. 이것에 의해 전원전압측의 출력 MOSFET(N1)에는 상기 바이폴라형트랜지스터(BN1)가 보호용소자로서 작용하는 것으로 된다. 또한 전원전압측의 노드(nc)는 상기 바이폴라형 트랜지스터(BN1)와 MOSFET(N1)를 통하여 상기 동양으로 방전된다.

한편, 접지전위측의 출력 MOSFET(N2)에 있어서는 그 게이트가 접속된 내부노드(nb)는 상기 동양으로 보호용 MOSFET(N3)를 통하여 방전된다. 접지전위측(ne)은 MOSFET(N2)를 통하여 방전된다. 이 각노드(na-ne)는 출력단자(Dout)가 접지전위의 도체에 접촉되어 방전할때 거의 동시에 방전한다. 이때문에 출력버퍼의 각노드간의 전위차가 크게되지 않기 때문에 바꾸어 말하면 출력 MOSTET(N1, N2)의 게이트 절연막이 파괴되는 큰전압으로 되기전에 방전하기 때문에 ESD 파괴를 방지할 수 있다.

이 실시예에 있어서는 회로가 동작상태일때는 바이폴라형트랜지스터(BN1)가 출력트랜지스터로 작용한다. 즉 구동회로인 노아게이트 회로(NO1)의 출력신호가 하이레벨로 되면 바이폴라형트랜지스터(BN1)가 온상태로 되고 출력 MOSFET(N1)와 함께 출력단자(Dout)에 충전전류를 흘리기 때문에 출력신호의 라이즈를 빠르게 할수 있다. 결국 이 실시예의 바이폴라형트랜지스터(BN1)는 상기와 같은 ESD 파괴에 대한 보호동작과, 동작상태에의 동작속도의 고속화를 실현한다고하는 2개의 기능을 합해가지는 역할을 할수 있다.

제6도에는 본 발명에 따른 데이타출력버퍼(DOB)의 다른 일실시예의 회로도가 표시되어 있다. 이 실시예에는 디바이스 대전에 의한 소자 파괴방지를 보다 완전하게 하기 위해 상기 제4도의 실시예에 있어서의 부전하 대전에 의한 ESD 파괴방지 대책도 채택되어 있다.

이 실시예에는 상기 제4도의 실시예와 같은 출력버퍼에 더하여 출력 MOSFET(N1)의 게이트 (내부노드(na))와 출력노드(nd)와의 사이 및 출력 MOSFET(N2)의 드레인 (출력노드(nd))과 게이트 (내부노드(nb))와의 사이에 보호용의 P채널 MOSFET(P1, P2)가 설치된다. 이 MOSFET(P1, P2)의 게이트는 공통으로 전원전압단자(T1) (노드(nc))에 접속된다.

이 실시예에 있어서는 정전하가 대전한 때에는 상기 동양으로 바이폴라형트랜지스터(BN1)와 N채널 MOSFET(N3)에 의해 ESD 파괴를 방지하고 부전하가 대전한때에는 상기 제1의 실시예와 동양으로 P채널 MOSFET(P1, P2)가 온상태로 되어 ESD 파괴를 방지하는 것으로 된다.

제7도에는 이 발명에 따른 데이타 출력버퍼(DOB)의 다른 일실시예의 회로도가 표시되어 있다. 이 실시예에는 P채널형의 출력 MOSFET(P2)와 N채널형의 출력 MOSFET(N2)로 된 CMOS 구성으로 된다. 이와같은 CMOS 구성의 경우 P채널출력 MOSFET(P1)의 게이트에는 난드(NAND) 게이트 회로(NA1)에 의해 구동신호가 공급된다. 그것에 의해 난드게이트회로(NA1)의 입력에는 출력신호(DO)와 제어신호(DOC)가 직접 공급된다. 이 실시예에 있어서는 P채널 출력 MOSFET(P1)의 정전파괴 내압(디바이스대전모델)은 N채널 출력MOSFET(N1)보다 높기 때문에 회로의 간소화를 위해 N채널 출력MOSFET(N2)에 대해서만 상기 동양의 보호용 N채널 MOSFET(N4)가 설치 된다.

상기와 같은 P채널 출력MOSFET(P1)의 정전파괴 내압이 높은 것은 경험적으로 판단한 것이고 그 이유는 CMOS 구조로 한때의 래치엎(latch-up) 방지를 위해 P채널출력 MOSFET(P1)의 드레인과 출력단자(Dout)의 사이에는 약 10-20Ω 정도의 확산저항(R1)이 설치되어 있기 때문에 방전전류파형이 둔화하여 드레인전위의 변화를 느리게하는 것 및 P채널 MOSFET의 게이트 산화막 내압이 N채널 MOSFET의 게이트 산화막 내압에 비하여 높은 것에 의한 것으로 추측된다.

제8도에는 본 발명에 따른 데이타 출력버퍼(DOB)의 다른 일실시예의 회로도가 표시되어 있다. 이 실시예에 있어서는 상기 제7도의 실시예와 동양으로 P채널형의 출력 MOSFET(P1)와 N채널형의 출력 MOSFET(N2)로 된 CMOS 구성으로 된다. 이와같은 CMOS 구성의 경우 P채널 MOSFET(P1)의 전류구동능력이 작고 출력의 라이즈가 비교적 느리기때문에 상기 제4도의 실시예와 동양의 바이폴라형트랜지스터(BN1)가 설치된다. 이것에 의해 출력버퍼가 동작상태에 있어서는 바이폴라형트랜지스(BN1)의 전류가 지배적으로 작용하여 출력신호의 라이즈가 빠르고 P채널 출력MOSFET(P1)에 의해 출력레벨을 전원전압(VCC)까지 높게하여 출력하이레벨 마진을 크게하는 것이다.

ESD 파괴대책으로서는 출력 MOSFET(N2)의 보호는 상기 동양으로 보호용의 N채널 MOSFET(N3)에 의해 행해진다. 또한 P채널 출력 MOSFET(P1)의 보호는 자신의 게이트 절연막의 정전파괴 내압이 높은 것 및 확산저항(R2)에 의해 드레인 전위의 변화가 완만하게 되기 때문에 이것이 실질적인 보호대책으로 된다. 또한 바이폴라형트랜지스터(BN1)에 관해서는 MOSFET와는 다르고 내부노드(ng)는 베이스, 에미터간의 PN접합에 의해 방전되기 때문에 특별한 정전파괴 대책은 필요없다.

제9도에는 본 발명에 따른 데이타 출력버퍼(DOB)의 다른 일실시예의 회로도가 표시되어 있다. 이 실예에 있어서는 상기 제8도의 실시예에 전원전압측의 출력 MOSFET로서 N채널 출력 MOSFET(N1)가 가해진다. 그 이유는 출력전압의 라이즈로서바이폴라형트랜지스터와 N채널출력 MOSFET에 의해 작은 소자크기에 의해 큰전류를 얻을 수 있도록 하여 실질적인 하이레벨의 라이즈를 빠르게 한다. 그리고 P채널형의 출력 MOSFET(P3)의 역할은 출력전압이 VCC-VBE(바이폴라형 트랜지스터(BN1)의 베이스, 에미터간 전압)까지 달하면 관련바이폴라형 트랜지스터(BN1)가 오프상태로 되고, VCC-Vth(MOSFET(N1)의 드레스 홀드전압)까지 달하면 MOSFET(N1)가 오프상태로 된후에 출력전압을 전원전압(VCC)까지 라이징 레벨보상동작에 있다. 이와같이 P채널 MOSFET(P3)는 출력레벨의 보상을 행하는 것이기 때문에 작은 크기에 의해 형성된다. 이와같은 레벨보상동작에 의해 전원전압(VCC)의 저전압화를 도모할 수 있다.

이 실시예에 있어서 P채널 출력MOSFET(P3)의 ESD 대책은 래치엎 방지용의 확산저항(R2)등에 의해 생략되고 N채널 출력MOSFET(N1)에 대한 정전하의 대전에 의한 파괴방지는 바이폴라형트랜지스터(BN1)에 의해 행해지도록 된다. 접지전위측의 출력 MOSFET(N2)의 정전하의 대전에 의한 파괴방지는 상기 동양의 보호용 N채널 MOSFET(N3)에 의해 행해진다. 그리고 부전하의 대전에 의한 파괴방지를 보다 확실하게 하기 위해 보호용 P채널 MOSFET(P1, P2)가 N채널출력 MOSFET(N1, N2)의 소스의 게이트와 출력노드와의 사이에 설치된다.

제10도에는 본 발명에 따른 데이타출력버퍼(DOB)의 다른 일실시예의 회로도가 표시되어 있다. 이 실시예에 있어서는 CMOS 구성의 출력버퍼로 향하고 있다. 즉 P채널출력 MOSFET(P1)와 N채널출력 MOSFET(N2)에 의해 출력회로가 구성된다. 그 구동회로로서 P채널 출력 MOSFET(P1)의 게이트에는 난드게이트회로(NA1)가 설치되고N채널출력 MOSFET(N2)의 게이트에는 노아게이트회로(NO2)가 설치된다. 상기 게이트회로 (NA1, NO2)의 일방의 입력에는 출력신호(DO)가 공급되고 게이트회로(NA1)의 타방의 입력에는 제어신호(DOC)가 공급되며 게이트회로(NO2)의 타방의 입력에는 제어신호(DOC)가 인버터회로(V2)에 의해 반전되어 공급 된다.

이와같은 데이타 출력버퍼에 있어서 디바이스대전에의해 정전하에 의한 ESD 파괴를 방지 하기 위해 출력 MOSFET(P1, N2)의 게이트와 출력과의 사이에 보호용 N채널 MOSFET(N3, N4)가 설치된다. 이 N채널 MOSFET(N3, N4)의 게이트는 회로의 접지전위측 단자(T2)에 접속된다. 이것에 의해 데이타축력버퍼가 동작상태에 놓여질때 이 보호용 MOSFET(N3, N4)는 함께 정상적으로 오프상태로 되어 출력동작에 어떠한 악영향을 미치지 않는다.

패키지봉입후의 대규모집적회로 장치(LSI)는 디바이스 대전모델에 의한 대전에 의해 데이타출력 버퍼(DOB)의 내부노드(na-ne)를 예를들면 비교적 큰 절대치의 정전위로 되고 출력단자(Dout)에 축적된 정전하가 도체접촉에 의해 방전하여 저전위로 될때 보호용 MOSFTE(N3, N4)가 온상태로 되고 내부노드(na, nb)의 대전전압에 상당하는 비교적 큰 정전압을 방전시켜 출력 MOSFET(P1, P2)의 ESD 파괴를 방지한다. 또한 상기와 같이 P채널 출력 MOSFET(P1)의 출력측에는 상기와 같은 래치엎방지용의 확산저항이 설치되어 있지만 동도에는 생략되어 있다.

제11도에는 본 발명에 따른 데이타 출력버퍼(DOB)의 다른 일실시예의 회로도가 표시되어 있다. 이 실시예에 있어서는 CMOS 구성의 출력버퍼로 향해지고 제10도에 실시예와는 다르며 부전하를 대전할때의 ESD 파괴방지 대책이 채택되어 있다.즉 출력 MOSFET(P1, N2)의 게이트와 출력차의 사이에 보호용 P채널 MOSFET(P3, P4)가 설치되어 있다. 이 P채널 MOSFET(P3, P4)의 게이트는 전원전압단자(T1)에 접속된다. 이것에 의해 데이타 출력버퍼가 동작상태에 놓여질때 이 보호용 MOSFET(P3, P4)는 함께 정상적으로 오프상태로 되어 출력동작에 어떠한 악영향을 미치지 않는다.

디바이스대전모델에 의한 대전에 의해 데이타출력버퍼(DOB)의 내부노드(na-ne)를 예를들면 부전위로 되고 출력단자(Dout)에 축적된 부전하가 도체접촉에 의해 방전하여 저전위로 될때에 보호용 MOSFET(P3, P4)가 온 상태로 되고 내부노드(na, nb)의 대전전압에 상당하는 비교적 큰 부전압을 방전시켜 출력 MOSFET(P1, N2)의 ESD 파괴를 방지한다.

제12도에는 본 발명에 따른 데이타 출력버퍼(DOB)의 다른 일실시예의 회로도가 표시되어 있다. 이 실시예에 있어서는 CMOS 구성의 출력버퍼로 향해지고 제10도 및 제11도의 실시예와는 다르며 P채널 출력측 MOSFET(P1)에 대해서는 부전하를 대전할때의 ESD 파괴방지대책이 채용되고 N채널 출력MOSFET(N2)에 대해서는 정전하를 대전할 때의 ESD 파괴방지 대책이 채택되어 있다. 즉 출력 MOSFET(P1, N2)의 게이트와 출력과의 사이에 상기와 같은 보호용 P채널 MOSFET(P3)와 N채널 MOSFET(N4)가 각각 설치되고 상기 동양의 보호동작을 행하도록 된다.

제13도에는 본 발명에 따른 데이타출력버퍼(DOB)의 또 다른 일실시예의 회로도가 표시되어 있다. 이 실시예에 있어서는 CMOS 구성의 출력버퍼로 향해지고 제12도 실시예와는 역으로 P채널 출력 측 MOSFET(P1)에 대해서는 정전하론 대전할때의ESD 파괴 방지 대책이 채택되고 N채널출력 MOSFET(N2)에 대해서는 부전하를 대전한때의 ESD 파괴방지 대책이 채택되어 있다. 즉 출력 MOSFET(P1, N2)의 게이트와 출력과의 사이에 상기와 같은 보호용의 N채널 MOSFET(N3)와 채널 MOSFET(P4)가 각각 설치되고 상기 동양의 보호동작을 행하도록 된다.

제14도에는 본 발명에 따른 데이타입력버퍼(DIB)의 일실시예의 회로도가 표시되어 있다. 동도를 기준으로 이 실시예의 데이타 입력버퍼(DIB)의 구성과 동작의 개요 및 그 특징에 관해 설명한다. 또한 이 실시예의 데이타 입력버퍼(DIB)는 특히 제한되지 않지만 상기 데이타 출력버퍼(DOB) 및 다른 동양의 복수의 데이타 입력버퍼와 함께 스태틱형 RAM 등의 대규모집적회로 장치(LSI)에 설치된다.

제14도에 있어서 이 실시예의 데이타 입력버퍼(DIB)는 그 게이트가 내부노드(nf)로서 외부단자 즉 데이타입력단자(Din)에 공통결합된 P채널형의 입력 MOSFET(P3)와 N채널형의 입력 MOSFET(N5)를 포함한다. 이중에서, 입력 MOSFET(P3)의 소스는 내부노드(ng)즉 전원전압단자(T1)에 결합되고 입력 MOSFET(N5)의 소스는 내부노드(ni) 즉 접지전위단자(T2)에 결합된다. 이 입력 MOSFET의 드레인은 내부노드(nh)로서 공통결합되고 그 전위는 내부입력신호 (ID)로서 데이타 입력버퍼(DIB)의 도시되지 않은 후단회로에 공급된다. 이것에 의해 내부 입력신호(ID)는 데이타입력단자(Din)의 전위가 소정의 하이레벨로 때 접지전위(VSS)와 같은 로레벨로 되고 데이타입력단자(Din)의 전위가 소정의 로레벨로 될때 전원전압(VCC)과 같은 하이레벨로 된다.

이 실시예에 있어서 데이타 입력버퍼(DIB)는 내부노드(nf) 즉 데이타입력단자(Din)와 내부노드(nh) 즉 입력 MOSFET(P3, N5)의 공통결합된 드레인과의 사이에 N채널 MOSFET(N6)와, 내부노드(nf) 즉 데이타입력단자(Din)와 내부노드(ni) 즉 접지전위단자(T2)와의 사이에 하나의 N채널 MOSFET(N7)가 각각 설치된다. 이 MOSFET(N6, N7)의 게이트는 공통결합된후 회로의 저전위측 전원전압단자 즉 단자(T2)에 결합된다. 이것에 의해 MOSFET(N6, N7)는 대규모 집적회로장치(LSI)의 통상의 동작상태에 있어서 정상적으로 오프상태로 되고 데이타입력버퍼 (DIB)의 동작에 영향을 미치지 않는 것으로 된다.

패키지 봉입후의 대규모집적회로 장치(LSI)는 디바이스 대전모델에 의한 대전에 의해 데이타 입력버퍼(DIB)의 내부노드(nf-ni)를 예를들면 비교적 큰 절대치의 정전위로 된다. 그리고 디바이스 대전에 의해 내부노드(nf) 즉 데이타입력단자(Din)에 축적된 정전하는 도체 접촉에 의해 방전하여 저전위로 되고 입력 MOSFET(P3)의 게이트, 드레인간과 MOSFET(N5)의 게이트 ·소스간 및 게이트 드레인 간에는 내부노드(nh, ni)의 대전전압에 상당하는 비교적 큰 정전압이 인가된다.

이 실시예의 데이타입력버퍼(DIB)에는 상기와 같이 입력 MOSFET(P3, N5)의 게이트, 드레인 간 및 입력 MOSFET(N5)의 게이트 ·소스간에 그 게이트가 접지전위(VSS)에 공통결합된 MOSFET(N6, N7)가 각각 설치되고 이 MOSFET(N6, N7)는 그 게이트 즉 내부노드(ni)가 디바이스대전에 의해 고전압으로 되고 그 소스 즉 데이타 입력단자(Din)의 전위가 도체접촉에 따른 방전에 의해 저하하는 것으로 선택적으로 온상태로 된다. 이것에 의해 내부노드(nh, ni)에 축적된 전하는 이MOSFET(N6, N7)에서 데이타입력단자(Din)를 통하여 방전되고 저전위로 된다. 그결과 입력MOSFET(P3, N5)의 게이트 · 드레인간 전압을 작게하여 입력 MOSFET의 산화막파괴를 방지하고 대규모 집적회로장치(LSI)의 신뢰성을 높일수 있음과 동시에 디바이스 대전에 의해 방전경로를 가지지 않는 내부노드(ni) 즉 접지전위단자(T2)에 축적된 전하를 MOSFET(N7)를 통하여 방전할 수 있다.

입력 MOSFET(P3)는 방전에 의해 데이타 입력단자(Din)의 전위가 저하하고부터 그 드레인 즉 내부노드(nh)의 전위가 저하하기까지의 사이에 MOSFET(N6)와 동시에 온상태로 된다. 그 사이 디바이스 대전에 의해 내부노드(ng) 즉 전원전압단자(T1)에 축적된 정전하는 입력 MOSFET(P3) 및 MOSFET(N6)를 통하여 방전되고 그것에 의해 내부노드(ng)의 전위도 저하한다.

한편 MOSFET(N6, N7)는 대규모집적회로장치(LSI)가 통상의 사용상태에 있을때 그 게이트에 접지전위 (VSS)가 공급되는 것으로 오프상태로 되고 대규모집적회로장치(LSI)의 동작에 영향을 주지 않는다.

제15도에는 본 발명이 적용된 데이타 입력버퍼(DIB)의 다른 일실시예의 회로도가 표시되어 있다. 또한 이 실시예는 상기 제14도의 실시예를 기본적으로 답습하는 것이기 때문에 이것과 다른 부분에 관해서만 설명을 추가한다. 또한 이 실시예는 후술하는 이유에서 명백한 것처럼 데이타 입력버퍼 (DIB)의 내부노드(nf-ni)가 부전위로 대전된 경우에 있어서 유효하게 된다.

제15도에 있어서 이 실시예의 데이타 입력버퍼(DIB)는 내부노드(nf)즉 데이타입력단자 (Din)와 내부노드(nh) 즉 입력 MOSFET(P3, N5)의 공통결합된 드레인과의 사이에 설치된 P채널 MOSFET(P4)와, 내부노드(nf) 즉 데이타 입력단자(Din)와 내부노드(ng) 즉 전원전압단자 (T1)와의 사이에 설치되는 또 하나의 P채널 MOSFET(P5)를 포함한다. 이 MOSFET(P4, P5)의 게이트는 공통결합된후에 회로의 고전압측 전원전압단자 즉 전원전압(VCC)를 받기 위한 단자 (T1)에 결합된다. 이것에 의해 MOSFET(P4, P5)는 대규모집적회로장치(LSI)의 통상의 동작 상태에 있어서 정상적으로 오프상태로 되고 데이타 입력버퍼(DIB)의 동작에 영향을 주지 않는것으로 된다.

상기 동양으로 대규모 집적회로장치(LSI)가 시험공정과 기기 조립공정에 있어서 디바이스 대전모델에 의한 대전을 받고 데이타 입력버퍼(DIB)의 내부노드(nf-ni)가 정전유도에 의해 부전위에 대전된 후에 내부노드(nf) 즉 데이타 입력단자(Din)에 축적된 부전하가 도체접속에 의해 방전되면 MOSFET(P4, P5)는 그 게이트 즉 내부노드(ng)가 디바이스대전에 의한 부전위로 되고 그 소스 즉 데이타입력단자(Din)의 전위가 도체접촉에 따른 방전에 의해 상승하는 것으로 선택적으로 온상태로 된다. 이것에 의해 내부노드(ng, nh)에 축적된 부전하는 MOSFET(P4, P5)를 통하여 방전되고 그 전위도 상승한다. 그 결과 입력 MOSFET(P3, N5)의 게이트 ·드레인간 전압을 작게하여 산화막파괴를 방지하고 대규모집적회로장치(LSI)의 신뢰성을 높일 수 있음과 동시에 방전경로를 가지지 않는 내부노드(ng) 즉 전원전압단자(T1)에 축적된 부전하를 MOSFET(P5)를 통하여 방전할수 있다.

입력 MOSFET(N5)는 방법에 의해 데이타 입력단자(Din)의 전위가 상승하고부터 그 드레인 즉 내부노드(nh)의 전위가 상승하기까지의 사이에, MOSFT(P4)와 동시에 온상태로 된다. 그 사이에 디바이스 대전에 의해 내부노드(ni) 즉 접지전위단자(T2)에 축적된 부전하는 입력 MOSFET(N5) 및 MOSFET(P4)를 통하여 방전되고 이것에 의해 내부노드(ni)의 전위도 상승한다. 한편 MOSFET(P4, P5)는 대규모집적회로장치(LSI)가 통상의 사용상태에 있을 때에 그 게이트에 전원전압(VCC)이 공급되는 것으로 오프상태가 되고 대규모집적회로장치(LSI)의 동작에 영향을 주지 않는다.

제16도에는 본 발명이 적용된 데이타입력버퍼(DIB)의 또 다른 일실시예의 회로도가 표시되어 있다. 또한 이 실시예는 상기 제14도와 제15를 조립한 것이고 정전하 및 부전하의 대전에 의한 정전파괴방지를 행하도록 하는 것이다.

제17A도, 제17B도, 제17C도는 본 발명에 따른 반도체 장치의 일 실시예의 외관도가 표시되어 있다. 제17A도에는 패키지의 양측에 리이드가 설치되는 DIP/SOP형 패키지를 이용한 예가 표시되고 제17B도에는 패키지의 일측에만 리이드가 설치되는 ZIP형 패키지를 이용한 예가 표시되며 제17C도에는 패키지의 4변에 함께 리이드가 설치되는 QFP형 패키지를 이용한 예가 표시되어 있다.

디바이스 대전모델의 정전파괴는 디바이스의 리이드가 도체에 접촉하는 때에 발생한다. 디바이스의 리이드중에 이와같이 도체에 접촉하는 가능성이 높은 리이드는 제17A도-제17C도의 어느것에서도 패키지(1)의 코너에 위치하는 리이드(2)이고, 패키지(1)의 중앙부에 위치되는 리이드(3)는 상기 도체와 접촉하는 가능성이 상대적으로 낮다고 생각된다.

그래서 패키지(1)의 코너부분(2)에 설치된 리이드에 대응하여 설치된 데이타출력버퍼 혹은 데이타입력버퍼에 대하여 상기와 같은 정전파괴방지회로를 설치한 것을 이용하고, 중앙부분(3)에 대응한 리이드에는 관련디바이스 대전모델에 의한 정전파괴방지회로를 생략한다. 이것에 의해 칩의 크기의 소형화를 도모할 수 있다.

혹은 인체 모델에 의한 정전파괴방지는 상기와 같은 패키지의 코너부분은 아니고 사람손에 의한 취급에 있어서는 패키지의 중앙부분의 리이드가 인체와 접촉할 가능성이 높다고 예측되므로 중앙부분(3)에 대응한 리이드에는 상기 공보와 같은 인체모델에 대응한 것 같은 보호회로를 설치하도록 한다. 이와같이 하면 디바이스 대전모델과 인체모델의 쌍방에 대하여 강한 보호회로를 효율 좋게 배치한 반도체 장치를 얻을 수 있다.

이상의 실시예에서 얻어지는 작용효과는 하기와 같다. 즉,

(1) 외부단자에 일방의 소스 혹은 드레인이 접속된 출력 MOSFET의 게이트와 상기 외부단자의 사이에 설치되고 게이트가 고전압측 전원단자에 접속되어 상기 출력 MOSFET와 같든지 그것보다 긴 채널길이를 가지도록된 P채널형의 제1보호용 MOSFET 혹은 그게이트가 저 전압측 전원단자에 접속되어 상기출력 MOSFET와 같든지 그것보다 긴 채널길이를 갖도록 된 N채널형의 제2보호용 MOSFET를 설치하는 것에 의해 디바이스 대전에 의해 외부 단자가 방전되었을때 상기 보호용 MOSFET의 일방이 온상태로 되고 동양으로 디바이스 대전에 의해 출력 MOSFET의 게이트측의 전하도 방전시키는 것에 의해 ESD 파괴를 방지할 수 있는 효과가 얻어진다.

(2) 외부단자에 게이트가 접속된 입력 MOSFET의 출력신호가 얻어지는 소스 혹은 드레인과 상기 외부단자와의 사이에 그 게이트가 고전압측 전원단자에 접속된P채널형의 제3보호용 MOSFET 혹은 그 게이트가 저전압측 전원단자에 접속된 N채널형의 제4보호용 MOSFET를 설치하는 것에 의해 디바이스 대전에 의해 외부단자가 방전되었을때 상기 보호용의 MOSFET의 일방이 온상태로 되고 동양으로 디바이스 대전에 의해 입력 MOSFET의 출력노드인 소스 혹은 드레인측의 전하도 방전시키는 것에 의해 ESD 파괴를 방지할 수 있는 효과가 얻어진다.

(3) 상기 (1)과 (2)에 있어서, 보호용 MOSFET는 채널길이가 출력 MOSFET와 같든지 그것 보다 길게 형성되어 있기 때문에 그 자체가 대전에 의해 파괴되지는 않고 신뢰성을 높일 수 있는 효과가 얻어진다.

(4) 상기(1)의 제1 혹은 제2 보호용 MOSFET를 대응하는 출력 MOSFET에 근접하고 동시에 그 외부단자와 결합되는 출력 MOSFET의 소스 혹은 드레인 확산층에 대하여 그것과 접속되는 상기 제1혹은 제 2 보호용 MOSFET의 소스 혹은 드레인 확산층이 인접하지 않도록 배치하는 것에 의해 기생 라테랄 트랜지스터의 발생에 의한 MOSFET의 소스, 드레인 영역과 웰과의 PN 접합이 방전전류에 의해 파괴되는 것을 방지하고 효율 좋게 내부노드의 전하를 방전시킬 수 있는 효과가 얻어진다.

(5) 상기 출력MOSFET중에 전원전압측의 출력 MOSFET의 게이트에 베이스가 접속되고 콜렉터가 상기 출력 MOSFET의 드레인과 접속되며 에미터가 상기 소스와 접속되게 되고 상기 출력 MOSFET가 형성된 웰영역과 동시에 형성된 반도체영역을 베이스로 하며 상기 출력 MOSFET의 소스 ·드레인 확산층과 동시에 형성된 확산층을 에미터영역으로 하고, 기판을 콜렉터영역으로 하는 바이폴라형 트랜지스터가 설치되는 것에 의해 간단한 구성에 의해 ESD 파괴대책과 출력신호의 라이즈가 고속으로가능하다는 2개의 기능을 갖게하는 효과가 얻어진다.

(6) 상기 출력 MOSFET는 외부단자에 저항소자를 통하여 드레인이 접속된 P채널형의 제3의 출력 MOSFET와 상기 외부에 드레인 접속된 N채널형의 제2의 출력 MOSFET의 CMOS 구성으로 하는 것과 함께, 콜렉터가 상기 제3의 출력 MOSFET의 소스와 접속되고 에미터가 상기 외부단자에 접속되어 되며 상기 제2의 출력 MOSFET가 형성된 웰영역과 동시에 형성된 반도체 영역을 베이스로 하고 상기 제2의 출력 MOSFET의 소스 ·드레인 확산층과 동시에 형성된 확산층을 에미터 영역으로 하며 기판을 콜렉터영역으로 하는 바이폴라형 트랜지스터가 설치되는 것에 의해 간단한 구성으로 ESD 파괴대책과 출력신호의 라이즈를 빠르게 함과 동시에 상기 제2의 출 력 MOSFET의 게이트와 드레인 사이에 그 게이트가 저전압측 전원단자에 접속된 N채널형의 제2보호용 MOSFET를 설치하는 것에 의해 ESD 파괴 대책을 행할 수 있는 효과가 얻어진다.

(7) 반도체 장치에 있어서 외부단자중에 패키지의 단부에 설치된 일부의 외부단자에 대응한 상기출력 MOSFET 혹은 입력 MOSFET에만 보호용 MOSFET를 설치하도록 하는 것에 의해 칩크기를 크게 하지 않고 효율좋게 ESD 파괴 대책을 행할 수 있는 효과가 얻어진다.

이상 본 발명자에 의하여 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 제한되는 것은 아니고 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능 할 수 있다. 예를들면 제10도-제13도의 실시예에 있어서 P채널출력 MOSFET(P1)를 N채널 MOSFET(N1)로 치환한 것도 좋다. 이 경우에는 그 구동회로로서 제1도와 같은 노아게이트회로(NO1)가 이용된다.

제2도에 있어서 MOSFET(N3, N4)는 이것을 기생 MOSFET에 의해 구성하는 것으로 그 내압을 높일 수 있다. 또한 MOSFET(N3, N4)는 임의의 위치에 배치할 수 있고 데이타 출력버퍼의 구체적인 레이아우트와 배선재료 및 배선층수 등은 이 실시예에 의한 제약을 받지 않는다.

이상의 설명에는 주로 본 발명자에 의해 된 발명을 그 배경으로 된 이용분야인 스태틱형 RAM등의 대규모집적회로장치와 그 데이타출력버퍼 및 데이타 입력버퍼에 적용한 경우에 관해 설명했지만 그것에 한정되는 것은 아니고 예를들면 데이타 출력버퍼 및 데이타입력버퍼 이외의 회로에도 그 게이트, 소스 혹은 드레인이 외부단자에 결합된 MOSFET를 포함하는 각종의 회로에 적용할 수 있고 다이나믹형 RAM 등의 각종메모리 집적회로장치와 게이트어레이 집적회로 등의 논리집적회로 장치에도 적용할 수 있다. 본 발명은 적어도 그 게이트, 소스 혹은 드레인이 외부단자에 결합된 MOSFET를 포함하는 반도체 장치에 넓게 적용될 수 있다.

본원에 있어서 개시된 발명중에 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기와 같다. 즉, 외부단자에 일방의 소스 혹은 드레인이 접속된 출력 MOSFET의 게이트와 상기 외부 단자 사이에 설치되고, 게이트가 고전압측 전원단자에 접속되어 상기 출력 MOSFET와 같든지 그것보다 긴 채널길이를 갖도록 된 P채널형의 제1보호용 MOSFET 혹은 그 게이트가 저전압측 전원단자에 접속되어 상기 출력 MOSFET와 같든지 그것보다 긴 채널길이를 갖도록 된 N채널형의 제2보호용 MOSFET를 설치하는 것에 의해 디바이스 대전에 의해 외부단자가 방전될 때 상기 보호용의MOSFET의 일방이 온 상태로 되고 동양으로 디바이스 대전에 의해 출력 MOSFET의 게이트측의 전하도 방전시키는 것에 의해 ESD 파괴를 방지할 수 있다.

외부단자에 게이트가 접속된 입력 MOSFET의 출력신호가 얻어지는 소스 혹은 드레인과 상기 외부단자와의 사이에 그 게이트가 고전압측 전원단자에 접속된 P채널형의 제3보호용 MOSFET 혹은 그 게이트가 저전압측 전원단자에 접속된 N채널형의 제4보호용 MOSFET를 설치하는 것에 의해 디바이스 대전에 의해 외부단자가 방전되었을때 상기보호용의 MOSFET의 일방이 온 상태로 되고 동양으로 디바이스 대전에 의해 입력 MOSFET의 출력 노드인 소스 혹은 드레인측의 전하도 방전시키는 것에 의해 ESD 파괴를 방지할 수 있다.

상기에 있어서, 보호용 MOSFET는 채널길이가 출력 MOSFET와 같거나 이것보다 크게 형성되어 있으므로 그 자체가 대전에 의해 파괴되지는 않고, 신뢰성을 높일 수 있다.

상기 제1혹은 제2보호용 MOSFET를 대응하는 출력 MOSFET에 근접하고, 동시에 그 외부단자와 결합되는 출력 MOSFET의 소스 혹은 드레인 확산층에 대하여 그것과 접속되는 상기 제1혹은 제2보호용 MOSFET의 소스 혹은 드레인 확산층이 인접하지 않도록 배치하는 것에 의해 기생 라테랄 트랜지스터의 발생에 의한 MOSFET의 소스, 드레인 영역과 웰과의 PN접합이 방전전류에 의해 파괴되는 것을 방지하고, 효율좋게 내부노드의 전하를 방전시킬 수 있다.

상기 출력 MOSFET 중에 전원전압측의 출력 MOSFET의 게이트에 베이스가 접속되고 콜렉터가 상기 출력 MOSFET의 드레인과 접속되며 에미터가 상기 소스와 접속되고, 상기 출력 MOSFET가 형성된 웰영역과 동시에 형성된 반도체 영역을 베이스로 하고 상기 출력 MOSFET의 소스, 드레인 확산층과 동시에 형성된 확산층을 에미터 영역으로 하며 기판을 콜렉터 영역으로 하는 바이폴라형트랜지스터가 설치되는 것에 의해, 간단한 구성에 의해 ESD 파괴 대책과 출력신호의 라이즈를 고속으로 하는 2개의 기능을 가지게 할 수 있다.

상기 출력 MOSFET는, 외부단자에 저항소자를 통하여 드레인이 접속된 P채널형의 제3출력 MOSFET와 상기 외부단자에 드레인 접속된 N채널형의 제2출력 MOSFET의 CMOS 구성으로 함과 동시에, 콜렉터가 상기 제3출력 MOSFET의 소스와 접속되고 에미터가 상기외부단자에 접속되며, 상기 제2출력 MOSFET가 형성된 웰영역과 동시에 형성되는 반도체 영역을 베이스로 하고 상기 제2출력 MOSFET의 소스 ·드레인 확산층과 동시에 형성된 확산층을 에미터 영역으로 하며 기판을 콜렉터 영역으로 하는 바이폴라형트랜지스터가 설치되는 것에 의해, 간단한 구성으로 ESD 파괴 대책과 출력신호의 라이즈를 빠르게 함과 동시에, 상기 제2출력 MOSFET의 게이트와 드레인 사이에 그 게이트가 저전압속전원단자에 접속된 N채널형의 제2보호용 MOSFET를 설치하는 것에 의해 ESD 파괴 대책을 행할 수 있는 것으로 된다.

반도체 장치에 있어서 외부단자 중에 패키지의 단부에 설치되는 일부의 외부단자에 대응한 상기 출력 MOSFET 혹은 입력 MOSFET에만 보호용 MOSFET를 설치하도록 하는 것에 의해 칩 크기가 크게 되지 않고 효율좋게 ESD 파괴 대책을 행할 수 있다.

제 1 도는 본 발명에 따른 데이타 출력 버퍼의 일 실시예를 표시하는 회로도,

제 2 도는 제1도의 데이타 출력 버퍼의 일 실시예를 표시하는 부분적인 평면배치도,

제 3 도는 제2도의 a-a'선에 있어서 일실시예를 표시하는 개략소자 구조단면도,

제 4 도는 본 발명에 따른 데이타 출력 버퍼의 다른 일실시예를 표시하는 회로도,

제 5 도는 제4도의 출력 MOSFET(N1)와 바이폴라형 트랜지스터(BN1)의 일실시예를 표시하는 개략 단면 구조도,

제 6 도는 본 발명에 따른 데이타 출력버퍼의 다른 일실시예를 표시하는 회로도,

제 7 도는 본 발명에 따른 데이타 출력 버퍼의 다른 일실시예를 표시하는 회로도,

제 8 도는 본 발명에 따른 데이타 출력 버퍼의 다른 일실시예를 표시하는 회로도,

제 9 도는 본 발명에 따른 데이타 출력 버퍼의 다른 일실시예를 표시하는 회로도,

제 10 도는 본 발명에 따른 데이타 출력 버퍼의 다른 일실시예를 표시하는 회로도,

제 11 도는 본 발명에 따른 데이타 출력 버퍼의 다른 일실시예를 표시하는 회로도,

제 12 도는 본 발명에 따른 데이타 출력 버퍼의 다른 일실시예를 표시하는 회로도,

제 13 도는 본 발명에 따른 데이타 출력 버퍼의 다른 일실시예를 표시하는 회로도,

제 14 도는 본 발명에 따른 데이타 입력 버퍼의 일실시예를 표시하는 회로도,

제 15 도는 본 발명에 따른 데이타 입력버퍼의 다른 일실시예를 표시하는 회로도,

제 16 도는 본 발명에 따른 데이타 입력 버퍼의 다른 일실시예를 표시하는 회로도,

제 17A, l8B, 17C 도는 반도체 장치의 일실시예를 표시하는 외관도,

제 18 도는 디바이스 대전 모델의 원리를 설명하기 위한 설명도,

제 19 도는 디바이스 대전 모델에 의한 정전파괴를 설명하기 위한 설명.

* 도면의 주요부분에 대한 부호의 설명 *

LSI ... 대규모집적회로장치, DOB ... 데이타출력버퍼,

DIB.....데이타입력버퍼, P1-P5...P채널 MOSFET,

N1-N7 ... N채널 MOSFET, V1-V2 ... 인버터,

NO1-NO2 ... 노아(NOR)게이트, PWELL ... P웰영역,

ND1-ND3 ... N형확산층, FG1-FG3 ... 게이트층,

AL11-AL1B ... 제1층알루미늄배선층, AL2l-AL23 ... 제2층알루미늄배선층.

Claims

외부단자에 소스 혹은 드레인이 접속된 출력 MOSFET와 ;

상기 출력 MOSFET의 게이트와 상기 외부단자 사이에 접속된소스·드레인 경로를 갖는P채널형의 제1보호용 MOSFET와 :

고전압측 전원전압을받기 위한 단자로서상기 제1보호용 MOSFET의 게이트에 결합된 단자를 구비하고,

상기 제1보호용 MOSFET가 상기 출력 MOSFET의 채널길이와 같거나 그것보다 큰 채널 길이를 가지는 반도체 장치.
제1항에 있어서,

상기 출력 MOSFET의 게이트와 상기 외부단자 사이에 접속된 N채널형의 제2보호용 MOSFET와 ;

저전압측 전원전압을 받도록 하고 상기 제2보호용 MOSFET의 게이트에 결합된 단자를 더 구비하고,

상기 제2보호용 MOSFET가 상기 출력 MOSFET의 채널길이와 같거나 그것보다 큰 채널길이를 가지는 반도체 장치.
제2항에 있어서,

상기 출력 MOSFET는 소스가 외부단자에 접속된 N채널형의 제1출력 MOSFET와드레인이 상기 외부단자에 접속된 N채널형의 제2출력 MOSFET를 구비하고 ;

베이스가 상기 제1출력 MOSFET의 게이트에 접속되고 콜렉터가 상기 제1출력 MOSFET의 드레인에 접속되며 에미터가 상기 제1 MOSFET의 소스에 접속되고 또 베이스는 상기 출력 MOSFET가 형성된 웰영역과 동시에 형성된 반도체 영역에 형성되고, 에미터가 상기 출력 MOSFET의 소스-드레인 확산층과 동시에 형성된 확산층에 형성되며 콜렉터가 기판인 바이폴라형 트랜지스터가 설치되며 ;

게이트가 저전압측 전원단자에 접속된 상기 N채널형의 제2보호용 MOSFET가, 상기 제2출력 MOSFET의 게이트와 드레인 사이에 접속되는 반도체 장치.
제2항에 있어서,

상기 출력 MOSFET는 드레인이 외부단자에 저항소자를 통하여 접속된 P채널형의 제3출력 MOSFET와 드레인이 상기 외부단자에 접속된 N채널형의 제2출력 MOSFET를 구비하고 ;

콜렉터가 상기 제3출력 MOSFET의 소스에 접속되고 에미터가 상기 외부단자에 접속되며 베이스가 상기 제2출력 MOSFET가 형성된 웰영역과 동시에 형성된 반도체 영역에 형성되고 에미터가 상기 제2출력 MOSFET의 소스-드레인 확산층과 동시에 형성된 확산층에 형성되며 콜릭터가 기판인 바이폴라형 트랜지스터가 설치되고 :

게이트가 저전압측 전원단자에 접속된 상기 N채널형의 제2보호용 MOSFET가, 상기 제2출력 MOSFET의 게이트와 드레인 사이에 접속되는 반도체 장치.
게이트가 외부단자에 접속된 입력 MOSFET와 ;

출력신호가 얻어지는 상기 입력 MOSFET의 소스 혹은 드레인과 상기 외부단자와의 사이에 접속된 P채널형의 제1보호용 MOSFET와 ;

고전압측 전원전압을 받도록 하고 상기 제1보호용 MOSFET의 게이트에 결합된 단자를 구비한 반도체 장치.
제5항에 있어서,

상기 입력 MOSFET의 게이트와 상기 외부단자와의 사이에 접속된 N채널형의 제2보호용 MOSFET 와 ;

저전압측 전원전압을 받도록 하고 상기 제2보호용 MOSFET의 게이트에 결합된 단자를 더 구비한 반도체 장치.
제2항에 있어서,

상기 출력 MOSFET의 소스 혹은 드레인이 형성된 제1확산층과 상기 제1 혹은 제2보호용 MOSFET의 소스 혹은 드레인이 형성된 제2확산층이 인접하지 않도록 배치된 반도체 장치.
제2항에 있어서,

상기 제1 및 제2보호용 MOSFET는 반도체 장치의 복수의 외부단자중, 패키지의 단부에 설치 된 일부의 외부단자에 대응하는 상기 출력 MOSFET에 설치되는 반도체 장치.
외부단자와,

제1 전압을 받는 제1 단자와,

제1 전압 보다도 작은 제2 전압을 받는 제2 단자와,

상기 제1 단자와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로를 가지는 제1 MOSFET와,

상기 제2 단자와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로를 가지는 제2 MOSFET와,

상기 제2 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제2 단자에 결합된 게이트를 가지는 N채널형의 제3 MOSFET를 포함하고,

상기 제3 MOSFET의 채널 길이는 상기 제2 MOSFET의 채널 길이와 동일하던가 그 이상인 반도체 장치.
제 9 항에 있어서,

상기 제1 MOSFET는 P채널형이고,

상기 제2 MOSFET는 N채널형인 반도제장치.
제 10 항에 있어서,

상기 제1 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제2 단자에 결합된 게이트를 가지는 N채널형의 제4 MOSFET를 더 포함하는 반도체장치.
제 10 항에 있어서,

상기 제1 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제1 단자에 결합된 게이트를 가지는 P채널형의 제4 MOSFET를 더 포함하는 반도체장치.
제 9 항에 있어서,

상기 제1 MOSFET 및 상기 제2 MOSFET는 N채널형인 반도체장치.
제 13 항에 있어서,

상기 제1 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제2 단자에 결합된 게이트를 가지는 N채널형의 제4 MOSFET를 더 포함하는 반도체장치.
제 13 항에 있어서,

상기 제1 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제1 단자에 결합된 게이트를 가지는 P채널형의 제4 MOSFET를 더 포함하는 반도체장치.
제 9 항에 있어서,

상기 제1 전압은 전원전압이고,

상기 제2 전압은 접지전위인 반도체장치.
제 9 항에 있어서,

상기 제1 및 제2 MOSFET는 출력용의 MOSFET이고,

상기 제3 MOSFET는 보호용의 MOSFET인 반도제장치.
제 9 항에 있어서,

상기 외부단자는 상기 반도체장치의 외부에 데이터를 출력하는 외부출력 단자인 반도체장치.
외부단자와,

제1 전압을 받는 제1 단자와,

제1 전압보다도 작은 제2 전압을 받는 제2 단자와,

상기 제1 단자와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로를 가지는 제1 MOSFET와,

상기 제2 단자와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로를 가지는 제2 MOSFET와,

상기 제1 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제2 단자에 결합된 게이트를 가지는 N채널형의 제3 MOSFET를 포함하고,

상기 제3 MOSFET의 채널 길이는 상기 제1 MOSFET의 채널 길이와 동일하던가 그 이상인 반도체장치.
제 19 항에 있어서,

상기 제1 MOSFET는 P채널형이고,

상기 제2 MOSFET는 N채널형인 반도체장치.
제 20 항에 있어서,

상기 제2 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제1 단자에 결합된 게이트를 가지는 P채널형의 제4 MOSFET를 더 포함하는 반도체장치.
제 19 항에 있어서,

상기 제1 MOSFET 및 상기 제2 MOSFET는 N채널형인 반도체장치
제 22 항에 있어서,

상기 제2 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제1 단자에 결합된 게이트를 가지는 P채널형의 제4 MOSFET를 더 포함하는 반도체장치.
제 19 항에 있어서,

상기 제1 전압은 전원전압이고,

상기 제2 전압은 접지전위인 반도체장치.
제 19 항에 있어서,

상기 제1 및 제2 MOSFET는 출력용의 MOSFET이고,

상기 제3 MOSFET는 보호용의 MOSFET인 반도체장치.
제 19 항에 있어서,

상기 외부단자는 상기 반도체장치의 외부에 데이터를 출력하는 외부 출력단자인 반도체장치.
외부단자와,

제1 전압을 받는 제1 단자와,

제1 전압보다도 작은 제2 전압을 받는 제2 단자와,

상기 제1 단자와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로를 가지는 제1 MOSFET와,

상기 제2 단자와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로를 가지는 제2 MOSFET와,

상기 제1 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제1 단자에 결합된 게이트를 가지는 P채널형의 제3 MOSFET를 포함하는 반도체장치.
제 27 항에 있어서,

상기 제1 MOSFET는 P채널형이고,

상기 제2 MOSFET는 N채널형인 반도체장치.
제 28 항에 있어서,

상기 제2 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제1 단자에 결합된 게이트를 가지는 P채널형의 제4 MOSFET를 더 포함하는 반도체장치.
제 27 항에 있어서,

상기 제1 MOSFET 및 상기 제2 MOSFET는 N채널형인 반도체장치.
제 30 항에 있어서,

상기 제2 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제1 단자에 결합된 게이트를 가지는 P채널형의 제4 MOSFET를 더 포함하는 반도체장치.
제 27 항에 있어서,

상기 제1 전압은 전원전압이고,

상기 제2 전압은 접지전위인 반도체장치.
제 27 항에 있어서,

상기 제1 및 제2 MOSFET는 출력용의 MOSFET이고,

상기 제3 MOSFET는 보호용의 MOSFET이고,

상기 외부단자는 상기 반도체장치의 외부에 데이터를 출력하는 외부 출력단자인 반도체장치.
제 27 항에 있어서,

상기 제3 MOSFET의 채널 길이는 상기 제1 MOSFET의 채널 길이와 동일하던가 그 이상인 반도체 장치.
외부단자와,

제1 전압을 받는 제1 단자와,

제1 전압보다도 작은 제2 전압을 받는 제2 단자와,

상기 제1 단자와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로를 가지는 제1 MOSFET와,

상기 제2 단자와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로를 가지는 제2 MOSFET와,

상기 제2 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제1 단자에 결합된 게이트를 가지는 P채널형의 제3 MOSFET를 포함하는 반도제장치.
제 35 항에 있어서,

상기 제1 MOSFET는 P채널형이고,

상기 제2 MOSFET는 N채널형인 반도체장치.
제 35 항에 있어서,

상기 제1 MOSFET 및 상기 제2 MOSFET는 N채널형인 반도체장치.
제 35 항에 있어서.

상기 제1 전압은 전원전압이고,

상기 제2 전압은 접지전위인 반도체장치.
제 35 항에 있어서.

상기 제1 및 제2 MOSFET는 출력용의 MOSFET이고,

상기 제3 MOSFET는 보호용의 MOSFET이고,

상기 외부단자는 상기 반도체장치의 외부에 데이터를 출력하는 외부 출력단자인 반도체장치.
제 35 항에 있어서,

상기 제3 MOSFET의 채널 길이는 상기 제2 MOSFET의 채널 길이와 동일하던가 그 이상인 반도체장치.
외부단자와,

제1 전압을 받는 제1 단자와,

제1 전압보다도 작은 제2 전압을 받는 제2 단자와,

상기 제1 단자와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로를 가지는 P채널형의 제1 MOSFET와,

상기 제2 단자와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로를 가지는 N채널형의 제2 MOSFET와,

상기 제2 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제2 단자에 결합된 게이트를 가지는 N채널형의 제3 MOSFET를 포함하는 반도체장치.
제 41 항에 있어서,

상기 제1 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제1 단자에 결합된 게이트를 가지는 P채널형의 제4 MOSFET를 더 포함하는 반도체장치.
제 41 항에 있어서,

상기 제1 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제2 단자에 결합된 게이트를 가지는 N채널형의 제4 MOSFET를 더 포함하는 반도체장치.
제 41 항에 있어서,

상기 제1 전압은 전원전압이고.

상기 제2 전압은 접지전위인 반도체장치.
제 41 항에 있어서,

상기 제1 및 제2 MOSFET는 출력용의 MOSFET이고,

상기 제3 MOSFET는 보호용의 MOSFET이고,

상기 외부단자는 상기 반도체장치의 외부에 데이터를 출력하는 외부 출력단자인 반도체장치.
제 41 항에 있어서,

상기 제3 MOSFET의 채널 길이는 상기 제2 MOSFET의 채널 길이와 동일하던가 그 이상인 반도체장치.
외부단자와,

제1 전압을 받는 제1 단자와,

제1 전압보다도 작은 제2 전압을 받는 제2 단자와,

상기 제1 단자와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로를 가지는 P채널형의 제1 MOSFET와,

상기 제2 단자와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로를 가지는 N채널형의 제2 MOSFET와,

상기 제1 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 · 드레인 경로와,

상기 제2 단자에 결합된 게이트를 가지는 N채널형의 제3 MOSFET를 포함하는 반도체장치.
제47 항에 있어서,

상기 제2 MOSFET의 게이트와 상기 외부단자와의 사이에 결합된 소스 ·드레인 경로와,

상기 제1 단자에 결합된 게이트를 가지는 P채널형의 제4 MOSFET를 더 포함하는 반도체장치.
제 47 항에 있어서,

상기 제1 전압은 전원전압이고,

상기 제2 전압은 접지전위인 반도체장치.
제 47 항에 있어서,

상기 제1 및 제2 MOSFET는 출력용의 MOSFET이고,

상기 제3 MOSFET는 보호용의 MOSFET이고,

상기 외부단자는 상기 반도체장치의 외부에 데이터를 출력하는 외부 출력단자인 반도체장치.
제 47 항에 있어서,

상기 제3 MOSFET의 채널 길이는 상기 제1 MOSFET의 채널의 길이와 동일하던가 그 이상인 반도체장치.