KR20100079846A - 집적회로 - Google Patents

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Abstract

본 발명은 정전기 방전으로 인한 내부회로의 손상을 방지하는 기술에 관한 것으로, 패드에 연결된 더미 출력 구동회로를 제어하여 정전기 방전에 대한 내성을 강화시킨 집적회로를 제공하는 것을 그 목적으로 한다. 이를 위한 본 발명의 일 측면에 따르면, 외부와 신호교환을 위한 입출력 패드; 상기 입출력 패드에 접속되어 제1 전원 라인 및 제2 전원 라인으로 정전기 방전경로를 제공하기 위한 정전기 방전 보호부와, 상기 제1 전원 라인 및 상기 입출력 패드 사이에 접속되는 제1 구동 트랜지스터와, 상기 제1 구동 트랜지스터의 게이트단에 연결되어 상기 제1 구동 트랜지스터를 제어하기 위한 제1 구동 제어부와, 상기 제1 전원 라인 및 상기 입출력 패드 사이에 접속되는 제1 더미 구동 트랜지스터와, 노멀동작모드에서 상기 제1 더미 구동 트랜지스터의 게이트단에 상기 제1 전원을 공급하고, 전원이 공급되지 않는 비동작상태에서 상기 제1 더미 구동 트랜지스터의 게이트단을 플로팅 시키기 위한 제1 더미 구동 제어부를 구비하는 집적회로가 제공된다.
Figure P1020080138426
정전기 방전, ESD, 옵션 핑거, 정전기 내성, 출력 드라이버

Description

집적회로{INTEGRATED CIRCUIT}
본 발명은 반도체 설계기술에 관한 것으로서, 정전기 방전으로 인한 내부소자 및 내부회로 등의 손상을 방지하는 기술에 관한 것이다.
집적회로, 반도체 메모리 장치, 반도체 장치 등의 내부회로 중에서 특히 MOS(Metal Oxide Semiconductor)소자로 구성되는 회로는 게이트(GATE)의 입력 임피던스가 높기 때문에, 특히 정전기 방전(ElectroStatic Discharge, ESD)에 의해 MOS 소자의 게이트 산화막 등이 파괴되기 쉽다. 고성능화, 고집적화된 반도체 장치를 제작하기 위해 내부회로를 구성하는 트랜지스터의 게이트 산화막 두께 또한 줄어들고 있기 때문에 반도체 장치는 정전기 방전(ESD)으로부터 내부회로를 보호하기 위한 정전기 방전 보호회로가 필수적으로 구비되어야 한다.
집적회로 등은 주로 제조 과정 및 단품 상태로 존재할 때 정전기 방전(ElectroStatic Discharge, ESD)에 노출될 수 있다. 즉 이때는 집적회로 등이 노멀 동작을 하기 위해 전자 시스템에 장착된 상태가 아니므로 전원이 공급되지 않는 비동작상태이다.
정전기 방전 보호회로의 내성과 성능 등을 평가하고 정전기 방전(ElectroStatic Discharge, ESD)으로 인한 내부회로의 영향을 분석하기 위해 정전기 방전 현상에 대한 표준모델을 이용하는데, 일반적으로 많이 사용하는 정전기 방전 모델링 방법은 3가지로 구분할 수 있다. 첫 번째로 인체에 대전되어 있는 정전하가 반도체 장치로 방전되는 경우를 모델링한 HBM(Human Body Model, 이하 'HBM' 이라 한다.)과, 두 번째로 반도체 장치 제조공정에서 금속성 공작기계에 대전되어 있는 정전하가 반도체 장치로 방전되는 경우를 모델링한 MM(Machine Model, 이하 'MM'이라 한다.)과, 세 번째로 패키지 조립과정 등의 제조공정에서 반도체 장치 내부에 대전된 정전하가 외부의 그라운드(GROUND) 또는 도체로 방전되는 경우를 모델링한 CDM(Charged Device Model, 이하 'CDM'이라 한다.)이 있다. 참고적으로 정전하 즉, 양전하 또는 음전하가 대전되어 있다가 물리적인 접촉 등으로 정전기 방전(ElectroStatic Discharge, ESD) 현상이 발생하므로 대전된 전하의 극성에 따라 전하의 흐름의 방향은 달라진다.
정전기 방전 보호회로는 정전기 방전(ElectroStatic Discharge, ESD)이 발생했을 때, 내부적으로 발생하는 기생 BJT(Bipolar Junction Transistor, BJT) 현상에 의해 일정한 전압을 클램핑하며 전원라인으로 과전류를 흘려버리게 되는 ggMOS 트랜지스터(grounded gate MOSFET), gcMOS(gate-coupled MOSFET), BJT(Bipolar Junction Transistor), 다이오드, 기타 MOS 소자 등으로 제작된다. 정전기 방전 보호회로는 정전기 방전 현상이 일어나지 않을 때, 즉 반도체 장치의 정상동작시에는 기생 캐패시턴스 성분으로 볼 수 있고, 누설전류 등과 같은 부수적인 영향을 주는 성분으로 모델링될 수 있다.
도 1은 종래기술의 집적회로에 대한 구성도이다.
도 1을 참조하면, 집적회로는 외부와 신호교환을 위한 입출력 패드(DQ)와, 입출력 패드(DQ)에 접속되어 전원전압(VDD) 라인(13A) 및 접지전압(VSS) 라인(13B)으로 정전기 방전경로를 제공하기 위한 정전기 방전 보호부(10A,10B)와, 전원전압(VDD) 라인(13A) 및 입출력 패드(DQ) 사이에 접속되는 풀업 구동 트랜지스터(MP1)와, 풀업 구동 트랜지스터(MP1)의 게이트단에 연결되어 풀업 구동 트랜지스터(MP1)를 제어하기 위한 제1 구동 제어부(11UP)와, 전원전압(VDD) 라인(13A) 및 입출력 패드(DQ) 사이에 접속되며 게이트단이 전원전압(VDD) 라인(13A)에 접속되는 더미 풀업 구동 트랜지스터(MP2)와, 접지전압(VSS) 라인(13B) 및 입출력 패드(DQ) 사이에 접속되는 풀다운 구동 트랜지스터(MN1)와, 풀다운 구동 트랜지스터(MN1)의 게이트단에 연결되어 풀다운 구동 트랜지스터(MN1)를 제어하기 위한 제2 구동 제어부(11DN)와, 접지전압(VSS) 라인(13B) 및 입출력 패드(DQ) 사이에 접속되며 게이트단이 접지전압(VSS) 라인(13B)에 접속되는 더미 풀다운 구동 트랜지스터(MN2)를 구비한다.
또한, 전원전압(VDD) 라인(13A)과 접지전압(VSS) 라인(13B) 사이에 접속되는 전원 클램핑부(12)가 구비된다. 본 실시예에서 전원 클램핑부(12)는 일정 레벨이상의 과도전압 또는 과도전류가 인가되면 전원전압(VDD) 라인(13A)과 접지전압(VSS) 라인(13B) 상호간에 정전기 방전(ElectroStatic Discharge, ESD) 경로를 제공한다.
또한, 정전기 방전 보호부(10A,10B)는 일반적으로 다이오드, ggMOS 트랜지스터(grounded gate MOSFET), gcMOS(gate-coupled MOSFET), BJT(Bipolar Junction Transistor), 기타 MOS 소자 등으로 제작되는데, 정전기 방전(ElectroStatic Discharge, ESD)이 발생하면 전원전압(VDD) 라인(13A) 및 접지전압(VSS) 라인(13B)으로 전류경로를 형성하여 과도한 전류로부터 내부소자 및 내부회로 등을 보호한다.
또한, 내부회로(14)는 제1 구동 제어부(11UP) 및 제2 구동 제어부(11DN)를 동작시키게 되는데, 제1 구동 제어부(11UP)와 제2 구동 제어부(11DN)를 전치 구동부라고 지칭하기도 한다.
또한, 더미 풀업 구동 트랜지스터(MP2) 및 더미 풀다운 구동 트랜지스터(MN2)는 집적회로의 리비젼(Revision) 등을 고려하여 풀업 구동 트랜지스터(MP1) 및 풀다운 구동 트랜지스터(MN1) 즉 메인 출력 구동부에 대응하여 동일한 동작을 할 수 있도록 구성한 것이지만, 실제로 입출력 패드(DQ)를 구동시키지는 않는다. 더미 구동 트랜지스터(MP2,MN2)를 옵션 핑거(Option Finger), 구동 트랜지스터(MP1,MN1)를 드라이버 핑거(Driver Finger)라고 기술하기도 한다.
상기와 같이 구성되는 집적회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
노멀동작모드에서 전원이 공급되면 PMOS 트랜지스터(MP2)인 더미 풀업 구동 트랜지스터(MP2)는 게이트단에 전원전압(VDD)이 인가되므로 턴오프(TURN OFF)된 상태를 유지하여 입출력 패드(DQ)를 통해서 신호를 전송하는데 영향을 주지 않게 된 다. 즉 제1 구동 제어부(11UP)에서 접지전압(VSS) 레벨의 신호를 출력하면 풀업 구동 트랜지스터(MP1)가 턴온(TURN ON) 되어 입출력 패드(DQ)를 전원전압(VDD)으로 풀업 구동시키게 되는데, 더미 풀업 구동 트랜지스터(MP2)는 노멀동작모드에서 턴오프(TURN OFF) 된 상태를 계속 유지하게 된다.
또한, 노멀동작모드에서 NMOS 트랜지스터(MN2)인 더미 풀다운 구동 트랜지스터(MN2)는 게이트단에 접지전압(VSS)이 인가되므로 턴오프(TURN OFF)된 상태를 유지하여 입출력 패드(DQ)를 통해서 신호를 전송하는데 영향을 주지 않게 된다.
한편, 비동작상태에서 전원전압(VDD) 라인(13A)에는 전원이 공급되지 않는다. 따라서 제1 구동 제어부(11UP)의 출력단(N1)과 제2 구동 제어부(11DN)의 출력단(N2)은 플로팅(Floating) 상태가 되므로 풀업 구동 트랜지스터(MP1) 및 풀다운 구동 트랜지스터(MN1)의 게이트단은 모두 플로팅(Floating) 상태가 된다.
이때, 입출력 패드(DQ)로 정전기 방전(ElectroStatic Discharge, ESD) 현상이 발생할 경우, 정전기 방전 보호부(10A,10B)가 전원전압(VDD) 라인(13A) 및 접지전압(VSS) 라인(13B)으로 전류경로를 완전히 형성하기 전까지는 정전기에 의한 일정 레벨의 전압이 더미 구동 트랜지스터(MP2,MN2)와 구동 트랜지스터(MP1,MN1)에 인가되는데, 이 전압에 의해서 더미 구동 트랜지스터(MP2,MN2)와 구동 트랜지스터(MP1,MN1)가 내부적으로 발생하는 기생 BJT(Bipolar Junction Transistor, BJT) 현상에 의해 전원 라인으로 과전류를 흘려버리게 되는 ggMOS 트랜지스터(grounded gate MOSFET)와 같은 내부동작을 하게 된다. 이때, 구동 트랜지스터(MP1,MN1)의 게이트단은 플로팅(Floating)된 상태이지만 더미 구동 트랜지스터(MP2,MN2)의 게이트 단은 전원전압(VDD) 라인(13A) 및 접지전압(VSS) 라인(13B)에 접속되어 있다. 따라서 구동 트랜지스터(MP1,MN1)가 내부적으로 턴온(TURN ON) 되는 트리거 전압은 더미 구동 트랜지스터(MP2,MN2)에 비해 낮은 전압레벨로 결정된다. 즉, 구동 트랜지스터(MP1,MN1)가 더미 구동 트랜지스터(MP2,MN2)에 비해 낮은 전압으로 먼저 턴온(TURN ON) 되어 전원 라인(13A,13B)으로 과전류 경로를 만들어 주므로 초기에 구동 트랜지스터(MP1,MN1)에 과도한 스트레스가 발생하여 구동 트랜지스터(MP1,MN1)가 파괴 될 수 있는 문제점이 발생할 수 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 패드에 연결된 더미 출력 구동회로를 제어하여 정전기 방전에 대한 내성을 강화시킨 집적회로를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부와 신호교환을 위한 입출력 패드; 상기 입출력 패드에 접속되어 제1 전원 라인 및 제2 전원 라인으로 정전기 방전경로를 제공하기 위한 정전기 방전 보호부; 상기 제1 전원 라인 및 상기 입출력 패드 사이에 접속되는 제1 구동 트랜지스터; 상기 제1 구동 트랜지스터의 게이트단에 연결되어 상기 제1 구동 트랜지스터를 제어하기 위한 제1 구동 제어부; 상기 제1 전원 라인 및 상기 입출력 패드 사이에 접속되는 제1 더미 구동 트랜지스터; 및 노멀동작모드에서 상기 제1 더미 구동 트랜지스터의 게이트단에 상기 제1 전원을 공급하고, 전원이 공급되지 않는 비동작상태에서 상기 제1 더미 구동 트랜지스터의 게이트단을 플로팅 시키기 위한 제1 더미 구동 제어부를 구비하는 집적회로가 제공된다.
본 발명을 적용한 집적회로는 정전기 방전(ElectroStatic Discharge, ESD) 현상이 발생했을 때, 패드에 연결된 더미 출력 구동회로 및 출력 구동회로가 턴온(TURN ON)되어 과전류를 방전시키게 되는 트리거 전압이 동일하도록 제어함으로서 출력 구동회로의 정전기 방전에 대한 내성을 강화하였다. 본 발명을 실시하기 위해 추가적으로 구비되는 소자의 수는 매우 적으므로 전체적인 회로의 면적에 거의 영향을 주지 않는다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 2는 본 발명의 일 실시예에 따른 집적회로의 구성도이다.
도 2를 참조하면, 집적회로는 외부와 신호교환을 위한 입출력 패드(DQ)와, 입출력 패드(DQ)에 접속되어 전원전압(VDD) 라인(24A) 및 접지전압(VSS) 라인(24B)으로 정전기 방전경로를 제공하기 위한 정전기 방전 보호부(20A,20B)와, 전원전압(VDD) 라인(24A) 및 입출력 패드(DQ) 사이에 접속되는 풀업 구동 트랜지스터(MP1)와, 풀업 구동 트랜지스터(MP1)의 게이트단에 연결되어 풀업 구동 트랜지스터(MP1)를 제어하기 위한 제1 구동 제어부(21UP)와, 전원전압(VDD) 라인(24A) 및 입출력 패드(DQ) 사이에 접속되는 더미 풀업 구동 트랜지스터(MP2)와, 노멀동작모드에서 더미 풀업 구동 트랜지스터(MP2)의 게이트단에 전원전압(VDD)을 공급하고, 전원이 공급되지 않는 비동작상태에서 더미 풀업 구동 트랜지스터(MP2)의 게이트단을 플로팅(Floating) 시키기 위한 제1 더미 구동 제어부(22UP)를 구비하며, 또한 접지전압(VSS) 라인(24B) 및 입출력 패드(DQ) 사이에 접속되는 풀다운 구동 트랜지스터(MN1)와, 풀다운 구동 트랜지스터(MN1)의 게이트단에 연결되어 풀다운 구동 트랜지스터(MN1)를 제어하기 위한 제2 구동 제어부(21DN)와, 접지전압(VSS) 라인(24B) 및 입출력 패드(DQ) 사이에 접속되는 더미 풀다운 구동 트랜지스터(MN2)와, 노멀동작모드에서 더미 풀다운 구동 트랜지스터(MN2)의 게이트단에 접지전압(VSS)을 공급하고, 전원이 공급되지 않는 비동작상태에서 더미 풀다운 구동 트랜지스터(MN2)의 게이트단을 플로팅(Floating) 시키기 위한 제2 더미 구동 제어부(22DN)를 구비한다.
또한, 참고적으로 본 실시예와 같이 전원전압(VDD) 라인(24A)과 접지전압(VSS) 라인(24B) 사이에 접속되는 전원 클램핑부(23)를 더 포함하여 구성될 수도 있다. 본 실시예에서 전원 클램핑부(23)는 일정 레벨이상의 과도전압 또는 과도전류가 인가되면 전원전압(VDD) 라인(24A)과 접지전압(VSS) 라인(24B) 상호간에 정전기 방전(ElectroStatic Discharge, ESD) 경로를 제공한다.
또한, 정전기 방전 보호부(20A,20B)는 일반적으로 다이오드, ggMOS 트랜지스터(grounded gate MOSFET), gcMOS(gate-coupled MOSFET), BJT(Bipolar Junction Transistor), 기타 MOS 소자 등으로 제작되는데, 정전기 방전(ElectroStatic Discharge, ESD)이 발생하면 전원전압(VDD) 라인(24A) 및 접지전압(VSS) 라인(24B)으로 전류경로를 형성하여 과도한 전류로부터 내부소자 및 내부회로 등을 보호한다.
또한, 내부회로(25)는 제1 구동 제어부(21UP) 및 제2 구동 제어부(21DN)를 동작시키게 되는데, 제1 구동 제어부(21UP)와 제2 구동 제어부(21DN)를 전치 구동부라고 지칭하기도 한다.
또한, 더미 풀업 구동 트랜지스터(MP2) 및 더미 풀다운 구동 트랜지스터(MN2)는 집적회로의 리비젼(Revision) 등을 고려하여 풀업 구동 트랜지스터(MP1) 및 풀다운 구동 트랜지스터(MN1) 즉 메인 출력 구동부에 대응하여 동일한 동작을 할 수 있도록 구성한 것이지만, 실제로 입출력 패드(DQ)를 구동시키지는 않는다. 더미 구동 트랜지스터(MP2,MN2)를 옵션 핑거(Option Finger), 구동 트랜지스터(MP1,MN1)를 드라이버 핑거(Driver Finger)라고 기술하기도 한다.
상기와 같이 구성되는 집적회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
본 실시예에서 제1 더미 구동 제어부(22UP)는 전원전압(VDD) 라인(24A)과 출력단(N3) 사이에 접속되는 PMOS 트랜지스터(MP5)와, 출력단(N3)과 접지전압(VSS) 라인(24B) 사이에 접속되는 NMOS 트랜지스터(MN5)로 구성되는데, PMOS 트랜지스터(MP5) 및 NMOS 트랜지스터(MN5)의 게이트단은 모두 접지전압(VSS) 라인(24B)에 접속되어 있다. 따라서 노멀동작모드에서 전원이 공급되면 PMOS 트랜지스터(MP5)가 턴온(TURN ON) 되어 출력단(N3)을 통해서 더미 풀업 구동 트랜지스터(MP2)의 게이트단으로 전원전압(VDD)을 공급하게 된다. 따라서 PMOS 트랜지스터(MP2)인 더미 풀업 구동 트랜지스터(MP2)는 게이트단에 전원전압(VDD)이 인가되므로 턴오프(TURN OFF)된 상태를 유지하여 입출력 패드(DQ)를 통해서 신호를 전송하는데 영향을 주지 않게 된다. 즉 제1 구동 제어부(21UP)에서 접지전압(VSS) 레벨의 신호를 출력하면 풀업 구동 트랜지스터(MP1)가 턴온(TURN ON) 되어 입출력 패드(DQ)를 전원전압(VDD)으로 풀업 구동시키게 되는데, 더미 풀업 구동 트랜지스터(MP2)는 노멀동작모드에서 턴오프(TURN OFF) 된 상태를 계속 유지하게 된다.
또한, 제2 더미 구동 제어부(22DN)는 전원전압(VDD) 라인(24A)과 출력단(N4) 사이에 접속되는 PMOS 트랜지스터(MP6)와, 출력단(N4)과 접지전압(VSS) 라인(24B) 사이에 접속되는 NMOS 트랜지스터(MN6)로 구성되는데, PMOS 트랜지스터(MP6) 및 NMOS 트랜지스터(MN6)의 게이트단은 모두 전원전압(VDD) 라인(24A)에 접속되어 있다. 따라서 노멀동작모드에서 전원이 공급되면 NMOS 트랜지스터(MN6)가 턴온(TURN ON) 되어 출력단(N4)을 통해서 더미 풀다운 구동 트랜지스터(MN2)의 게이트단으로 접지전압(VSS)을 공급하게 된다. 따라서 NMOS 트랜지스터(MN2)인 더미 풀다운 구동 트랜지스터(MN2)는 게이트단에 접지전압(VSS)이 인가되므로 턴오프(TURN OFF)된 상태를 유지하여 입출력 패드(DQ)를 통해서 신호를 전송하는데 영향을 주지 않게 된다. 즉 제2 구동 제어부(21DN)에서 접지전압(VSS) 레벨의 신호를 출력하면 풀다운 구동 트랜지스터(MN1)가 턴온(TURN ON) 되어 입출력 패드(DQ)를 접지전압(VSS)으로 풀다운 구동시키게 되는데, 더미 풀다운 구동 트랜지스터(MN2)는 노멀동작모드에서 노멀동작모드에서 턴오프(TURN OFF) 된 상태를 계속 유지하게 된다.
한편, 비동작상태에서 전원전압(VDD) 라인(24A)에는 전원이 공급되지 않는다. 따라서 제1 더미 구동 제어부(22UP)의 출력단(N3)과 제2 더미 구동 제어부(22DN)의 출력단(N4)도 플로팅(Floating) 상태가 되므로 더미 풀업 구동 트랜지스터(MP2) 및 더미 풀다운 구동 트랜지스터(MN2)의 게이트단도 모두 플로팅(Floating) 상태가 된다. 또한, 제1 구동 제어부(21UP)의 출력단(N1)과 제2 구동 제어부(21DN)의 출력단(N2)도 플로팅(Floating) 상태가 되므로 풀업 구동 트랜지스터(MP1) 및 풀다운 구동 트랜지스터(MN1)의 게이트단도 모두 플로팅(Floating) 상태가 된다.
이때, 입출력 패드(DQ)로 정전기 방전(ElectroStatic Discharge, ESD) 현상이 발생할 경우, 정전기 방전 보호부(20A,20B)가 전원전압(VDD) 라인(24A) 및 접지전압(VSS) 라인(24B)으로 전류경로를 완전히 형성하기 전에는 정전기에 의한 일정 레벨의 전압이 더미 구동 트랜지스터(MP2,MN2)와 구동 트랜지스터(MP1,MN1)에 인가되는데, 이 전압에 의해서 더미 구동 트랜지스터(MP2,MN2)와 구동 트랜지스터(MP1,MN1)가 내부적으로 발생하는 기생 BJT(Bipolar Junction Transistor, BJT) 현상에 의해 전원 라인으로 과전류를 흘려버리게 되는 ggMOS 트랜지스터(grounded gate MOSFET)와 같은 내부동작을 하게 된다. 이때, 더미 구동 트랜지스터(MP2,MN2)와 구동 트랜지스터(MP1,MN1)의 게이트단은 모두 플로팅(Floating)된 상태이므로 내부적으로 턴온(TURN ON) 되는 트리거 전압이 동일하여 동일한 시점에 전원 라인(24A,24B)으로 과전류 경로를 만들어 주므로 구동 트랜지스터(MP1,MN1)에 과도한 스트레스가 발생하지 않아서 정전기 방전에 대한 내성이 강화된다.
도 3은 본 발명의 다른 실시예에 따른 집적회로의 구성도이다.
도 3을 참조하면, 집적회로는 외부와 신호교환을 위한 입출력 패드(DQ)와, 입출력 패드(DQ)에 접속되어 제1 전원전압(VDD1) 라인(34A1) 및 제1 접지전압(VSS1) 라인(34B1)으로 정전기 방전경로를 제공하기 위한 정전기 방전 보호부(30A,30B)와, 제1 전원전압(VDD1) 라인(34A1) 및 입출력 패드(DQ) 사이에 접속되는 풀업 구동 트랜지스터(MP1)와, 풀업 구동 트랜지스터(MP1)의 게이트단에 연결되어 풀업 구동 트랜지스터(MP1)를 제어하기 위한 제1 구동 제어부(31UP)와, 제1 전원전압(VDD1) 라인(34A1) 및 입출력 패드(DQ) 사이에 접속되는 더미 풀업 구동 트랜지스터(MP2)와, 노멀동작모드에서 더미 풀업 구동 트랜지스터(MP2)의 게이트단에 제2 전원전압(VDD2)을 공급하고, 전원이 공급되지 않는 비동작상태에서 더미 풀업 구동 트랜지스터(MP2)의 게이트단을 플로팅(Floating) 시키기 위한 제1 더미 구동 제어부(32UP)를 구비하며, 또한 제1 접지전압(VSS1) 라인(34B1) 및 입출력 패 드(DQ) 사이에 접속되는 풀다운 구동 트랜지스터(MN1)와, 풀다운 구동 트랜지스터(MN1)의 게이트단에 연결되어 풀다운 구동 트랜지스터(MN1)를 제어하기 위한 제2 구동 제어부(31DN)와, 제1 접지전압(VSS1) 라인(34B1) 및 입출력 패드(DQ) 사이에 접속되는 더미 풀다운 구동 트랜지스터(MN2)와, 노멀동작모드에서 더미 풀다운 구동 트랜지스터(MN2)의 게이트단에 제2 접지전압(VSS2)을 공급하고, 전원이 공급되지 않는 비동작상태에서 더미 풀다운 구동 트랜지스터(MN2)의 게이트단을 플로팅(Floating) 시키기 위한 제2 더미 구동 제어부(32DN)를 구비한다.
도 3은 집적회로는 도 2의 집적회로와 각각 동일한 요소로 구성되며 기본적인 동작은 동일하게 이루어진다.
도 2가 단일 전원전압(VDD) 및 접지전압(VSS)을 이용하여 동작하는데 비해서 도 3의 집적회로는 제1 및 제2 전원전압(VDD1,VDD2)과 제1 및 제2 접지전압(VSS1,VSS2)이용하여 동작하며, 추가된 전원 라인 간의 정전기 방전 경로를 제공하기 위한 제1 내지 제3 전원 클램핑부(33A,33B,33C)가 구비된다.
본 실시예에서 제1 내지 제3 전원 클램핑부(33A,33B,33C)는 일정 레벨이상의 과도전압 또는 과도전류가 인가되면 전원 라인(34A1,34B1,34A2,34B2) 상호 간에 정전기 방전(ElectroStatic Discharge, ESD) 경로를 제공한다.
또한, 정전기 방전 보호부(30A,30B)는 일반적으로 다이오드, ggMOS 트랜지스터(grounded gate MOSFET), gcMOS(gate-coupled MOSFET), BJT(Bipolar Junction Transistor), 기타 MOS 소자 등으로 제작되는데, 정전기 방전(ElectroStatic Discharge, ESD)이 발생하면 전원 라인으로 전류경로를 형성하여 과도한 전류로부 터 내부소자 및 내부회로 등을 보호한다.
또한, 내부회로(35)는 제1 구동 제어부(31UP) 및 제2 구동 제어부(31DN)를 동작시키게 되는데, 제1 구동 제어부(31UP)와 제2 구동 제어부(31DN)를 전치 구동부라고 지칭하기도 한다.
또한, 더미 풀업 구동 트랜지스터(MP2) 및 더미 풀다운 구동 트랜지스터(MN2)는 집적회로의 리비젼(Revision) 등을 고려하여 풀업 구동 트랜지스터(MP1) 및 풀다운 구동 트랜지스터(MN1) 즉 메인 출력 구동부에 대응하여 동일한 동작을 할 수 있도록 구성한 것이지만, 실제로 입출력 패드(DQ)를 구동시키지는 않는다. 더미 구동 트랜지스터(MP2,MN2)를 옵션 핑거(Option Finger), 구동 트랜지스터(MP1,MN1)를 드라이버 핑거(Driver Finger)라고 기술하기도 한다.
상기와 같이 구성되는 집적회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
본 실시예에서 제1 더미 구동 제어부(32UP)는 제2 전원전압(VDD2) 라인(34A2)과 출력단(N3) 사이에 접속되는 PMOS 트랜지스터(MP5)와, 출력단(N3)과 제2 접지전압(VSS2) 라인(34B2) 사이에 접속되는 NMOS 트랜지스터(MN5)로 구성되는데, PMOS 트랜지스터(MP5) 및 NMOS 트랜지스터(MN5)의 게이트단은 모두 제2 접지전압(VSS2) 라인(34B2)에 접속되어 있다. 따라서 노멀동작모드에서 전원이 공급되면 PMOS 트랜지스터(MP5)가 턴온(TURN ON) 되어 출력단(N3)을 통해서 더미 풀업 구동 트랜지스터(MP2)의 게이트단으로 제2 전원전압(VDD2)을 공급하게 된다. 따라서 PMOS 트랜지스터(MP2)인 더미 풀업 구동 트랜지스터(MP2)는 게이트단에 제2 전원전 압(VDD2)이 인가되므로 턴오프(TURN OFF)된 상태를 유지하여 입출력 패드(DQ)를 통해서 신호를 전송하는데 영향을 주지 않게 된다. 즉 제1 구동 제어부(31UP)에서 제2 접지전압(VSS2) 레벨의 신호를 출력하면 풀업 구동 트랜지스터(MP1)가 턴온(TURN ON) 되어 입출력 패드(DQ)를 제1 전원전압(VDD1)으로 풀업 구동시키게 되는데, 더미 풀업 구동 트랜지스터(MP2)는 노멀동작모드에서 턴오프(TURN OFF) 된 상태를 계속 유지하게 된다.
또한, 제2 더미 구동 제어부(32DN)는 제2 전원전압(VDD2) 라인(34A2)과 출력단(N4) 사이에 접속되는 PMOS 트랜지스터(MP6)와, 출력단(N4)과 제2 접지전압(VSS2) 라인(34B2) 사이에 접속되는 NMOS 트랜지스터(MN6)로 구성되는데, PMOS 트랜지스터(MP6) 및 NMOS 트랜지스터(MN6)의 게이트단은 모두 제2 전원전압(VDD2) 라인(34A2)에 접속되어 있다. 따라서 노멀동작모드에서 전원이 공급되면 NMOS 트랜지스터(MN6)가 턴온(TURN ON) 되어 출력단(N4)을 통해서 더미 풀다운 구동 트랜지스터(MN2)의 게이트단으로 제2 접지전압(VSS2)을 공급하게 된다. 따라서 NMOS 트랜지스터(MN2)인 더미 풀다운 구동 트랜지스터(MN2)는 게이트단에 제2 접지전압(VSS2)이 인가되므로 턴오프(TURN OFF)된 상태를 유지하여 입출력 패드(DQ)를 통해서 신호를 전송하는데 영향을 주지 않게 된다. 즉 제2 구동 제어부(31DN)에서 제2 접지전압(VSS2) 레벨의 신호를 출력하면 풀다운 구동 트랜지스터(MN1)가 턴온(TURN ON) 되어 입출력 패드(DQ)를 제1 접지전압(VSS1)으로 풀다운 구동시키게 되는데, 더미 풀다운 구동 트랜지스터(MN2)는 노멀동작모드에서 노멀동작모드에서 턴오프(TURN OFF) 된 상태를 계속 유지하게 된다.
한편, 비동작상태에서 제1 전원전압(VDD1) 라인(34A1) 및 제2 전원전압(VDD2) 라인(34A2) 에는 전원이 공급되지 않는다. 따라서 제1 더미 구동 제어부(32UP)의 출력단(N3)과 제2 더미 구동 제어부(32DN)의 출력단(N4)도 플로팅(Floating) 상태가 되므로 더미 풀업 구동 트랜지스터(MP2) 및 더미 풀다운 구동 트랜지스터(MN2)의 게이트단도 모두 플로팅(Floating) 상태가 된다. 또한, 제1 구동 제어부(31UP)의 출력단(N1)과 제2 구동 제어부(31DN)의 출력단(N2)도 플로팅(Floating) 상태가 되므로 풀업 구동 트랜지스터(MP1) 및 풀다운 구동 트랜지스터(MN1)의 게이트단도 모두 플로팅(Floating) 상태가 된다.
이때, 입출력 패드(DQ)로 정전기 방전(ElectroStatic Discharge, ESD) 현상이 발생할 경우, 정전기 방전 보호부(30A,30B)가 전원 라인으로 전류경로를 완전히 형성하기 전에는 정전기에 의한 일정 레벨의 전압이 더미 구동 트랜지스터(MP2,MN2)와 구동 트랜지스터(MP1,MN1)에 인가되는데, 이 전압에 의해서 더미 구동 트랜지스터(MP2,MN2)와 구동 트랜지스터(MP1,MN1)가 내부적으로 발생하는 기생 BJT(Bipolar Junction Transistor, BJT) 현상에 의해 전원 라인으로 과전류를 흘려버리게 되는 ggMOS 트랜지스터(grounded gate MOSFET)와 같은 내부동작을 하게 된다. 이때, 더미 구동 트랜지스터(MP2,MN2)와 구동 트랜지스터(MP1,MN1)의 게이트단은 모두 플로팅(Floating)된 상태이므로 내부적으로 턴온(TURN ON) 되는 트리거 전압이 동일하여 동일한 시점에 전원 라인으로 과전류 경로를 만들어 주므로 구동 트랜지스터(MP1,MN1))에 과도한 스트레스가 발생하지 않아서 정전기 방전에 대한 내성이 강화된다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다.
특히, 실시예에서는 입출력 패드(DQ)에 대한 예를 보였으나, 본 실시예와 같이 더미 구동부와 구동부가 동일한 패드에 접속된 ODT(On Die Termination) 회로 등에도 본 발명을 실시 할 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래기술의 집적회로에 대한 구성도이다.
도 2는 본 발명의 일 실시예에 따른 집적회로의 구성도이다.
도 3은 본 발명의 다른 실시예에 따른 집적회로의 구성도이다.
*도면의 주요 부분에 대한 부호의 설명
21UP : 제1 구동 제어부 21DN : 제2 구동 제어부
22UP : 제1 더미 구동 제어부 22DN : 제2 더미 구동 제어부
24A : 전원전압(VDD) 라인 24B : 접지전압(VSS) 라인
31UP : 제1 구동 제어부 31DN : 제2 구동 제어부
32UP : 제1 더미 구동 제어부 32DN : 제2 더미 구동 제어부
34A1 : 제1 전원전압(VDD1) 라인 34A2 : 제2 전원전압(VDD2) 라인
34B1 : 제1 접지전압(VSS1) 라인 34B2 : 제2 접지전압(VSS2) 라인
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (11)

  1. 외부와 신호교환을 위한 입출력 패드;
    상기 입출력 패드에 접속되어 제1 전원 라인 및 제2 전원 라인으로 정전기 방전경로를 제공하기 위한 정전기 방전 보호부;
    상기 제1 전원 라인 및 상기 입출력 패드 사이에 접속되는 제1 구동 트랜지스터;
    상기 제1 구동 트랜지스터의 게이트단에 연결되어 상기 제1 구동 트랜지스터를 제어하기 위한 제1 구동 제어부;
    상기 제1 전원 라인 및 상기 입출력 패드 사이에 접속되는 제1 더미 구동 트랜지스터; 및
    노멀동작모드에서 상기 제1 더미 구동 트랜지스터의 게이트단에 상기 제1 전원을 공급하고, 전원이 공급되지 않는 비동작상태에서 상기 제1 더미 구동 트랜지스터의 게이트단을 플로팅 시키기 위한 제1 더미 구동 제어부
    를 구비하는 집적회로.
  2. 제1항에 있어서,
    상기 제2 전원 라인 및 상기 입출력 패드 사이에 접속되는 제2 구동 트랜지스터;
    상기 제2 구동 트랜지스터의 게이트단에 연결되어 상기 제2 구동 트랜지스터를 제어하기 위한 제2 구동 제어부;
    상기 제2 전원 라인 및 상기 입출력 패드 사이에 접속되는 제2 더미 구동 트랜지스터; 및
    상기 노멀동작모드에서 상기 제2 더미 구동 트랜지스터의 게이트단에 상기 제2 전원을 공급하고, 전원이 공급되지 않는 비동작상태에서 상기 제2 더미 구동 트랜지스터의 게이트단을 플로팅 시키기 위한 제2 더미 구동 제어부를 더 포함하는 것을 특징으로 하는 집적회로.
  3. 제2항에 있어서,
    상기 제1 전원 라인과 상기 제2 전원 라인 사이에 접속되는 전원 클램핑부를 더 포함하는 것을 특징으로 하는 집적회로.
  4. 제1항에 있어서,
    상기 제1 전원은 전원전압이고 상기 제2 전원은 접지전압이며, 상기 제1 구동 트랜지스터 및 상기 제1 더미 구동 트랜지스터는 풀업 구동 트랜지스터인 것을 특징으로 하는 집적회로.
  5. 제1항에 있어서,
    상기 제1 전원은 접지전압이고 상기 제2 전원은 전원전압이며, 상기 제1 구동 트랜지스터 및 상기 제1 더미 구동 트랜지스터는 풀다운 구동 트랜지스터인 것을 특징으로 하는 집적회로.
  6. 제2항 또는 제3항에 있어서,
    상기 제1 전원은 전원전압이고 상기 제2 전원은 접지전압이며, 상기 제1 구동 트랜지스터 및 상기 제1 더미 구동 트랜지스터는 풀업 구동 트랜지스터이고 상기 제2 구동 트랜지스터 및 상기 제2 더미 구동 트랜지스터는 풀다운 구동 트랜지스터인 것을 특징으로 하는 집적회로.
  7. 제1항에 있어서,
    상기 제1 더미 구동 제어부는,
    상기 제1 전원 라인과 출력단 사이에 접속되는 제1 트랜지스터; 및
    상기 출력단과 상기 제2 전원 라인 사이에 접속되는 제2 트랜지스터를 포함하며,
    상기 제1 및 제2 트랜지스터의 게이트단은 상기 제2 전원 라인에 접속되는 것을 특징으로 하는 집적회로.
  8. 제7항에 있어서,
    상기 제1 전원은 전원전압이고 상기 제2 전원은 접지전압이며, 상기 제1 트랜지스터는 PMOS 트랜지스터이고 상기 제2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 집적회로.
  9. 제2항에 있어서,
    상기 제1 더미 구동 제어부는,
    상기 제1 전원 라인과 제1 출력단 사이에 접속되는 제1 트랜지스터; 및
    상기 제1 출력단과 상기 제2 전원 라인 사이에 접속되는 제2 트랜지스터를 포함하며,
    상기 제1, 제2 트랜지스터의 게이트단은 상기 제2 전원 라인에 접속되는 것을 특징으로 하는 집적회로.
  10. 제9항에 있어서,
    상기 제2 더미 구동 제어부는,
    상기 제1 전원 라인과 제2 출력단 사이에 접속되는 제3 트랜지스터; 및
    상기 제2 출력단과 상기 제2 전원 라인 사이에 접속되는 제4 트랜지스터를 포함하며,
    상기 제3, 제4 트랜지스터의 게이트단은 상기 제1 전원 라인에 접속되는 것을 특징으로 하는 집적회로.
  11. 제10항에 있어서,
    상기 제1 전원은 전원전압이고 상기 제2 전원은 접지전압이며, 상기 제1 및 제3 트랜지스터는 PMOS 트랜지스터이고 상기 제2 및 제4 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 집적회로.
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