CN102969703B - 一种具有自我esd保护的输入输出电路 - Google Patents

Abstract

本发明公开了一种具有自我ESD保护的输入输出电路，通过添加体区控制电路、辅助保护管和辅助保护管控制电路，使得输入输出电路具有自我ESD保护功能。和其它输入输出电路相比，该电路不需要额外添加ESD保护电路，缩小了芯片面积，节省了成本。电路设计师可以根据输出管实际的尺寸对辅助保护管和辅助保护管的控制电路进行灵活取舍。该电路不受制造工艺的限制，可以广泛的应用于体硅CMOS工艺、SOI CMOS工艺中。

Description

一种具有自我ESD保护的输入输出电路

技术领域

本发明属于半导体集成电路中静电放电保护技术领域，涉及一种具有自我ESD保护的输入输出电路。

背景技术

随着集成电路制造工艺的不断进步，多晶硅栅的长度越来越小，栅氧厚度越来越薄，结深越来越浅，由静电放电（ESD）所造成的栅氧击穿、PN结热击穿、互连线烧毁及潜在性损伤等问题越来越严重，ESD已经成为集成电路领域亟待解决的可靠性问题，因此ESD保护电路已经成为CMOS集成电路可靠性研究的热点和重点。为了确保CMOS集成电路的ESD保护能力，通常需要在输入电路、输出电路以及电源和地之间加入ESD保护电路。

在输入电路中，输入PAD连接内部电路的栅极氧化层，输入电路的ESD保护主要是为了保护内部电路的栅极氧化层不被击穿而损坏，典型的具有ESD保护的输入电路如图1所示，输入ESD保护电路位于输入缓冲电路之前，在对ESD电流进行泄放的同时进行电压箝位，保护内部电路的栅极氧化层不被击穿而损坏，在进行输入ESD保护设计时，通常需要满足保护电路的开启电压和保持电压小于内部电路的栅极氧化层击穿电压。

在输出电路中，输出PAD连接输出MOS管的漏极，而输出MOS管漏极一般和衬底或阱区形成反偏的PN结，并且输出MOS管的漏极和栅极具有交叠区，因此输出电路的ESD保护主要是保证反偏的PN结不被热击穿和输出MOS管漏极和栅极交叠的栅氧化层不被击穿而损坏，典型的具有ESD保护的输出电路如图2所示，在进行输出电路ESD保护设计时，通常需要满足以下要求：（1）输出ESD保护电路的开启电压小于反偏PN结的热击穿电压和输出MOS管的漏栅交叠电容的击穿电压；（2）输出ESD保护电路的导通电阻要小于输出驱动管的导通电阻，以保证ESD电流通过输出ESD保护管进行电流泄放。（3）输出ESD保护管要不影响输出管的驱动能力和性能。经常采用的输出ESD保护电路有包含镇流电阻的二极管、GGNMOS、LVSCR等。如果输出ESD保护管的设计不当，存在输出管先于ESD保护管开启，进行ESD电流泄放而发生热击穿的危险。同时，为了保证输出电路具有一定的驱动能力，输出MOS管的尺寸通常都比较大，如果再加上大尺寸的输出ESD保护电路，将会占用非常大的芯片面积，大大增加成本。

当电路既有输入功能又有输出功能时，输入和输出可以共用ESD保护电路，由于输出电路通常具有一定的电流驱动能力，输出管的尺寸会较大，可以利用输出管进行ESD保护，但如果输出管设计不当很难以达到要求的ESD保护能力。如果输出管的电流驱动能力较小时，输出管尺寸会较小，无法进行ESD保护，需要添加额外的ESD保护电路，这样就不但增加了芯片面积，提高成本，还会存在输出管先于ESD保护管开启进行ESD电流泄放而发生热击穿的危险。

发明内容

本发明解决的问题在于提供一种具有自我ESD保护的输入输出电路，减小了芯片面积又保证输入输出电路具有合理的ESD保护能力，利用体区控制电路对输出管和辅助保护管的体区电位进行控制，达到一定的自我ESD保护能力。

本发明是通过以下技术方案来实现：

一种具有自我ESD保护的输入输出电路，包括：

电源VDD、地VSS、输入端隔离电阻Rin、预驱动电路、内部输出信号out、输出控制端OEN、输入内部信号in、输入输出PAD和ESD保护电路；

ESD保护电路包括输出驱动管、辅助保护管、体区控制电路和辅助保护管控制电路；输出驱动管和辅助保护管相并联，输出管和辅助保护管进行自我ESD保护，体区控制电路对输出管和辅助保护管进行辅助触发；

输出驱动管包括上拉输出驱动管和下拉输出驱动管，辅助保护管包括上拉辅助保护管和下拉辅助保护管，辅助保护管控制电路包括上拉体区控制电路、上拉辅助栅极控制电路、下拉体区控制电路和下拉辅助栅极控制电路；

在正常工作条件下，上拉体区控制电路确保上拉输出驱动管和上拉辅助保护管的体区接电源VDD，上拉辅助栅极控制电路控制上拉辅助保护管处于关断状态；下拉体区控制电路确保下拉输出驱动管和下拉辅助保护管的体区接地VSS，下拉辅助栅极控制电路控制下拉辅助保护管处于关断状态；

在ESD冲击条件下，体区控制电路调节输出管和辅助保护管的体区电位，降低ESD保护时的开启电压，调节输出管和辅助保护管均匀导通进行ESD电流泄放。

所述的ESD保护电路包括上拉输出驱动管MP1、MP1的驱动电路、上拉辅助保护管MP2、上拉体区控制电路和上拉辅助栅极控制电路；以及下拉输出驱动管MN1、MN1的驱动电路、下拉辅助保护管MN2、下拉体区控制电路和下拉辅助栅极控制电路。

所述的上拉输出驱动管MP1，其栅极接MP1的驱动电路，源极接电源VDD，漏极接PAD，体区接上拉辅助保护管MP2的体区和上拉体区控制电路；

上拉辅助保护管MP2的栅极接上拉辅助栅极控制电路，源极接电源VDD，漏极接PAD，体区接上拉输出驱动管MP1的体区和上拉体区控制电路；

下拉输出驱动管MN1，其栅极接MN1的驱动电路，源极接地VSS，漏极接PAD，体区接下拉辅助保护管MN2的体区和下拉体区控制电路；

下拉辅助保护管MN2的栅极接下拉辅助栅极控制电路，源极接地VSS，漏极接PAD，体区接下拉输出驱动管MN1的体区和下拉体区控制电路。

所述的MP1的驱动电路包括预驱动电路的输出信号P、反相器inv1和反相器inv2；预驱动电路的输出信号P送给反相器inv1的输入端，inv1的输出端连接反相器inv2的输入端，inv2的输出端连接上拉输出驱动管MP1的栅极；

所述的上拉辅助保护管MP2的栅极控制电路包括PMOS管MP5，其源极和体区接电源VDD，栅极接地VSS，漏极接上拉辅助保护管MP2的栅极。

所述的MN1的驱动电路包括预驱动电路的输出信号N、反相器inv3和反相器inv4；预驱动电路的输出信号N送给反相器inv3的输入端，inv3的输出端连接反相器inv4的输入端，inv4的输出端连接上拉输出驱动管MN1的栅极；

所述的下拉辅助保护管MN2的栅极控制电路包括NMOS管MN5，其源极和体区接地VSS，栅极接电源VDD，漏极接下拉辅助保护管MN2的栅极。

所述的上拉体区控制电路包括PMOS管MP3、PMOS管MP4和电阻RP；

MP4的源极和体区接电源VDD，栅极接预驱动电路的输出信号P，漏极接上拉输出驱动管MP1和上拉辅助保护管MP2的体区以及MP3的栅极、源极和体区；

MP3的栅极、源极和体区接上拉输出驱动管MP1和上拉辅助保护管MP2的体区以及MP4的漏极，漏极接电阻RP的一端；

电阻RP一端接MP3的漏极，另一端接PAD。

所述的下拉体区控制电路包括NMOS管MN3、NMOS管MN4和电阻RN；

MN4的源极和体区接地VSS，栅极接预驱动电路的输出信号N，漏极接下拉输出驱动管MN1和下拉辅助保护管MN2的体区以及MN3的栅极、源极和体区；

MN3的栅极、源极和体区接下拉输出驱动管MN1和下拉辅助保护管MN2的体区以及MN4的漏极，漏极接电阻RN的一端；

电阻RN一端接MN3的漏极，另一端接PAD。

所述的输入端隔离电阻Rin一端接PAD，另一端接输入缓冲器。

所述在正常工作状态下：

如果内部输出信号out为高电平，预驱动电路的输出信号P和N均为低电平，下拉输出驱动管MN1和MN4的栅极均为低电平，处于关断状态，MN5栅极接电源VDD导通，使得下拉辅助保护管MN2的栅极接地VSS，下拉辅助保护管MN2处于关断状态；上拉输出驱动管MP1和MP4的栅极均为低电平，处于导通状态，MP5栅极接地VSS导通，使得MP2的栅极接电源VDD，MP2处于关断状态；反相器in1和inv2的延迟作用使MP4首先导通，将上拉输出驱动管MP1的体区上拉至高电平，MP3处于关断状态，MP1导通将输出PAD上拉至高电平；

如果内部输出信号out为低电平，预驱动电路的输出信号P和N均为高电平，上拉输出驱动管MP1和MP4的栅极均为高电平，处于关断状态，MP5栅极接地VSS导通，使得上拉辅助保护管MP2的栅极接电源VDD，上拉辅助保护管MP2处于关断状态；下拉输出驱动管MN1和MN4的栅极均为高电平，处于导通状态，MN5栅极接电源VDD导通，使得MN2的栅极接地VSS，MN2处于关断状态；反相器inv3和inv4的延迟作用使MN4首先导通，将下拉输出驱动管MN1的体区下拉至低电平，MN3处于关断状态，MN1导通将输出PAD下拉至低电平。

与现有技术相比，本发明具有以下有益的技术效果：

本发明提供的具有自我ESD保护的输入输出电路，通过添加体区控制电路、ESD辅助保护管和ESD辅助保护管栅极控制电路，使得输入输出电路具有自我ESD保护功能。

在正常工作条件下，MP1和MP2的体区控制电路确保MP1和MP2的体区接电源VDD，MP2的栅极通过MP5接电源VDD，MN1和MN2的体区控制电路确保MN1和MN2的体区接地VSS，MN2的栅极通过MN5接地VSS。

在ESD冲击条件下，体区控制电路能够调节MP1、MP2、MN1和MN2的体区电位，降低ESD保护时的开启电压，保证MP1和MP2寄生PNP管与MN1和MN2寄生NPN管快速导通进行ESD电流泄放，增强ESD保护能力。该电路不需要在输出端再额外添加ESD保护电路，能够减小芯片面积，节约成本，同时也能完全避免输出管先于ESD保护管开启而发生热击穿的风险。该电路可以根据输出管尺寸的大小对辅助保护管和辅助保护管栅极控制电路进行灵活取舍。

和其它输入输出电路相比，该电路可以根据输出管尺寸的大小，对辅助保护管和辅助保护管的栅极控制电路进行灵活取舍，利用体区控制电路对输出管和辅助保护管的体区电位进行控制来实现ESD保护，不仅能够省去额外添加ESD保护管占用大片的芯片面积，节省成本，还能够通过体区控制电路降低ESD保护时的开启电压，增强ESD保护能力。同时，该电路不受制造工艺的限制，可以广泛的应用于体硅CMOS工艺、SOI CMOS工艺以及其它一些先进的工艺中。

附图说明

图1是典型的具有ESD保护的输入电路；

图2是典型的具有额外ESD保护的输出电路；

图3是本发明提出的具有自我ESD保护功能的输入输出电路。

具体实施方式

下面结合附图对本发明的实施及工作原理做进一步详细描述，所述是对本发明的解释而不是限定。

一种具有自我ESD保护的输入输出电路，包括：

电源VDD、地VSS、输入端隔离电阻Rin、预驱动电路、内部输出信号out、输出控制端OEN、输入内部信号in、输入输出PAD和ESD保护电路；

ESD保护电路包括输出驱动管、辅助保护管、体区控制电路和辅助保护管控制电路；输出驱动管和辅助保护管相并联，输出管和辅助保护管进行自我ESD保护，体区控制电路对输出管和辅助保护管进行辅助触发；

输出驱动管包括上拉输出驱动管和下拉输出驱动管，辅助保护管包括上拉辅助保护管和下拉辅助保护管，辅助保护管控制电路包括上拉体区控制电路、上拉辅助栅极控制电路、下拉体区控制电路和下拉辅助栅极控制电路；

在正常工作条件下，上拉体区控制电路确保上拉输出驱动管和上拉辅助保护管的体区接电源VDD，上拉辅助栅极控制电路控制上拉辅助保护管处于关断状态；下拉体区控制电路确保下拉输出驱动管和下拉辅助保护管的体区接地VSS，下拉辅助栅极控制电路控制下拉辅助保护管处于关断状态；

在ESD冲击条件下，体区控制电路调节输出驱动管和辅助保护管的体区电位，降低ESD保护时的开启电压，调节输出驱动管和辅助保护管均匀导通进行ESD电流泄放。

具体的，如图3所示，具有自我ESD保护功能的输入输出电路主要包括电源VDD、地VSS、上拉输出驱动管MP1、下拉输出驱动管MN1、MP1的驱动电路、MN1的驱动电路、辅助保护管MP2、MP1和MP2的体区控制电路、MP2的栅极控制电路、辅助保护管MN2、MN1和MN2的体区控制电路、MN2的栅极控制电路、输入端隔离电阻Rin、内部输出信号out、输出控制端OEN、输入内部信号in和输入输出PAD。

其中上拉体区控制电路即为MP1和MP2体区控制电路，上拉辅助栅极控制电路即为MP2栅极控制电路；下拉体区控制电路即为MN1和MN2体区控制电路，下拉辅助栅极控制电路即为MN2栅极控制电路。

进一步的，其连接如下：

上拉输出驱动管MP1的栅极接inv2的输出端，源极接电源VDD，漏极接PAD，体区接MP2的体区、MP4的漏极以及MP3的源极、栅极和体区。

下拉输出驱动管MN1的栅极接inv4的输出端，源极接地VSS，漏极接PAD，体区接MN2的体区、MN4的漏极以及MN3的源极、栅极和体区。

预驱动电路的输出信号P、inv1、inv2构成上拉输出驱动管MP1的驱动电路，预驱动电路的输出信号P送给反相器inv1的输入端，inv1的输出端连接反相器inv2的输入端，inv2的输出端连接MP1的栅极。

预驱动电路的输出信号N、inv3、inv4构成下拉输出驱动管MN1的驱动电路，预驱动电路的输出信号N送给反相器inv3的输入端，inv3的输出端连接反相器inv4的输入端，inv4的输出端连接MN1的栅极。

辅助保护管MP2的栅极接MP5的漏极，源极接电源VDD，漏极接PAD，体区接MP1的体区、MP4的漏极以及MP3的源极、栅极和体区。

MP3、MP4和电阻RP构成MP1和MP2的体区控制电路，MP4的源极和体区接电源VDD，栅极接预驱动电路的输出信号P，漏极接MP1和MP2的体区以及MP3的栅极、源极和体区；MP3的栅极、源极和体区接MP1和MP2的体区以及MP4的漏极，漏极接电阻RP的一端；电阻RP一端接MP3的漏极，另一端接PAD。

MP5为辅助保护管MP2的栅极控制电路，其源极和体区接电源VDD，栅极接地VSS，漏极接MP2的栅极。

辅助保护管MN2的栅极接MN5的漏极，源极接地VSS，漏极接PAD，体区接MN1的体区、MN4的漏极以及MN3的源极、栅极和体区。

MN3、MN4和电阻RN构成MN1和MN2的体区控制电路，MN4的源极和体区接地VSS，栅极接预驱动电路的输出信号N，漏极接MN1和MN2的体区以及MN3的栅极、源极和体区；MN3的栅极、源极和体区接MN1和MN2的体区以及MN4的漏极，漏极接电阻RN的一端；电阻RN一端接MN3的漏极，另一端接PAD。

MN5为辅助保护管MN2的栅极控制电路，其源极和体区接地VSS，栅极接电源VDD，漏极接MN2的栅极。

输入端隔离电阻Rin一端接PAD，另一端接输入缓冲器。

该具有自我ESD保护功能的输入输出电路的工作原理如下：

（一）在正常工作状态

（1）如果内部输出信号out为高电平，预驱动电路的输出信号P和N均为低电平，MN1和MN4的栅极均为低电平，处于关断状态，MN5栅极接电源VDD导通，使得MN2的栅极接地VSS，MN2处于关断状态，MP1和MP4的栅极均为低电平，处于导通状态，MP5栅极接地VSS导通，使得MP2的栅极接电源VDD，MP2处于关断状态，由于反相器in1和inv2的延迟作用，MP4首先导通，将MP1的体区上拉至高电平，MP3处于关断状态，MP1导通将输出PAD上拉至高电平；

（2）如果内部输出信号out为低电平，预驱动电路的输出信号P和N均为高电平，MP1和MP4的栅极均为高电平，处于关断状态，MP5栅极接地VSS导通，使得MP2的栅极接电源VDD，MP2处于关断状态，MN1和MN4的栅极均为高电平，处于导通状态，MN5栅极接电源VDD导通，使得MN2的栅极接地VSS，MN2处于关断状态，由于反相器inv3和inv4的延迟作用，MN4首先导通，将MN1的体区下拉至低电平，MN3处于关断状态，MN1导通将输出PAD下拉至低电平。

（二）输出电路进行ESD测试状态

（1）当PAD上施加ESD电压，GND接地时。由于电路处于去电状态，MN1和MN2的栅极均处于未知状态，电阻RN、MN3的漏栅交叠电容和MN1与MN2体源寄生二极管形成耦合电路，在MN1和MN2的体区耦合一定的电压，辅助MN1和MN2中寄生的NPN管导通进行ESD电流泄放；

（2）当PAD接地，GND上施加ESD电压时。由于电路处于去电状态，MN1和MN2的栅极均处于未知状态，MN4、MN1和MN2的体漏寄生二极管导通，在MN1和MN2的体区分得一定的电位，使得MN1和MN2中寄生的NPN管的发射结正偏，寄生的NPN导通进行ESD电流泄放；

（3）当PAD上施加ESD电压，VDD接地时。由于电路处于去电状态，MP1和MP2的栅极均处于未知状态，MP1、MP2和MP3的体漏寄生二极管导通，则MP1和MP2的体区分得一定的电位，使得MP1和MP2中寄生的PNP管的发射结正偏，寄生的PNP管导通进行ESD电流泄放；

（4）当PAD接地，VDD上施加ESD电压时。由于电路处于去电状态，MP1和MP2的栅极均处于未知状态，MP1和MP2的体源寄生二极管、MP3漏栅交叠电容和电阻RP形成耦合电路，在MP1和MP2的体区耦合一定的电压，辅助MP1和MP2中寄生的PNP管导通进行ESD电流泄放。

在该具有自我ESD保护功能的输入输出电路中，通过利用输出管和辅助保护管进行自我ESD保护，大大节省了芯片面积，减小了成本。通过利用体区控制电路对输出管和辅助保护管进行辅助触发，减小了电路在进行ESD保护时的开启电压，利于并联的输出管和辅助保护管的均匀导通，大大提高ESD保护能力。当输出管的尺寸在体区控制电路的辅助下足够提供一定的ESD保护能力，可以无需添加辅助保护管和辅助保护管的控制电路，当输出管的尺寸在体区控制电路的辅助下不能够提供合理的ESD保护能力，可以根据需要添加一定尺寸的辅助保护管及其控制电路。在实际设计中，设计师可以根据实际需要对辅助保护管和辅助保护管的控制电路进行灵活取舍。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施方式仅限于此，对于本发明所属ESD保护领域的技术人员来说，在不脱离本发明思路的前提下，还可以设计若干有效的体区控制电路，都应当视为属于本发明所提交的权利要求书确定的专利保护范围。

Claims (6)

1.一种具有自我ESD保护的输入输出电路，其特征在于，包括：

电源VDD、地VSS、输入端隔离电阻Rin、预驱动电路、内部输出信号out、输出控制端OEN、输入内部信号in、输入输出PAD和ESD保护电路；

ESD保护电路包括输出驱动管、辅助保护管、体区控制电路和辅助保护管控制电路；输出驱动管和辅助保护管相并联，输出管和辅助保护管进行自我ESD保护，体区控制电路对输出管和辅助保护管进行辅助触发；

输出驱动管包括上拉输出驱动管和下拉输出驱动管，辅助保护管包括上拉辅助保护管和下拉辅助保护管，辅助保护管控制电路包括上拉体区控制电路、上拉辅助栅极控制电路、下拉体区控制电路和下拉辅助栅极控制电路；

在正常工作下，上拉体区控制电路确保上拉输出驱动管和上拉辅助保护管的体区接电源VDD，上拉辅助栅极控制电路控制上拉辅助保护管处于关断状态；下拉体区控制电路确保下拉输出驱动管和下拉辅助保护管的体区接地VSS，下拉辅助栅极控制电路控制下拉辅助保护管处于关断状态；

在ESD冲击下，体区控制电路调节输出管和辅助保护管的体区电位，降低ESD保护时的开启电压，调节输出管和辅助保护管均匀导通进行ESD电流泄放；

ESD保护电路包括上拉输出驱动管MP1、MP1的驱动电路、上拉辅助保护管MP2、上拉体区控制电路和上拉辅助栅极控制电路；以及下拉输出驱动管MN1、MN1的驱动电路、下拉辅助保护管MN2、下拉体区控制电路和下拉辅助栅极控制电路；

所述的上拉输出驱动管MP1，其栅极接MP1的驱动电路，源极接电源VDD，漏极接PAD，体区接上拉辅助保护管MP2的体区和上拉体区控制电路；

上拉辅助保护管MP2的栅极接上拉辅助栅极控制电路，源极接电源VDD，漏极接PAD，体区接上拉输出驱动管MP1的体区和上拉体区控制电路；

下拉输出驱动管MN1，其栅极接MN1的驱动电路，源极接地VSS，漏极接PAD，体区接下拉辅助保护管MN2的体区和下拉体区控制电路；

下拉辅助保护管MN2的栅极接下拉辅助栅极控制电路，源极接地VSS，漏极接PAD，体区接下拉输出驱动管MN1的体区和下拉体区控制电路；

所述的MP1的驱动电路包括预驱动电路的输出信号P、反相器inv1和反相器inv2；预驱动电路的输出信号P送给反相器inv1的输入端，inv1的输出端连接反相器inv2的输入端，inv2的输出端连接上拉输出驱动管MP1的栅极；

所述的上拉辅助保护管MP2的栅极控制电路包括PMOS管MP5，其源极和体区接电源VDD，栅极接地VSS，漏极接上拉辅助保护管MP2的栅极；

所述的上拉体区控制电路包括PMOS管MP3、PMOS管MP4和电阻RP；

MP4的源极和体区接电源VDD，栅极接预驱动电路的输出信号P，漏极接上拉输出驱动管MP1和上拉辅助保护管MP2的体区以及MP3的栅极、源极和体区；

MP3的栅极、源极和体区接上拉输出驱动管MP1和上拉辅助保护管MP2的体区以及MP4的漏极，漏极接电阻RP的一端；

电阻RP一端接MP3的漏极，另一端接PAD。

2.如权利要求1所述的具有自我ESD保护的输入输出电路，其特征在于，所述的MN1的驱动电路包括预驱动电路的输出信号N、反相器inv3和反相器inv4；预驱动电路的输出信号N送给反相器inv3的输入端，inv3的输出端连接反相器inv4的输入端，inv4的输出端连接上拉输出驱动管MN1的栅极；

所述的下拉辅助保护管MN2的栅极控制电路包括NMOS管MN5，其源极和体区接地VSS，栅极接电源VDD，漏极接下拉辅助保护管MN2的栅极。

3.如权利要求1所述的具有自我ESD保护的输入输出电路，其特征在于，所述的下拉体区控制电路包括NMOS管MN3、NMOS管MN4和电阻RN；

MN4的源极和体区接地VSS，栅极接预驱动电路的输出信号N，漏极接下拉输出驱动管MN1和下拉辅助保护管MN2的体区以及MN3的栅极、源极和体区；

MN3的栅极、源极和体区接下拉输出驱动管MN1和下拉辅助保护管MN2的体区以及MN4的漏极，漏极接电阻RN的一端；

电阻RN一端接MN3的漏极，另一端接PAD。

4.如权利要求1所述的具有自我ESD保护的输入输出电路，其特征在于，所述的输入端隔离电阻Rin一端接PAD，另一端接输入缓冲器。

5.如权利要求1所述的具有自我ESD保护的输入输出电路，其特征在于，所述的MP1的驱动电路包括预驱动电路的输出信号P、反相器inv1和反相器inv2；预驱动电路的输出信号P送给反相器inv1的输入端，inv1的输出端连接反相器inv2的输入端，inv2的输出端连接上拉输出驱动管MP1的栅极；

所述的上拉辅助保护管MP2的栅极控制电路包括PMOS管MP5，其源极和体区接电源VDD，栅极接地VSS，漏极接上拉辅助保护管MP2的栅极；

所述的MN1的驱动电路包括预驱动电路的输出信号N、反相器inv3和反相器inv4；预驱动电路的输出信号N送给反相器inv3的输入端，inv3的输出端连接反相器inv4的输入端，inv4的输出端连接上拉输出驱动管MN1的栅极；

所述的下拉辅助保护管MN2的栅极控制电路包括NMOS管MN5，其源极和体区接地VSS，栅极接电源VDD，漏极接下拉辅助保护管MN2的栅极；

所述的上拉体区控制电路包括PMOS管MP3、PMOS管MP4和电阻RP；

MP4的源极和体区接电源VDD，栅极接预驱动电路的输出信号P，漏极接上拉输出驱动管MP1和上拉辅助保护管MP2的体区以及MP3的栅极、源极和体区；

MP3的栅极、源极和体区接上拉输出驱动管MP1和上拉辅助保护管MP2的体区以及MP4的漏极，漏极接电阻RP的一端；

电阻RP一端接MP3的漏极，另一端接PAD；

所述的下拉体区控制电路包括NMOS管MN3、NMOS管MN4和电阻RN；

MN4的源极和体区接地VSS，栅极接预驱动电路的输出信号N，漏极接下拉输出驱动管MN1和下拉辅助保护管MN2的体区以及MN3的栅极、源极和体区；

MN3的栅极、源极和体区接下拉输出驱动管MN1和下拉辅助保护管MN2的体区以及MN4的漏极，漏极接电阻RN的一端；

电阻RN一端接MN3的漏极，另一端接PAD。

6.如权利要求5所述的具有自我ESD保护的输入输出电路，其特征在于，在正常工作状态下：

如果内部输出信号out为高电平，预驱动电路的输出信号P和N均为低电平，下拉输出驱动管MN1和MN4的栅极均为低电平，处于关断状态，MN5栅极接电源VDD导通，使得下拉辅助保护管MN2的栅极接地VSS，下拉辅助保护管MN2处于关断状态；上拉输出驱动管MP1和MP4的栅极均为低电平，处于导通状态，MP5栅极接地VSS导通，使得MP2的栅极接电源VDD，MP2处于关断状态；反相器in1和inv2的延迟作用使MP4首先导通，将上拉输出驱动管MP1的体区上拉至高电平，MP3处于关断状态，MP1导通将输出PAD上拉至高电平；

如果内部输出信号out为低电平，预驱动电路的输出信号P和N均为高电平，上拉输出驱动管MP1和MP4的栅极均为高电平，处于关断状态，MP5栅极接地VSS导通，使得上拉辅助保护管MP2的栅极接电源VDD，上拉辅助保护管MP2处于关断状态；下拉输出驱动管MN1和MN4的栅极均为高电平，处于导通状态，MN5栅极接电源VDD导通，使得MN2的栅极接地VSS，MN2处于关断状态；反相器inv3和inv4的延迟作用使MN4首先导通，将下拉输出驱动管MN1的体区下拉至低电平，MN3处于关断状态，MN1导通将输出PAD下拉至低电平。