CN202394973U

CN202394973U - Soi/cmos集成电路电源与地之间的esd保护结构

Info

Publication number: CN202394973U
Application number: CN 201120432662
Authority: CN
Inventors: 罗静; 薛忠杰; 周昕杰; 胡永强; 周毅
Original assignee: CETC 58 Research Institute
Current assignee: CETC 58 Research Institute
Priority date: 2011-11-03
Filing date: 2011-11-03
Publication date: 2012-08-22
Anticipated expiration: 2021-11-03

Abstract

本实用新型涉及一种SOI/CMOS集成电路电源与地之间的ESD保护结构，其包括SOI基板，所述SOI基板包括硅膜；所述硅膜上设置有源区，所述有源区的外圈设有隔离区；所述有源区包括第一导电类型扩散区，所述第一导电类型扩散区的外圈设有第一导电类型衬底，所述第一导电类型衬底的外圈设有第二导电类型扩散区；所述第一导电类型衬底的上方设有栅氧化层，所述栅氧化层上设有多晶硅栅，所述多晶硅栅呈环形。本实用新型结构简单、工艺步骤与传统SOI工艺兼容，容易实现，使用了经过工艺和版图优化的N-型栅控二极管结构，可以提高SOI/CMOS集成电路电源与地之间的ESD耐受水平。

Description

SOI/CMOS集成电路电源与地之间的ESD保护结构

技术领域

本实用新型涉及一种ESD保护结构，尤其是一种SOI/CMOS集成电路电源与地之间的ESD保护结构，属于集成电路上ESD保护的技术领域。

背景技术

SOI/CMOS集成电路中元件的全介质隔离彻底消除了体硅电路的闩锁效应，同时具有寄生电容小、速度高、集成度高、工作温度范围广、抗辐照能力强等优势，使其在空间辐射环境电子系统、强辐射环境战略武器的大规模集成电路中得到重点应用。但是，静电放电（ESD, Electrostatic discharge）是影响SOI/CMOS集成电路可靠性的一个主要因素。由于制备SOI/CMOS集成电路的材料、工艺与体硅电路不同，SOI（Silicon-on-Insulator）材料的硅膜很薄，SOI器件埋氧层的低热导率（比硅小两个数量级）影响了保护器件的散热，使其对积蓄的ESD能量的耗散能力非常之低，仅为体硅电路的1%。因此，基于SOI/CMOS工艺技术加工的集成电路的静电保护电路设计相比体硅电路更难于实现，这是SOI/ CMOS电路ESD水平难以提高的重要原因。

在已有技术中，在电源与地之间采用SOI二极管连接，利用SOI二极管在ESD应力条件下的反向偏置导通提供静电电流的泄放通路，从而起到SOI中MOS管的源端和漏端结不被ESD应力损伤的作用。但在现实应用中，SOI二极管的反向击穿电压（V_B）接近甚至高于SOI器件的结击穿电压，往往会发生电路内部的SOI器件在ESD的应力条件下已发生结击穿，SOI二极管由于反向击穿电压过高尚未开始工作，最终导致电路按照芯片静态电流从μA量级猛增至几十mA量级，内部被ESD损伤，功能失效，但端口正常的失效模式未发生失效。所以需要对现有技术进行调整。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种SOI/CMOS集成电路电源与地之间的ESD保护结构，其结构紧凑，工艺制备简单，提高了ESD保护能力，适用性广，安全可靠。

按照本实用新型提供的技术方案，所述SOI/CMOS集成电路电源与地之间的ESD保护结构，包括SOI基板，所述SOI基板包括硅膜；所述硅膜上设置有源区，所述有源区的外圈设有隔离区；所述有源区包括第一导电类型扩散区，所述第一导电类型扩散区的外圈设有第一导电类型衬底，所述第一导电类型衬底的外圈设有第二导电类型扩散区；所述第一导电类型衬底的上方设有栅氧化层，所述栅氧化层上设有多晶硅栅，所述多晶硅栅呈环形。

所述第二导电类型扩散区外圈的隔离区为二氧化硅。所述多晶硅栅的周长大于2500微米。

所述SOI基板还包括位于硅膜下方的埋氧层及位于所述埋氧层下方的衬底。

所述多晶硅栅与第一导电类型扩散区等电位连接。

所述第一导电类型扩散区内设有第一有源区接触孔，所述第一有源区接触孔内设有用于第一导电类型扩散区电连接的第一金属连线。

所述第二导电类型扩散区内设有第二有源区接触孔，所述第二有源区接触孔内设有用于第二导电类型扩散区电连接的第二金属连线。

本实用新型的优点：结构简单、工艺步骤与传统SOI工艺兼容，容易实现，使用了经过工艺和版图优化的N-型栅控二极管结构，可以提高SOI/CMOS集成电路电源与地之间的ESD耐受水平，使用后可以将SOI/CMOS集成电路电源与地之间的ESD耐受水平提高至HBM模型2000伏或以上水平，而没有使用本ESD保护结构的SOI/CMOS集成电路电源与地之间的ESD耐受水平仅仅在HBM模型500伏左右。

附图说明

图1为本实用新型平面版图的结构示意图。

图2为本实用新型纵向结构示意图。

图3为本实用新型二极管反向击穿时电学特性示意图。

图4为未使用本实用新型保护结构时二极管反向击穿时电学特性示意图。

图5为本实用新型在SOI/CMOS电路中使用状态的原理图。

附图标记说明：1-多晶硅栅、2-第一导电类型扩散区、3-第二导电类型扩散区、4-隔离区、5-第二有源区接触孔、6-调整窗口、7-第一有源区接触孔、8-衬底、9-埋氧层及10-第一导电类型衬底。

具体实施方式

下面结合具体附图和实施例对本实用新型作进一步说明。

如图1和图2所示：所述ESD保护结构包括SOI基板，所述SOI基板包括衬底8，所述衬底8上设有埋氧层9，所述埋氧层9上设有硅膜。所述硅膜上用于形成ESD结构的有源区，所述有源区的外圈设置隔离区4，所述隔离区4为二氧化硅。所述有源区包括第一导电类型扩散区2，所述第一导电类型扩散区2的外圈设有第一导电类型衬底10，所述第一导电类型衬底10的外圈设有第二导电类型扩散区3，所述第二导电类型扩散区3与第一导电类型衬底10间形成PN结结构。本实用新型图1和图2中，第一导电类型均为N型，第二导电类型为P型，因此，第一导电类型扩散区2为N+扩散区，第一导电类型衬底10为N-衬底，第二导电类型扩散区3为P+扩散区；当然，第一导电类型也可以为P型，第二导电类型为N型。在第一导电类型衬底10的上方设有多晶硅栅1，所述多晶硅栅1下方与硅膜间设置栅氧化层。所述多晶硅栅1呈环形，从而第一导电类型扩散区2位于多晶硅栅1环形包括的区域内，第二导电类型扩散区3位于多晶硅栅1环形包括的区域外，第一导电类型扩散区2及第二导电类型扩散区3均通过注入相应的导电类型离子。第一导电类型扩散区2内设有第一有源区接触孔7，所述第一有源区接触孔7内设有用于第一导电类型扩散区2电连接的第一金属连线。第二导电类型扩散区3内设有第二有源区接触孔5，所述第二有源区接触孔5内设有用于第二导电类型扩散区3电连接的第二金属连线。调整窗口6用于在形成多晶硅栅1之前，对多晶硅栅1下方的第一导电类型衬底10进行浓度调节，以提高电路电源与地之间的ESD保护能力。多晶硅栅1呈环形结构，多晶硅栅1的周长大于2500微米。

将第二导电类型扩散区3电连接，并与地电平VSS相连，将多晶硅栅1与第一导电类型扩散区2等电位连接，连接高电平VDD，最终形成电源与地之间的ESD保护结构N-型栅控二极管。

本实用新型的形成过程如下：首先，在衬底8上形成埋氧层9，埋氧层9上为SOI器件形成区域，即有源区。埋氧层9上中间为第一导电类型扩散区2。第一导电类型衬底10为器件N-衬底，P+扩散区3和N-衬底10间形成了PN结。为了降低二极管的击穿电压，在形成第一有源区接触孔7之前，通过工艺手段及新增的一个工艺步骤对第一导电类型衬底10进行衬底浓度调节。将衬底8相连，连接地电平VSS，将第一有源区接触孔7、埋氧层9相连，连接电源高电平VDD，最终形成电源与地之间的ESD保护结构N-型栅控二极管。

图3为使用本实用新型形成的栅控二极管反向击穿时的电学特性，通过工艺手段优化后，其击穿电压（V_B）约为9伏，热击穿电流（I_t2）约为3.2安培，器件泄漏电流（I_leakage）为纳安量级，反向击穿工作时内阻（R_on）约为4.5欧姆。由于其反向击穿电压较低，内阻很小，使电源与地之间的超大静电放电电流很快得到泄放，从而提高SOI/CMOS集成电路电源与地之间的ESD耐受水平，使其达到HBM模型2000伏或以上水平。

图4 为未使用本实用新型形成的栅控二极管反向击穿时的电学特性，其击穿电压（V_B）约为13伏，热击穿电流（I_t2）约为2.2安培，器件泄漏电流（I_leakage）为纳安量级，反向击穿工作时内阻（R_on）约为50欧姆。与经过工艺手段优化后的二极管特性相比，其反向击穿电压点过高，内阻过大，可能会造成电路的SOI器件在ESD的应力条件下已发生结击穿，而SOI 保护器件即二极管由于反向击穿电压过高尚未开始工作，最终导致电路按照静态电流从微安量级猛增至几十毫安量级，内部被超大静电放电电流损伤，功能失效，但端口仍正常的失效模式发生失效。采用这种特性的栅控二极管，SOI/CMOS集成电路电源与地之间的ESD耐受水平容易在HBM模型500伏左右甚至以下水平。

图5为本实用新型发明在SOI/CMOS电路中的应用示意图。在输入端口，输入压焊点与驱动器的输入端相连，驱动器的输入端对应于与输入压焊点相连的一端分别通过ESD保护结构域VDD压焊点、VSS压焊点相连，形成输入端保护结构。驱动器的输出端与电源-地ESD保护结构相连，所述电源-地ESD保护结构具有内部电路，所述内部电路并联有若干本实用新型形成的栅控二极管，所述栅控二极管的第二导电类型扩散区3与VSS压焊点相连，栅控二极管的多晶硅栅1及第一导电类型扩散区2与VDD压焊点相连。内部电路的输出端与输出端口的前级驱动器相连，所述前级驱动器的电源端分别与VDD压焊点、VSS压焊点相连。前级驱动器的输出端与PMOS管的栅极端、NMOS管的栅极端相连，PMOS管的源极端与VDD压焊点相连，NMOS管的源极端与VSS压焊点相连，PMOS管的漏极端与NMOS管的漏极端相连，并与输出压焊点相连；PMOS管的漏极端及NMOS管的漏极端通过相应ESD保护结构分别与VDD压焊点、VSS压焊点相连。输入信号由输入压焊点，经过输入端口ESD保护结构，连接至输入驱动器。在芯片的内部电源与地间形成的电源网络内部，在内部电路空余位置放置多组并联的本实用新型形成的保护结构，进一步减少内阻，增加二极管周长，起到有效保护内部电路的作用。在输出端口，内部信号经过前级驱动器，经过输出结构输出至输出压焊点。在此输出结构和输出压焊点之间，也设置了输出端口ESD保护结构。

如图1~图5所示：工作时，当本发明形成ESD保护结构的多晶硅栅1及第一导电类型扩散区2加至VDD引脚上时，利用优化后得到的反向击穿电压低于结击穿电压的N-型栅控二极管，使其迅速进入反向击穿工作区，使瞬间超大静电放电电流从它自身流过，从VSS引脚泄放出芯片。由于结构提供了大于2500微米的多晶硅栅1周长和很低的导通电阻，避免了ESD应力对内部小尺寸器件漏端结的冲击，从而避免了ESD应力对内部芯片的损伤，提高了电路电源与地之间的ESD耐受水平。

本实用新型与现有技术相比的优点：结构简单、工艺步骤与传统SOI工艺兼容，容易实现，使用了经过工艺和版图优化的N-型栅控二极管结构，可以提高SOI/CMOS集成电路电源与地之间的ESD耐受水平，使用后可以将SOI/CMOS集成电路电源与地之间的ESD耐受水平提高至HBM模型2000伏或以上水平，而没有使用本ESD保护结构的SOI/CMOS集成电路电源与地之间的ESD耐受水平仅仅在HBM模型500伏左右。

Claims

1. 一种SOI/CMOS集成电路电源与地之间的ESD保护结构，包括SOI基板，所述SOI基板包括硅膜；所述硅膜上设置有源区，所述有源区的外圈设有隔离区（4）；其特征是：所述有源区包括第一导电类型扩散区（2），所述第一导电类型扩散区（2）的外圈设有第一导电类型衬底（10），所述第一导电类型衬底（10）的外圈设有第二导电类型扩散区（3）；所述第一导电类型衬底（10）的上方设有栅氧化层，所述栅氧化层上设有多晶硅栅（1），所述多晶硅栅（1）呈环形。

2.根据权利要求1所述的SOI/CMOS集成电路电源与地之间的ESD保护结构，其特征是：所述第二导电类型扩散区（3）外圈的隔离区（4）为二氧化硅。

3.根据权利要求1所述的SOI/CMOS集成电路电源与地之间的ESD保护结构，其特征是：所述多晶硅栅（1）的周长大于2500微米。

4.根据权利要求1所述的SOI/CMOS集成电路电源与地之间的ESD保护结构，其特征是：所述SOI基板还包括位于硅膜下方的埋氧层（9）及位于所述埋氧层（9）下方的衬底（8）。

5.根据权利要求1所述的SOI/CMOS集成电路电源与地之间的ESD保护结构，其特征是：所述多晶硅栅（1）与第一导电类型扩散区（9）等电位连接。

6.根据权利要求1所述的SOI/CMOS集成电路电源与地之间的ESD保护结构，其特征是：所述第一导电类型扩散区（2）内设有第一有源区接触孔（7），所述第一有源区接触孔（7）内设有用于第一导电类型扩散区（2）电连接的第一金属连线。

7.根据权利要求1所述的SOI/CMOS集成电路电源与地之间的ESD保护结构，其特征是：所述第二导电类型扩散区（3）内设有第二有源区接触孔（5），所述第二有源区接触孔（5）内设有用于第二导电类型扩散区（3）电连接的第二金属连线。