CN102714205B - 具有集成的瞬态过压保护的接合焊盘 - Google Patents

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Abstract

所提供的是过压钳位结构及其形成方法。在一些实施例中，过压钳位结构包括衬底（708）、设置与该衬底之上的接合焊盘（700）以及形成于该接合焊盘下面的该衬底中的高电压MOS器件（100c）。该高电压MOS器件（100c）能包括形成于该衬底中的阱（100、115）、形成于该阱中的掺杂浅区域（130、135、140、145）以及设置与该阱之上的栅极（160）。在一些实施例中，该钳位结构不表现出第一骤回之后的软故障泄漏，且大大扩展了ESD鲁棒性，同时显著减小了器件面积。

Description

具有集成的瞬态过压保护的接合焊盘
相关申请的交叉引用
本申请是2009年6月29日提交的美国专利申请No.12/493,692的部分延续，在此通过引用将其公开整体合并于此。
技术领域
本发明的实施例总体上涉及用于过压保护的半导体结构及其制造方法。更特别地，各实施例涉及具有过压保护电路的集成电路（IC）接合焊盘。
背景技术
新兴的高电压IC对于电应力过度（EOS）和静电放电（ESD）（即IC组装和系统操纵或运行期间由于电荷位移导致的突然且不希望的电压建立和电流）导致的损伤越来越敏感。特别地，对于那些组合运行在各种内外接口电压电平的器件的技术（例如高级成像和工业系统技术）而言，这是设计中对可靠性的限制因素。
钳位电路常用于分流IC电力导轨之间的ESD电流和限制电压尖峰，由此保护内部元件免受损伤。在IC输入或输出处没有过大电压时，钳位电路不应影响整个IC系统的运行。因此，流经钳位器件的电流在直到发生电流传导的触发电压电平的电压下接近于零，触发电压电平应显著高于IC的运行电压，但低于较小的内部电路器件会由于过压状况而受损伤的预定电压电平。一旦达到触发电压，钳位器就变为传导。在一些钳位器件中，钳位结构的端子之间的电压于是下降到低于触发电压的保持电压，在这种状况下，器件能释放更大量的电流并消散较低的每单位面积功率。在这个电流-电压“骤回”之后，钳位器件典型地在其端子之间传导高的瞬态电流，如果电流传导条件不是破坏性的，则在过压应力状态过去之后，较低运行电压下的泄漏电流停留在纳安范围。
实施为金属氧化物半导体（MOS）结构的许多钳位电路是标准低电压或高电压MOSFET结构的变型。特别地，对于高电压应用而言，可以使用高电压双扩散（垂直）金属氧化物半导体（DDMOS）或平面扩展漏极MOS器件。这些MOS结构能够运行在较大电压下，自身对ESD导致的损伤非常敏感，因为它们在表面附近传导大部分电流，并表现出有限的体传导（即衬底较深区域中的电流传导）。故障器件典型地发展出接近高电压MOS结击穿电压（即触发电压）的大电场，接着是第一次骤回之后的软故障和第二次骤回之后的最终永久性损伤。软故障典型的特征是器件的泄漏电流一开始增大，这随时间推移而造成可靠性问题，并降低了系统的功率效率。在软故障之后，器件仍是有效的，但在随后的应力状况下很可能获得提升的泄漏电流，这可能导致永久性器件损伤。这种对ESD应力的固有敏感性使其难以满足使用常规高电压MOS技术的IC应用中的客户和行业标准可靠性要求，并难以在同一芯片上实现更扩展的和高级的电路功能。
可以通过堆叠多个低电压器件以实现更高电压的ESD开关来应对这些技术挑战。然而，这种方法的可行性取决于将低电压器件与衬底隔离以及为高电压输入-输出（IO）端子和钳位实现分配大面积的能力。由于成本和制造考量，将器件隔离以实现高电压钳位在若干高电压混合信号开发中是不实用的。在钳位实现中不能使用掩埋层或深阱隔离的高电压技术中，堆叠器件是不可行的，因为高电压和低电压器件共享公共衬底，且低电压器件不能直接连接到高电压输入或输出端子。此外，隔离层在正常电路运行期间与半导体衬底形成反向偏置结，且由于结的面积大而可能导致显著的泄露增长。泄露电流注入又降低了IC系统的能效。
替代方案包括大的高电压平面MOS，其设计成在高的ESD瞬态过压期间进行自我保护。对于需要处理高电流水平且满足预定的导通态电阻和开关速度要求的输出驱动器而言，这种大占用面积的方案可能是实用的。然而，很多新兴的输出驱动器电路包括较小的HV-MOS器件，因此，没有自我保护。由于电路功能、能效、封装、成本和硅面积的约束，将器件设计得过大常常是不可能的。此外，包括大的高电压平面MOS的高压电源钳位器还提供大电容且可能对快速电压改变造成的假激活敏感。
电压钳位器典型地位于IC周边，邻近并连接到接合焊盘，接合焊盘经由导线将IC连接到IC封装的引脚；引脚又连接到其中利用IC的系统的其他部件。尽管IC在特征尺寸上经过了显著减小，但它们需要承受的ESD脉冲仍保持相同。结果，尽管其他电路的密度增大了，但消散ESD脉冲所需的芯片面积几乎保持恒定。此外，芯片上的接合焊盘数量随着电路复杂性增大而增加。这些趋势导致在很多IC上接合焊盘和ESD保护电路占据总芯片面积的显著比例（例如10-15%）。为了减小所需的芯片面积，已经为低电压应用提出了具有集成的ESD保护电路的接合焊盘。然而，这些集成设计不容易应用于高电压状况，因为基本电路架构和相关联的信号处理应用、以及电力导轨的特性和芯片周边附近的焊盘分布在低电压和高电压电路之间，进一步在单电压（例如数字）和混合信号高电压电路之间，一般是不同的。例如，标准低电压结构的某些特征，诸如上拉/下拉耐ESDMOS保护焊盘驱动器和IC的电力端子和输入/输出端子之间共享的公共低电压总线，不能使用在高电压设计中或者连接到高电压设计。
希望有一种新方法来应对在各种高级机动车辆、医疗、工业和消费应用中与高电压IC（尤其是大型集成芯片上系统（SoC））相关联的ESD相关的布局、制造和可靠性问题。具有集成过压保护的高电压焊盘优选消耗焊盘环的最小面积，然而组合混合信号接口、多电压电平和可变低电力和高电力基准电压。不同的基准电压常常对电力导轨的布局带来约束，这对总体产品可靠性具有潜在影响。在中断导轨以连接从而集成连接到高电压信号的焊盘时，使集成电路周围的电力导轨的电阻最小化成为问题。随着IC的功能性和模块性增强，克服混合信号高电压应用中已有的过压钳位方法的限制变得越来越重要。
因此，需要用于高电压MOS应用的有效的、小占用面积的过压钳位结构，它们优选无缝集成到高电压接合焊盘中并形成混合信号集成电路焊盘环的基本部分。
发明内容
本发明在各实施例中提供过压钳位结构，其组合了小占用面积和快速触发，适合于高电压应用和集成到接合焊盘中。在一些实施例中，这样的过压钳位结构包括修改的平面高电压MOS器件，其特征是额外的掺杂区域，以实现跨过（寄生）横向双极结的更大的电导率调制。更大的电导率调制减弱了表面结过热，提供了对漏极-体区结中临界电场的更好控制。在优选实施例中，钳位结构在第一次骤回之后未表现出软故障泄露，大大扩展了ESD的鲁棒性，同时显著减小了器件面积。术语“MOS”在这里使用时包括栅极由多晶硅而非金属制成和/或隔离层是氧化物之外的材料的结构。
在某些实施例中，本发明提供具有集成的过压钳位结构的接合焊盘结构。接合焊盘可以将IC连接到电力和/或信号总线。在过压状况期间，过压钳位结构可以将电流分流到电力返回总线，电力返回总线可以将接合焊盘接地。钳位结构通常包括沿它们的宽度平行布置的多个晶体管（在下文中也称为“钳位器件”或简称为“器件”）。由于惯例上晶体管的“长度”表示跨过晶体管结从源极到漏极的尺度，这里的术语“宽度”是指平行于结（即，不同掺杂区域之间的边界）的尺度，其一般垂直于长度。这样定义的宽度可以比长度更长。实际上，为了使集成结构的分流能力最大化，钳位器件优选沿其宽度伸长，并使其宽度垂直于电力返回总线取向。此外，可以按对称方式在接合焊盘结构中布置钳位器件，其有助于均匀的电流分布以及因此优化的电流输送能力。
在第一方面中，本发明在各实施例中提供一种接合焊盘结构，包括具有多个平面过压钳位器件的衬底、设置于衬底之上的图案化金属层以及总线。过压钳位器件在某一方向上沿其宽度伸长，且包括高压侧区域（即在运行中可以连接到电力总线，或更一般地，连接到更正性端子的区域）和低压侧区域（即在运行中可以连接到电力返回总线，或更一般地，连接到更负性端子的区域）。图案化金属层包括沿与钳位器件相同的方向伸长并与高压侧区域对准且电连接到高压侧区域的一个或多个导电岛。此外，图案化金属层包括围绕导电岛、与低压侧区域电连接的导电区域。总线（可以是电力返回总线）取向得基本垂直于（例如，成85°和95°之间的角，优选89°和91°之间）钳位器件和导电岛的伸长方向，并包括围绕导电岛的导电区域的至少一部分。所述平面过压钳位器件配置成在过压条件下从导电岛向总线分流电流。
第二金属层（或多个层）可以设置于第一图案化金属层之上并电连接到导电岛。在一些实施例中，接合焊盘结构包括第二总线（例如电源总线或信号总线），其包括第二金属层的至少一部分。第二总线可以取向得基本平行于（例如，成-5°和5°之间的角，优选-1°和1°之间）导电岛的伸长方向。在某些实施例中，在第一图案化金属层之上设置两个金属层——下图案化金属层和上连续金属层。该结构可以具有第二和第三总线，第二总线至少包括下图案化金属层的一部分，第三总线至少包括上连续金属层的一部分。该接合焊盘结构还可以包括设置于第二金属层之上并具有用于接合到导线的接合区域的顶金属层。
在一些实施例中，平面型过压钳位器件关于沿导电岛伸长方向的轴镜像对称。此外，在某些实施例中，衬底包括偶数个平面型过压钳位器件。钳位器件可以是或包括双极结晶体管。替代地或额外地，钳位器件可以包括MOS结构。在某些实施例中，钳位器件包括MOS结构，每个MOS结构具有（i）在高压侧区域中的第一导电类型的轻掺杂第一深区域；（ii）在低压侧区域中、在第一深区域的相反两侧且邻近于该第一深区域、第二导电类型的轻掺杂第二深区域；（iii）形成于第一深区域中、第一导电类型的重掺杂第一浅漏极区域和在第一浅区域相反两侧的、第二导电类型的重掺杂第二浅区域；以及（iv）形成于每个第二深区域中的第一导电类型的重掺杂第三浅源极区域。第一、第二和第三浅区域在与导电岛相同的方向上伸长。第二浅区域和可选的第一浅区域可以电连接到导电岛。此外，第三浅区域可以电连接到围绕导电岛的导电区域。第二浅区域、第一和第二深区域以及第三浅区域可以集体具有晶闸管型响应。
平面型MOS钳位器件还可包括形成在第二深区域中的重掺杂第四浅区域，第三浅源极区域位于第二和第四浅区域之间。第四浅区域也可电连接到围绕导电岛的导电区域。MOS结构还可包括栅极结构，每个栅极结构具有绝缘层和设置在绝缘层上的栅电极。栅极结构的至少一些部分交叠第二深区域。在一些实施例中，MOS结构还包括隔离屏障。
在第二方面，根据各实施例的一种接合焊盘结构包括：（a）衬底，具有集成于其中的能用作电压钳位器的多个平面型MOS结构，以及（b）设置于衬底之上的具有一个或更多导电岛的第一金属层。每个MOS电压钳位器包括：（i）栅极结构；（ii）在栅极结构一侧的第一导电类型的第一重掺杂区域；以及（iii）在栅极结构第二侧的第一导电类型的第二重掺杂区域。第二重掺杂区域通过第二导电类型的第三重掺杂区域且通过间隔件和/或镇流件与栅极结构分隔开。导电岛电连接到第二（以及可选地，第三）重掺杂区域，围绕导电岛的导电区域电连接到第一重掺杂区域。
接合焊盘结构可以包括设置于第一金属层之上且电连接到导电岛的一个或更多第二金属层，且还可具有设置于第二金属层之上且电连接到第二金属层的顶金属层。导电岛和平面型MOS结构的掺杂区域可以沿第一方向伸长，接合焊盘结构可以包括基本垂直于第一方向取向的电力返回总线。电力返回总线可以至少包括围绕导电岛的导电区域的一部分。平面型MOS结构可以配置成在过压状况下从导电岛向电力返回总线分流电流。
附图说明
前面的论述将从下面结合附图对本发明的详细描述变得更容易理解，附图中：
图1A、1B和1C是根据本发明各实施例的拓扑对称钳位结构的示意性透视图；
图1D是图1A的实施例的示意性透视图，进一步示出钳位结构中固有的等效电子部件；
图2A图示了图1A所示的实施例在传输线脉冲（TLP）测试下的电流-电压特性；
图2B图示了现有技术钳位结构在TLP测试下的电流-电压特性；
图2C是现有技术钳位结构的示意性透视图，其电流-电压特性示于图2B中；
图3A图示了图1A所示的实施例对于各种脉冲宽度的快速瞬态电流和电压特性；
图3B图示了图1A所示的实施例在各种脉冲电压的触发点附近的瞬态电流和电压特性；
图4A是根据本发明一实施例的拓扑不对称钳位结构的示范性截面图；
图4B是根据一些实施例的拓扑对称钳位结构的示意性俯视图；
图4C是根据一些实施例的拓扑不对称钳位结构的示意性俯视图；
图5A、5B、5C和5D是电路图，示出根据本发明各实施例的过压钳位器的应用；
图6是根据一些实施例的接合焊盘和相邻的钳位结构的示意性俯视图；
图7、7-I和7-II是根据各实施例的具有集成的钳位器件的接合焊盘结构的示范性截面图；
图8是根据一实施例的图7所示的接合焊盘结构的第一金属层的示意性俯视图；
图9、9-I和9-II是根据一实施例的接合焊盘结构的示范性截面图，该接合焊盘结构具有集成的钳位器件并适于与不同电压的电源总线集成；以及
图10A、10B和10C是根据一实施例的图9所示的接合焊盘结构的各层的示意性俯视图。
具体实施方式
本发明在各实施例中提供具有改善的保护特性的瞬态过压钳位器件。图1A-1C示出示范性平面MOS实施例100a、100b和100c。可以利用标准半导体器件制造技术制造本发明的这些和其它实施例，包括硅外延、层沉积和图案化、通过离子注入或扩散来掺杂以及随后的金属互连。
示范性结构100a、100b、100c中的每个都包括半导体衬底105（例如硅）和嵌入于其中的导电类型交替的掺杂深阱区域110、115。例如，可以用负掺杂剂（例如V族原子，诸如磷或砷）掺杂中央阱110，相应地，可以用正掺杂剂（例如III族原子，诸如硼）掺杂两侧的相邻阱115。在深阱区域110、115之间，形成冶金结，其在正常运行期间，即在低于击穿条件的电压下，阻挡电流。
在图1A所示的某些实施例中，双扩散区域117可以进一步主要形成在中央阱110中并达到相邻的阱115中。这种双扩散区域117与中央阱110导电类型相同，且具有更高的掺杂剂浓度。在一些实施例中，深阱区域110、115可以毗接，或形成为彼此相距一定距离，以调节结构响应于过压状况的导电特性。在深阱区域110、115之下，可以在衬底105中形成隔离注入层120。此外，可以在隔离注入之下形成外延层125，如图1B和1C所示。衬底105通常具有高的表面电阻。它可以利用正或负导电类型的掺杂剂被轻掺杂。在一些实施例中，任选的隔离和/或外延层120、125与衬底导电类型相反。在备选实施例中，外延层和衬底的导电类型相同。可以选择衬底的属性以便优化MOS器件的垂直导电属性和触发电压。
MOS结构100a、100b、100c还包括形成于掺杂剂浓度较低的深阱区域110、115中的高掺杂浅区域。为了便于参考，在以下论述中，阱区110将具有负导电类型并称为n阱，相邻的阱区115称为p阱。然而，应注意，本发明的范围还包括在所有掺杂区域中互换正负掺杂剂的实施例，即，这里称为n掺杂的区域是p掺杂的，反之亦然。在n阱110中，形成负掺杂（“n+”）浅区域130和周围的正掺杂（“p+”）浅区域135。P阱115包括负掺杂（“n+”）浅区域140。P+区域135、n阱110、p阱115和n+区域140共同提供晶闸管型电导率调制，用于在运行电压下阻挡电流，且在过大电压下（即在超过预定触发电压的电压下）分流电流。p+区域135注入空穴多数载流子，其帮助在达到触发电压之后急剧降低保持电压，由此避免热诱发的故障，并改善器件的过压应力处理能力。n+区域和p+区域130、135可以毗接（如图1A所示）或间隔开（例如参见图1C）。图1D示出MOS结构100a中固有的等效寄生部件的示意图。深阱镇流电阻RA取决于高掺杂区域130、135之间的间距以及这些区域和端子165之间的接触电阻。增大区域130、135之间的间距导致更高的镇流电阻RA，这又意味着寄生双极晶体管PNP1、PNP2中更高的基极电阻，以及平面MOS结构MOS1、MOS2中更高的漏极电阻。可以定义间距以实现高的过压钳位鲁棒性和低的泄漏电流的组合。
通常，但不一定，p阱115还包括浅p+区域145。这些区域145可以由镇流氧化物与n+区域140分隔开，镇流氧化物可以通过例如硅的局部氧化（LOCOS）来实施，如图1A所示，或通过浅沟槽隔离（STI）来实施，如图1B和1C所示。以这种方式分隔开n+和p+区域140、145有助于增大由n+区域140（发射极）、p阱115（基极）和n阱110（集电极）形成的寄生双极结晶体管NPN1、NPN2中的电阻，如图1D所示。增大的基极电阻又有助于在瞬态过压期间建立迅速导通寄生晶体管NPN1、NPN2（即导致骤回开始）所需的基极电压。
在一些实施例中，也可以为n阱110增加镇流件。例如，图1B所示的实施例100b包括STI沟槽155，STI沟槽155将p+区域135与在n阱110和p阱115之间的结分隔开；图1C所示的实施例100c包括在n+区域130和p+区域135之间的STI沟槽157。第一端子中的阱间隔离157可以有助于寄生PNP双极（图1D所示）的增大的基极电阻RA，并减小泄漏电流。此外，它们可以导致钳位结构导通状态中更均匀的电流分布，将电流转移到硅衬底的更深区域中并远离表面。
这些结构还包括在衬底105上设置在与p阱115交叠，在一些实施例中还与n阱110交叠的区域中的MOS栅极160（参见图1B和1C）。MOS栅极可以包括具有高介电常数的氧化物或其它隔离层，以及其上的多晶硅或金属性接触层。如果使用多晶硅，则它可以以高浓度进行正或负掺杂。n阱110中的浅区域130、135可以彼此电连接且通过导电材料诸如硅化物、铝或铜电连接到第一端子165。p阱115中的浅区域140、145可以类似地短接在一起，并且连接到第二端子170。第一端子165可以充当漏极，第二端子170可以充当源极，或反之亦可。在备选实施例中，可以将浅区域130、135、140、145连接到构成独立的设备控制引脚的单独端子。如钳位实施例100b、100c中那样，在MOS栅极170和第一端子165之间增加沟槽隔离155可以增大钳位器能够完全维持的栅极170和端子165之间的运行电压。
快速过压保护器件的性能能够以TLP（传输线脉冲）测试来表征。其中，通过指定长度的传输线（例如同轴电缆）以依次更高的水平向测试器件（DUT）施加高电流脉冲。脉冲是“人体模型”（HBM）的电流幅度和持续时间表示。在每个脉冲的基本平坦顶部期间测量准静态器件的电压和电流，以绘制器件的TLP电流-电压（I-V）曲线。此外，可以通过在每个测试脉冲之后测量运行电压下的泄漏电流来评估潜在损伤。
图2A示出钳位结构100a响应于TLP测试的I-V特性。钳位器测量为42μm×58μm，设计为用于典型的15V运行电压和室温下。在该测量中为3A的电流极限定义100ns的TL脉冲，等效于4kV以上的HBM。钳位器在大约25V的电压触发，下降到大约2.5V的保持电压，其随着后续测试脉冲而升高。在正常运行状态期间，钳位器是稳定的，不影响电路功能。运行电压和触发电压之间的宽间隙用于避免钳位器的误触发。在15V测试的泄漏电流对于高达3A的TLP电流稳定在低于3nA。因此，该钳位器实施例可以维持升高的ESD应力状况并安全地保护高电压输入和输出。它具有小的占用面积和实现高能效的较低泄露电流。
用于比较，图2B示出现有技术的标准MOS钳位器件的TLPI-V特性，该器件具有优化的漏极-栅极间距，但没有与栅极相邻的补充浅阱区域135和充分的镇流。图2C示出现有技术器件本身。该钳位器测量为200mm×200mm，利用与参考图2A描述的TLP参数相同的TLP参数来测试。在大约26V的触发电压下，发生骤回到大约6V（对应于0.5A的电流）的保持电压；该保持电压显著大于钳位结构100a的保持电压。就在骤回之后，泄漏电流立即稍微增大，表明软故障。在软故障之后，不能以同样方式再现I-V曲线，这提出了器件中的长期可靠性问题。此外，系统的功耗随时间急剧增大，如使用期间随时间发热的某些电子系统中通常的那样。在1A，泄漏电流中的突然尖峰表明，器件完全失效。由于骤回之后的软故障，该器件作为电压钳位器是不可靠的。特别地，对于零缺陷IC应用而言它不是可行的解决方案。
根据本发明的各种钳位器实施例的优点还在于其触发电压不随输入信号的时间特性变化而显著偏移。例如，钳位器实施例100a的TLP测试表明，当脉冲上升时间在10ns和200ps之间变化时，触发电压仅从大约25V偏移到大约20V。在每种情况下，触发电压都显著高于运行电压（15V），这确保了在正常运行条件下不激活钳位器。
电压钳位器有效保护IC电路免于ESD应力状况的能力还取决于钳位器的开关速度。然而，很多令人满意地维持ESD应力的慢速钳位器无法保护电路，因为它们导通得不够快。本发明的实施例可以在几纳秒之内经历完整的电导率调制——从阻挡行为到通过器件完全传导电流。该时间尺度通常短到足以保护IC。图3A示出对于宽度为1.2ns、2ns和5ns，上升时间为100ps的75V脉冲，钳位器实施例100a的作为时间函数的瞬态过压和电流。对于所有脉冲宽度，响应时间都小于2ns。第一个电压脉冲（即电压过冲）不超过45V。一旦器件被触发，保持电压一开始就是高的，确保获得不锁存状况，在钳位器连续受到高应力时随着时间下降。这种行为大大扩展了钳位器的鲁棒性，使其对于开关应用而言高度可靠。
图3B示出对于接近触发点的各种脉冲电压，即V1=26V（截止）、V2=27V（截止）、V3=28V（开始导通）、V4=29（响应于更高脉冲更快导通）以及V5=40V（完全导通），钳位器实施例100a的电流和电压响应，示出了该范围中的器件稳定性。恰好在触发点之下，钳位器件保持在截止状态，即不传导任何实质电流。在大约28V的稍高脉冲电压下，钳位装置一开始维持该电压，但在大约4.5ns之后导通，下降到较低的保持电压并传导电流。在越来越高的脉冲电压下，导通点在时间上朝向TL脉冲的开始处偏移，响应特性越来越类似于图3A所示的那些。
也可以在修改的钳位器实施例中实现上述实施例的各种功能上有利的结构特征。例如，尽管拓扑对称的钳位器实施例，诸如图1A-1C所示的那些，可能具有特别有利的ESD保护特性，但本发明不限于该优选实施例。图4A示出仅包括一个n阱410和一个p阱415的实施例400。高掺杂的n+和p+区域430、435在n阱410中被注入，类似地，高掺杂n+和p+区域440、445在p阱415中被注入。分别在n阱410和p阱415中导电类型相反的高掺杂区域440、445和430、435之间形成隔离区域450、457。此外，在p+区域435和栅极结构160之间的深阱410中形成隔离区域455。
图4B和4C分别是拓扑上（且如图所示，也在几何上）对称和不对称的钳位器实施方式的俯视图。两种实施方式都包括外环490，外环490用于将在其内部区域中的电子部件与周围的电路隔离。该外环490电连接到相应钳位结构的第二端子170。在图4B所示的对称钳位器实施例100中，第二端子170形成结构中央的第一端子165周围的环，有效地将第一端子165与外环490屏蔽开。在这种配置中，发生从第一端子165到第二端子170的传导而没有激活不希望的寄生电流路径的风险。相反，在图4C所示的不对称实施例400中，在外环490和第一端子165之间存在传导路径495，第一端子165仅在一侧通过第二端子170与外环分隔开。为了避免在器件导通期间沿该传导路径490的击穿，第一端子165和外环490之间的间距Δx需要具有一定的最小长度，对于高压过程而言这可能超过10微米。此外，与对称实施例相比，可能需要调节不对称装置的尺寸以补偿第一和第二端子165、170之间径向电流路径的缺少，并经由一侧传导维持应力水平。
可以在高电压双扩散和双极/CMOS/DMOS集成电路应用中，例如在用于诸如成像、医疗和工业系统的混合信号高电压模拟电路中，使用根据各实施例的瞬态过压钳位器。图5A-5D的电路图示出钳位器可以如何包括到芯片上系统的部件和各种电子电路中。在图5A所示的电路500中，在高电压内部电路508的输入504和输出506处以及电力导轨510之间使用ESD保护钳位器502。图5B示出电路510，其包括由低电压控制CMOS/BiCMOS电路514控制的高电压MOSFETS512。这里，包括了常规较低电压钳位器516以保护控制电路514，而高电压钳位器实施例502在输出518处和电力导轨520之间提供ESD保护。
图5C示出电路530，其具有低电压或高电压输入控制电路532以及与过压保护并联的高压n型输出驱动器534。过压保护钳位器536结合输入-输出电阻器538（RIO）减小在极快瞬态期间流经高电压输出驱动器534的有效电流。由于根据各实施例的钳位结构快速响应，所以即使输入-输出电阻器的电阻被限制到如各种IC应用所需的那样50Ω以下的值，也可以实现非常灵敏的高电压MOSFET/DDMOS/DMOS器件的可靠保护。
图5D示出用于数字成像的电荷耦合电路540中的多个高电压开关的示范性实施方式。这里，过压钳位器502与高电压驱动器542和低电压信号处理电路544并联连接。高电压钳位器542用于将高电压端子546（VH）和低电压端子548（Vsub）之间的电压差维持在可预测的范围，且用于防止由于瞬态过压应力导致的高电压隔离寄生二极管560（端子548（VM）和558（Vsub）之间）中的反向击穿而在高电压开关器件550、552（分别在端子554（VM）和556（VOUT）之间以及端子556（VOUT）和558（VL）之间）中造成破坏性故障。可以利用根据本发明各实施例的结构实施开关器件550、552本身，实现电路运行期间的栅极偏压可控性以及过压钳位属性。
可以在与接合焊盘相邻的IC中实现电压钳位器，如图6以示意性俯视图所示的那样。接合焊盘600通常是布置于IC芯片周边602附近的接合焊盘阵列之一。每个接合焊盘都包括用于接合连接导线的导电区域604，连接导线的另一端连接到IC封装的引脚（例如，输入/输出或电源引脚）。经由接合焊盘600，可以向IC提供信号电流或电源电流。在图示的范例中，接合焊盘600连接到IC的电源总线606。为了防止在过压状况下IC受损，可以将高压钳位器608定位在接合焊盘600旁边并电连接到接合焊盘600。钳位器608可以包括布置于电力返回总线610之下的晶体管。接合焊盘600处的过大电压触发晶体管结的击穿，使过多电流被分流到电力返回总线610。
在各实施例中，将过压钳位功能集成到接合焊盘。有利地，这样的布置减小了接合焊盘和ESD钳位器件的总占用面积。图7和8示出了示范性实施例。图7以截面图示出具有ESD保护的接合焊盘结构，图8提供该接合焊盘结构的俯视图。图8中的虚线800表示图7所示的截面是在哪里截取的。
首先参考图7，接合焊盘结构700包括设置于半导体衬底708之上的若干金属层702、704a、704b、704c、706。在示范性结构中，示出五个金属层；不过，金属层的数量可以变化，一般至少两个。金属层702、704、706由层间电介质层彼此分隔开并与半导体衬底708分隔开。典型地，电介质层的厚度在大约0.3到大约1.0μm的范围，金属层的厚度在大约0.5到大约1.0μm的范围。电介质材料可以是低k电介质（即，具有低的介电常数）和/或可以被选择以经受接合和接合焊盘接触过程期间的机械应力。
接合焊盘700的顶层702沿其边缘710被钝化，边缘710围绕导电接合区域712（相当于图6中的区域604）。区域712在每一侧例如可以具有70μm的尺度。金属通孔714穿透电介质层并将金属层702、704、706彼此连接且连接到半导体层708。如图所示，相继的层对之间的通孔714可以横向错开。该配置避免或减小了接合期间所施加的机械应力的传递，从而在接合工艺期间保护了下面的结构。此外，可以按对称方式布置通孔714，以促进通过多层结构700的电流密度更均匀。
由半导体衬底708中制造的具有嵌入式双极钳位器件的MOS（例如，利用常规高电压CMOS制造技术）提供ESD保护。通常，钳位结构包括交替正和负掺杂的深阱110、115以及嵌入其中的交替正和负掺杂的浅阱130、135、140、145（任选地由镇流件分隔开），例如，如上文参考图1A-1D描述的那样。在图示的接合焊盘结构700中，ESD保护电路包括两个图1C所示的对称钳位结构100c，在位于中央的深阱115中交叠。从功能上说，该结构包括四个适于从高电力（即漏极）端子720向低电力（即源极）端子722传导过多电流的器件，如箭头724所示。通常，钳位结构可以包括更多或更少器件。掺杂区域平行布置，且优选沿其宽度（即，平行于掺杂不同的区域之间的边界且与跨器件结的方向垂直的方向）伸长。为了跨钳位结构均匀分布所分流的电流，对称布置是优选的。因此，钳位结构典型地至少包括两个器件（例如，一个结构100c）。更多数量的器件可用于改善钳位结构的集体电流承载能力。
可以在半导体层708之上的图案化第一金属层706（“M1”）中实现漏极和源极端子720、722。图8示出该层的俯视图。漏极端子720形成与钳位器件的漏极区域对准的窄且细长的导电岛（或者单个导电岛，如果使用仅有两个钳位器件的结构的话，例如结构100c）。导电岛具有与它们相关联的互连通孔714的阵列。典型宽度在30到100μm的范围，典型长度数μm左右（例如3-6）。源极端子722占据漏极端子720之间和周围较大的连续区域，并且合并到电力返回总线810中。漏极和源极端子720、722由电介质材料分隔开。晶体管栅极160位于电介质填充的间隙空间中每个漏极端子720两侧，在与漏极端子720相同的方向上伸长。
通孔714将漏极端子720连接到第二金属层704c（“M2”）。在正常运行状态下（即没有过大电压），从接合焊盘顶层702通过居间层704a、704b向M2层704c传导电源电流，M2层包含电源总线，电源总线向核心电路和/或相邻的接合焊盘结构输送电流。（在接合焊盘连接到输入/输出引脚的情况下，替代地，M2层包括信号总线，信号总线从接合焊盘向核心电路输送信号电流。）在电源（或信号）总线中流向核心电路的电流可以垂直于电力返回总线（即，离开或进入图7的页面，且在图8中向上或向下流动）。替代地或额外地，电流可以在与IC周边附近的电力返回总线平行的电源总线中流动。不过，在发生过大电压时，通过M1层706中的岛720和钳位晶体管将电流分流到电力返回总线810。因为晶体管的宽度大，所以它们的电流承载能力也大。此外，由于晶体管的宽度取向为垂直于电力返回总线810，所以可以通过总线810有效地消散所分流的电流。
电力返回总线810通常在多个接合焊盘之间共享。例如，它可以沿着芯片的整个周边行进，接合焊盘通常沿芯片周边定位。电源总线可以类似地在接合焊盘之间共享。不过，集成电路常常包括低电压和高电压器件，因此包括低电压和高电压电源总线以及用于低电压和高电压连接的接合焊盘。在这种情况下，可以在低电压接合焊盘附近敷设低电压电源总线，反之亦然。（电力返回总线仍可在低电压和高电压部件之间共享。）备选地，为了优化IC空间，改善可靠性，使电力导轨中下降的电压最小化并减少生产成本，低电压电源总线可以经过高电压接合焊盘。
图9和10A-10C示出便于通过高电压接合焊盘敷设低电压高电力总线的接合焊盘实施例。如图9所示，本示范性接合焊盘结构900的截面与图7所示接合焊盘结构700的截面的不同之处在于第二金属层902（M2）的结构，第二金属层902包括由连续的金属区域906围绕的导电岛904。漏极端子720（即M1层706中的导电岛）通过通孔714、通过M2层902中的导电岛904连接到第三金属层704b（“M3”）。在该实施例中，高电压电源总线位于M3层中。另一方面，导电区域902不连接到其他金属层706、704，且充当低电压高电力总线的一部分。
图10A和10B分别示出第一金属层706（M1）和第二金属层902（M2）的俯视图，其进一步示出了电力总线的布置。虚线1000表示截取图9所示截面的地方。在M1层706（图10A）中，源极端子722连接到电力返回总线1002。不过，与图8所示的接合焊盘实施例对照，连接仅占用接合焊盘结构的宽度的一半。在M2层902（图10B）中，连续的导电区域906合并到低电压电源返回总线1004中，其类似地仅占用接合焊盘的宽度的一半。导电岛720与M1层706和M2层902二者都电隔离。图10C示出这两层706、902的叠加，进一步示出高电压电源总线1006，其位于M3层704b中并连接到M3层704b。高电压电源总线1006可以取向为平行于导电岛，如图所示。
已经描述了本发明的某些实施例，对于本领域普通技术人员而言将显然的是，可以使用包含这里公开的概念的其他实施例而不脱离本发明的精神和范围。因此，在所有方面都要将所述实施例视为仅仅是例示性而非限制性的。

Claims (34)

1.一种包括接合焊盘结构的装置，所述接合焊盘结构包括：
衬底，包括多个平面型过压钳位器件，所述过压钳位器件包括高压侧区域和低压侧区域，每个器件都沿在第一方向上的其宽度伸长；
设置于所述衬底之上的第一图案化金属层，包括(i)至少一个导电岛，沿所述第一方向伸长并与所述高压侧区域对准且电连接到所述高压侧区域，以及(ii)导电区域，围绕所述至少一个导电岛并与所述低压侧区域电连接；
至少一个第二金属层，其设置于所述第一图案化金属层之上且电连接到所述至少一个导电岛；以及
第一总线，取向得基本垂直于所述第一方向并至少包括围绕所述至少一个导电岛的所述导电区域的一部分，
其中所述平面型过压钳位器件配置成在过压状况下从所述至少一个导电岛向所述第一总线分流电流。
2.根据权利要求1所述的装置，其中，所述第一总线是电力返回总线。
3.根据权利要求1所述的装置，还包括第二总线，其至少包括所述至少一个第二金属层的一部分。
4.根据权利要求3所述的装置，其中，所述第二总线是电源总线或信号总线之一。
5.根据权利要求3所述的装置，其中所述第二总线取向为基本平行于所述第一方向。
6.根据权利要求1所述的装置，还包括顶金属层，其设置于所述至少一个第二金属层之上并包括用于接合到导线的接合区域。
7.根据权利要求1所述的装置，其中，所述至少一个第二金属层包括下图案化金属层和上连续金属层。
8.根据权利要求7所述的装置，还包括第二总线和第三总线，该第二总线至少包括所述下图案化金属层的一部分，该第三总线至少包括所述上连续金属层的一部分。
9.根据权利要求1所述的装置，其中，所述平面型过压钳位器件关于沿所述第一方向的轴是镜像对称的。
10.根据权利要求1所述的装置，其中，所述衬底包括偶数个平面型过压钳位器件。
11.根据权利要求1所述的装置，其中，所述平面型过压钳位器件包括双极结晶体管。
12.根据权利要求1所述的装置，其中，所述平面型过压钳位器件包括MOS结构。
13.根据权利要求12所述的装置，其中，所述MOS结构每个都包括：
在所述高压侧区域中的第一导电类型的轻掺杂第一深区域；
在所述低压侧区域中、在所述第一深区域的相反两侧与其相邻的、第二导电类型的轻掺杂第二深区域；
形成于所述第一深区域中、第一导电类型的重掺杂第一浅漏极区域，以及在所述第一浅漏极区域的相反两侧、第二导电类型的重掺杂第二浅区域；以及
形成于每个所述第二深区域中的第一导电类型的重掺杂第三浅源极区域，
所述第一浅漏极区域、第二浅区域和第三浅源极区域沿所述第一方向伸长。
14.根据权利要求13所述的装置，其中，所述第二浅区域电连接到所述至少一个导电岛。
15.根据权利要求14所述的装置，其中，所述第一浅漏极区域电连接到所述至少一个导电岛。
16.根据权利要求13所述的装置，其中，所述第三浅源极区域电连接到围绕所述至少一个导电岛的所述导电区域。
17.根据权利要求16所述的装置，其中，所述MOS结构还包括形成于所述第二深区域中的重掺杂第四浅区域，所述第三浅源极区域位于所述第二和第四浅区域之间。
18.根据权利要求17所述的装置，其中，所述第四浅区域电连接到围绕所述至少一个导电岛的所述导电区域。
19.根据权利要求13所述的装置，其中，所述MOS结构还包括栅极结构，每个栅极结构包括绝缘层和设置于所述绝缘层上的栅电极，所述栅极结构的至少一些部分交叠所述第二深区域。
20.根据权利要求13所述的装置，其中，所述MOS结构还包括隔离屏障。
21.根据权利要求13所述的装置，其中所述第二浅区域、所述第一和第二深区域以及所述第三浅源极区域集体具有晶闸管型响应。
22.一种包括接合焊盘结构的装置，所述接合焊盘结构包括：
(a)衬底，具有多个平面型MOS结构，该MOS结构能用作集成于其中的电压钳位器，每个电压钳位器包括：
(i)栅极结构；
(ii)在所述栅极结构第一侧的第一导电类型的第一重掺杂区域；以及
(iii)在所述栅极结构第二侧的第一导电类型的第二重掺杂区域，其中所述第二重掺杂区域通过(A)第二导电类型的第三重掺杂区域和(B)间隔件或镇流件中的至少一种与所述栅极结构分隔开；
(b)设置于所述衬底之上的第一金属层，包括电连接到所述第二重掺杂区域的至少一个导电岛和围绕所述至少一个导电岛并电连接到所述第一重掺杂区域的导电区域；以及
(c)至少一个第二金属层，其设置于所述第一金属层之上且电连接到所述至少一个导电岛。
23.根据权利要求22所述的装置，还包括顶金属层，其设置于所述至少一个第二金属层之上并电连接到所述至少一个第二金属层。
24.根据权利要求22所述的装置，其中，所述至少一个导电岛和所述平面型MOS结构的掺杂区域沿第一方向伸长。
25.根据权利要求24所述的装置，还包括电力返回总线，其取向为基本垂直于所述第一方向并至少包括围绕所述至少一个导电岛的所述导电区域的一部分。
26.根据权利要求25所述的装置，其中所述平面型MOS结构配置成在过压状况下从所述至少一个导电岛向电力返回总线分流电流。
27.一种制造接合焊盘结构的方法，所述方法包括：
提供衬底，所述衬底包括多个平面型过压钳位器件，所述过压钳位器件包括高压侧区域和低压侧区域，每个器件都沿在第一方向上的其宽度伸长；
在所述衬底之上形成第一图案化金属层，所述第一图案化金属层包括(i)至少一个导电岛，沿所述第一方向伸长并与所述高压侧区域对准且电连接到所述高压侧区域，以及(ii)导电区域，围绕所述至少一个导电岛并与所述低压侧区域电连接；
形成第一总线，该第一总线取向为基本垂直于所述第一方向并至少包括围绕所述至少一个导电岛的所述导电区域的一部分，其中所述平面型过压钳位器件配置成在过压状况下从所述至少一个导电岛向所述第一总线分流电流；以及
在所述第一图案化金属层之上形成至少一个第二金属层，其中所述至少一个第二金属层电连接到所述至少一个导电岛。
28.根据权利要求27所述的方法，还包括形成第二总线，所述第二总线至少包括所述至少一个第二金属层的一部分。
29.根据权利要求28所述的方法，其中，形成所述第二总线包括形成取向得基本平行于所述第一方向的所述第二总线。
30.根据权利要求27所述的方法，还包括在所述至少一个第二金属层之上形成顶金属层，其中所述顶金属层包括用于接合到导线的接合区域。
31.根据权利要求27所述的方法，其中，形成所述至少一个第二金属层包括形成下图案化金属层和上连续金属层。
32.根据权利要求31所述的方法，还包括形成第二总线和第三总线，所述第二总线至少包括所述下图案化金属层的一部分，所述第三总线至少包括所述上连续金属层的一部分。
33.根据权利要求27所述的方法，其中，所述平面型过压钳位器件包括MOS结构。
34.根据权利要求33所述的方法，其中所述MOS结构每个都包括：
在所述高压侧区域中的第一导电类型的轻掺杂第一深区域；
在所述低压侧区域中、在所述第一深区域的相反两侧与其相邻的、第二导电类型的轻掺杂第二深区域；
形成于所述第一深区域中、第一导电类型的重掺杂第一浅漏极区域，以及在所述第一浅漏极区域的相反两侧、第二导电类型的重掺杂第二浅区域；以及
形成于每个所述第二深区域中的第一导电类型的重掺杂第三浅源极区域，
所述第一浅漏极区域、第二浅区域和第三浅源极区域沿所述第一方向伸长。
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