JP4995455B2 - 半導体装置 - Google Patents

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俊輔 豊嶋
和夫 坂本
直純 森野
一雄 田中
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Description

本発明は、半導体装置に関し、特に、ボンディングパッドを有する半導体装置に適用して有効な技術に関する。
例えば、単結晶シリコンなどからなる半導体ウエハに種々の半導体集積回路を形成した後、ダイシングにより半導体ウエハを各半導体チップに分離することにより、チップ状の半導体装置が製造される。半導体装置の主面には、外部端子としてのボンディングパッドが、半導体装置の外周部に沿って複数設けられている。
特開平９−２８３６３２号公報（特許文献１）には、半導体チップの外周部に沿ってボンディングパッドを複数列千鳥状に配置した、３層以上の配線層を有する半導体集積回路装置において、内側の列のボンディングパッドと内部回路とを電気的に接続する第１の引き出し配線を、少なくとも最上層の配線を含む１層または複数層の配線で構成し、外側の列のボンディングパッドと内部回路とを電気的に接続する第２の引き出し配線を、第１の引き出し配線とは別層の複数層の配線で構成する技術が記載されている。
また、特開２００３−１６３２６７号公報（特許文献２）には、セル部と、セル部を囲むように形成されたバッファ回路部とを備えた半導体装置において、複数のボンディングパッドは、バッファ回路部の外周部上、および、バッファ回路部上にそれぞれ形成され、バッファ回路部の外周部上、および、バッファ回路部上に、千鳥状に配置させた技術が記載されている。
特開平９−２８３６３２号公報 特開２００３−１６３２６７号公報
本発明者の検討によれば、次のことが分かった。
近年、半導体装置の小型化や多端子化が要求されてきている。ボンディングパッドを千鳥配列で配置すれば、ボンディングパッドの実効的なピッチが縮小されるため、同一サイズの半導体装置に対して、より多くのボンディングパッドを形成することができ、半導体装置の多端子化が可能になる。
また、各ボンディングパッドに対して、入出力回路が設けられ、半導体装置の外周部に沿って、電源配線が形成される。入出力回路は、半導体装置を構成する半導体基板上に形成された種々の素子などにより構成され、この入出力回路にボンディングパッドや電源配線が必要に応じて接続される。ボンディングパッドは最上層の金属層により形成されるので、入出力回路を構成する素子に接続する配線を、最上層まで引き上げて、ボンディングパッド用の金属層に接続しなければならない。この引き上げ部を入力回路形成領域の端部に設け、ボンディングパッドをその引き上げ部よりも更に外側に配置すると、ボンディングパッドの分だけ半導体装置の平面寸法を大きくする必要がある。特に、ボンディングパッドを千鳥配列とした場合には、内周側のボンディングパッドは、上記引き上げ部よりも内側に配置できるが、外周側のボンディングパッドは上記引き上げ部よりも外側に配置しなければならないので、外周側のボンディングパッドの分だけ、半導体装置の平面寸法を大きくする必要が生じる。これは、半導体装置の小型化には不利となる。
また、電源配線とボンディングパッドとを同一層の金属層により形成する場合、入出力回路を避けて電源配線を配設しようとすると、電源配線の配線幅が細くなり、電流密度が低下し、また、電流密度を保つために電源配線の配線幅を太くすると、半導体装置の平面寸法が増加してしまう。これは、半導体装置の小型化には不利となる。
本発明の目的は、半導体装置の寸法（平面寸法）を縮小できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、半導体基板上に形成されてボンディングパッドに電気的に接続される保護素子上を第１および第２電源配線が通り、前記第１および第２電源配線よりも下層に位置して前記保護素子と電気的に接続された第１配線を、前記第１電源配線と第２電源配線の間の引き出し領域で前記第１および第２電源配線よりも上層に引き出して、前記第１および第２電源配線よりも上層に位置するボンディングパッド用の第１導体層と電気的に接続したものである。
また、本発明は、半導体基板上に形成されてボンディングパッドに電気的に接続される保護素子がＭＩＳＦＥＴ素子を含んでおり、前記ＭＩＳＦＥＴ素子は第１および第２ＭＩＳＦＥＴ形成領域に形成され、電源配線よりも下層に位置して前記保護素子と電気的に接続された第１配線を、前記第１ＭＩＳＦＥＴ形成領域と前記第２ＭＩＳＦＥＴ形成領域の間の引き出し領域で電源配線よりも上層に引き出して、ボンディングパッド用の第１導体層と電気的に接続したものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置の寸法（平面寸法）を縮小することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図や斜視図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
図１は、本発明の一実施の形態である半導体装置１の平面図（全体平面図）である。なお、図１は平面図であるが、図面を見易くするために、電源配線５、接地配線６、接地配線７および電源配線８にハッチングを付してある。
半導体装置（半導体チップ）１は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に種々の半導体集積回路やボンディングパッド４を形成した後、ダイシングなどにより半導体基板をチップ状の各半導体装置（半導体チップ）１に分離することなどにより、形成されている。従って、半導体装置１は、半導体チップである。
半導体装置１の主面２の中央部には、コア領域（セル部、内部回路形成領域）３が配置されている。コア領域３には、種々の半導体集積回路（内部回路）が形成されている。例えば、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを所定数組み合わせて構成された基本セルが多数マトリクス状に配置されてコア領域３が構成されており、各基本セル内のＭＩＳＦＥＴおよび基本セル間を論理設計に基づいて結線することにより、所望の論理機能を実現している。
半導体装置１の主面２には、外周部に沿って、複数のボンディングパッド（パッド電極、外部端子、外部接続端子）４が配置されている。各ボンディングパッド４は、外部装置との電気的な接続を取るための、半導体装置１の外部端子（外部接続用端子、入出力端子）として機能することができる。
また、半導体装置１の主面２のコア領域３の外側に、コア領域３用の電源配線５および接地配線（グランド配線）６が配置され、更に外側に、入出力（Ｉ／Ｏ）用の接地配線（グランド配線）７および電源配線８が配置されている。電源配線５、接地配線６、接地配線７および電源配線８は、いずれも半導体装置１の主面２の外周部に沿って（すなわち後述のＹ方向に）延在しているが、半導体装置１の主面２において、コア領域３よりも外側（半導体装置１の主面２の外周側、すなわち端部２ａ側）に配置されており、コア領域３用の電源配線５および接地配線６は、入出力用の接地配線７および電源配線８よりも内側（半導体装置１の主面２の内部側）に配置されている。例えば、電源配線５、接地配線６、接地配線７および電源配線８が、内側から順に配置されている。
コア領域３用の電源配線５は、コア領域３の回路または素子などに、電源電位（固定電位、基準電位）を供給する配線であり、コア領域３用の接地配線６は、コア領域３の回路または素子などに、接地電位（グランド電位）を供給する配線である。また、接地配線７は、後述する入出力回路１１に接地電位を供給する配線であり、電源配線８は、入出力回路１１に電源電位（固定電位、基準電位）を供給する配線である。半導体装置１に対して電源を入れたときに、電源配線５、接地配線６、接地配線７および電源配線８には、それぞれ一定の電圧が印加された状態となる。例えば、半導体装置１に対して電源を入れたときに、接地配線６および接地配線７には、接地電位が供給された状態となり、電源配線５と電源配線８には、互いに異なる電源電位（固定電位、基準電位）が供給された状態となる。
また、接地配線６，７には接地電位（グランド電位）を供給すればより好ましいが、接地電位（グランド電位）ではない電源電位（固定電位、基準電位）を供給することもできる。この場合、少なくとも、接地配線６には、電源配線５とは異なる電源電位を供給し、接地配線７には、電源配線８とは異なる電源電位を供給する。従って、電源配線５，８だけでなく、接地配線６，７も電源配線とみなすこともできる。例えば、接地配線７と電源配線８の一方を第１電源配線（第１電位の電源配線）とみなし、他方を第２電源配線（第１電位とは異なる第２電位の電源配線）とみなすこともできる。また、電源配線５と接地配線６の一方を第３電源配線（第３電位の電源配線）とみなし、他方を第４電源配線（第３電位とは異なる第４電位の電源配線）とみなすこともできる。
半導体装置１の主面に設けられた複数のボンディングパッド４は、半導体装置１の各辺に沿って２列に配置され、各列間でボンディングパッド４の位置が半ピッチずれており、いわゆる千鳥配列で配置されている。例えば、複数のボンディングパッド４は、半導体装置１の各辺に沿って２列に配置され、各列間でボンディングパッド４の位置が半ピッチずれており、半導体装置１の端部２ａに近い側の第１ボンディングパッド４ａと、第１ボンディングパッド４ａよりも半導体装置１の内部寄りに位置する第２ボンディングパッド４ｂとが、交互に配置されている。ボンディングパッド４を千鳥配列で配置すれば、ボンディングパッド４の実効的なピッチが縮小されるため、同一サイズの半導体装置に対して、より多くのボンディングパッドを形成することができ、半導体装置の多端子化が可能になる。
図２〜図５は、本実施の形態の半導体装置１の要部平面図であり、半導体装置１の周辺部近傍が示されている。図６〜図９は、本実施の形態の半導体装置１の要部断面図である。図１０は、本実施の形態の半導体装置１の入出力回路１１を示す回路図（等価回路図）である。図２〜図５は、いずれも同じ領域が示されているが、図２では、入出力回路１１および回路１５の平面レイアウトが示され、図３は、図２に電源配線５、接地配線６、接地配線７および電源配線８を加えた図に対応し、図４は、図２に電源配線５、接地配線６、導体層５１およびボンディングパッド４を加えた図に対応し、図５は、入出力回路１１、電源配線５、接地配線６、接地配線７、電源配線８、導体層５１およびボンディングパッド４の平面レイアウトが示されている。また、図２のＡ−Ａ線の断面が図６にほぼ対応し、図２のＢ−Ｂ線の断面が図７にほぼ対応し、図２のＣ−Ｃ線の断面が図８にほぼ対応し、図２のＤ−Ｄ線の断面が図９にほぼ対応する。
半導体装置１の主面２には、外周部に沿って、複数の入出力回路（入出力回路部、入出力バッファ回路、バッファ回路、Ｉ／Ｏ回路、Ｉ／Ｏバッファ回路）１１が配置されており、各入出力回路１１の近傍にその入出力回路１１に対応するボンディングパッド４が配置され、各ボンディングパッド４が各入出力回路１１にそれぞれ電気的に接続されている。複数のボンディングパッド４および複数の入出力回路１１は、上記コア領域３の周囲に、コア領域３を取り囲むように配置されている。
図１０の回路図からも分かるように、入出力回路１１は、出力用（出力制御用、入出力制御用）のｎチャネル型ＭＩＳＦＥＴＱｎ１（以下ｎＭＩＳＦＥＴＱｎ１と呼ぶ）と、出力用（出力制御用、入出力制御用）のｐチャネル型ＭＩＳＦＥＴＱｐ１（以下ｐＭＩＳＦＥＴＱｐ１と呼ぶ）と、保護用の抵抗素子Ｒ１，Ｒ２と、保護用のダイオード素子Ｄ１，Ｄ２とを有している。また、ボンディングパッド４は、入出力回路１１を介して、入出力用の接地配線７および電源配線８に電気的に接続されている。
ボンディングパッド４は、入出力回路１１に電気的に接続されており、入出力回路１１を介して接地配線７および電源配線８に電気的に接続されている。具体的には、ボンディングパッド４は、抵抗素子Ｒ１を介して、ｎＭＩＳＦＥＴＱｎ１のソースまたはドレインの一方（ここではドレイン）に電気的に接続され、また、抵抗素子Ｒ２を介して、ｐＭＩＳＦＥＴＱｐ１のソースまたはドレインの一方（ここではドレイン）に電気的に接続されている。ｎＭＩＳＦＥＴＱｎ１のソースまたはドレインの他方（ここではソース）は、入出力用の接地配線７に電気的に接続され、ｐＭＩＳＦＥＴＱｐ１のソースまたはドレインの他方（ここではソース）は、入出力用の電源配線８に電気的に接続されている。ｎＭＩＳＦＥＴＱｎ１およびｐＭＩＳＦＥＴＱｐ１のゲート電極は、回路１５またはコア領域３の回路または素子などに電気的に接続されている。更に、ボンディングパッド４は、ダイオード素子Ｄ１を介して、接地配線７に電気的に接続され、また、ダイオード素子Ｄ２を介して、電源配線８に電気的に接続されている。
入出力回路１１を構成する素子のうち、ダイオード素子Ｄ１，Ｄ２と抵抗素子Ｒ１，Ｒ２は、保護用の素子（保護素子）として機能することができる。例えば、ボンディングパッド４にサージ（ＥＳＤサージ）などが入力されたときには、抵抗素子Ｒ１，Ｒ２によりｎＭＩＳＦＥＴＱｎ１およびｐＭＩＳＦＥＴＱｐ１へのサージの入力を防止し、ダイオード素子Ｄ１またはダイオード素子Ｄ２を介して接地配線７または電源配線８にサージを逃がすことができる。すなわち、ｎＭＩＳＦＥＴＱｎ１およびｐＭＩＳＦＥＴＱｐ１にサージ（ＥＳＤサージ）が入力されるのを、ダイオード素子Ｄ１，Ｄ２および抵抗素子Ｒ１，Ｒ２により防止し、ｎＭＩＳＦＥＴＱｎ１およびｐＭＩＳＦＥＴＱｐ１などを保護することができる。このように、ボンディングパッド４には、保護素子（ダイオード素子Ｄ１，Ｄ２および抵抗素子Ｒ１，Ｒ２）が電気的に接続されており、これら保護素子は、後述する半導体基板３０上に形成されている。
また、入出力回路１１を構成する素子のうち、ｎＭＩＳＦＥＴＱｎ１およびｐＭＩＳＦＥＴＱｐ１は、出力制御用（入出力制御用）の素子として機能することができる。例えば、ｎＭＩＳＦＥＴＱｎ１のオン状態とオフ状態および／またはｐＭＩＳＦＥＴＱｐ１のオン状態とオフ状態により、ボンディングパッド４からの出力（入出力）を制御することができる。
また、図１０のｎＭＩＳＦＥＴＱｎ１およびｐＭＩＳＦＥＴＱｐ１の接続関係は、入出力回路１１が出力回路で、ボンディングパッド４が信号の出力用のボンディングパッドの場合に適用すれば、好適である。入出力回路１１が入力回路で、ボンディングパッド４が信号の入力用のボンディングパッドの場合は、ｎＭＩＳＦＥＴＱｎ１およびｐＭＩＳＦＥＴＱｐ１の接続関係を図１０から変更することもできる。例えば、ボンディングパッド４は、抵抗素子Ｒ１を介して、ｎＭＩＳＦＥＴＱｎ１のゲート電極に電気的に接続され、また、抵抗素子Ｒ２を介して、ｐＭＩＳＦＥＴＱｐ１のゲート電極に電気的に接続することもできる。この場合、ｎＭＩＳＦＥＴＱｎ１のソースまたはドレインの一方が、接地配線７に電気的に接続され、ｐＭＩＳＦＥＴＱｐ１のソースまたはドレインの一方が、電源配線８に電気的に接続され、ｎＭＩＳＦＥＴＱｎ１のソースまたはドレインの他方とｐＭＩＳＦＥＴＱｐ１のソースまたはドレインの他方は、回路１５またはコア領域３の回路または素子などに電気的に接続すればよい。このように、ｎＭＩＳＦＥＴＱｎ１およびｐＭＩＳＦＥＴＱｐ１の接続関係を変更した場合であっても、本実施の形態を適用できる。従って、本実施の形態は、ボンディングパッド４が信号の入力または出力あるいは入出力用のボンディングパッドである場合などに適用すれば、好適である。
図２〜図９に示されるように、ｎＭＩＳＦＥＴ形成領域２１と、抵抗素子形成領域２２と、ダイオード素子形成領域２３と、引き出し領域２４と、ダイオード素子形成領域２５と、抵抗素子形成領域２６と、ｐＭＩＳＦＥＴ形成領域２７とが、半導体装置１の主面２の周辺部において、内側（半導体装置１の主面２の内側）から外周側（半導体装置１の主面２の端部２ａ側）に向かう方向、すなわち図２〜図６のＸ方向に、順に配置されている。図２〜図６のＹ方向は、半導体装置１の主面２の四辺（端部２ａ）に沿った（平行な）方向であり、Ｘ方向は、Ｙ方向と直行（交差）する方向であり、このＸ方向に沿って（平行に）、ｎＭＩＳＦＥＴ形成領域２１、抵抗素子形成領域２２、ダイオード素子形成領域２３、引き出し領域２４、ダイオード素子形成領域２５、抵抗素子形成領域２６およびｐＭＩＳＦＥＴ形成領域２７が順に配置されている。また、接地配線７および電源配線８の延在方向はＹ方向となるので、接地配線７および電源配線８の延在方向（Ｙ方向）に交差（好ましくは直交）する方向（Ｘ方向）に、ｎＭＩＳＦＥＴ形成領域２１、抵抗素子形成領域２２、ダイオード素子形成領域２３、引き出し領域２４、ダイオード素子形成領域２５、抵抗素子形成領域２６およびｐＭＩＳＦＥＴ形成領域２７が順に配置された状態となっている。
このうち、ｎＭＩＳＦＥＴ形成領域２１は、上記ｎＭＩＳＦＥＴＱｎ１に対応するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された領域であり、抵抗素子形成領域２２は、上記抵抗素子Ｒ１に対応する抵抗素子が形成された領域であり、ダイオード素子形成領域２３は、上記ダイオード素子Ｄ１に対応するダイオード素子が形成された領域である。また、ダイオード素子形成領域２５は、上記ダイオード素子Ｄ２に対応するダイオード素子が形成された領域であり、抵抗素子形成領域２６は、上記抵抗素子Ｒ２に対応する抵抗素子が形成された領域であり、ｐＭＩＳＦＥＴ形成領域２７は、上記ｐＭＩＳＦＥＴＱｐ１に対応するＭＩＳＦＥＴが形成された領域である。従って、ｎＭＩＳＦＥＴ形成領域２１（ｎＭＩＳＦＥＴＱｎ１）、抵抗素子形成領域２２（抵抗素子Ｒ１）、ダイオード素子形成領域２３（ダイオード素子Ｄ１）、ダイオード素子形成領域２５（ダイオード素子Ｄ２）、抵抗素子形成領域２６（抵抗素子Ｒ２）およびｐＭＩＳＦＥＴ形成領域２７（ｐＭＩＳＦＥＴＱｐ１）により、入出力回路１１が形成され、この入出力回路１１が、各ボンディングパッド４毎に設けられている。
また、回路１５は、例えばレベルシフタや入出力（ＩＯ）制御論理部などが形成された回路領域であり、入出力回路１１よりも半導体装置１の主面２の内部寄りに設けられている。回路１５上を電源配線５および接地配線６が通っている。
図２〜図９を参照して、半導体装置１の周辺部の構造について、より詳細に説明する。
例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）３０の主面に、ｎＭＩＳＦＥＴ形成領域２１、抵抗素子形成領域２２、ダイオード素子形成領域２３、ダイオード素子形成領域２５、抵抗素子形成領域２６およびｐＭＩＳＦＥＴ形成領域２７が配置され、これら各領域間は、半導体基板３０の主面に形成された素子分離領域３１によって互いに電気的に分離されている。素子分離領域３１は、酸化シリコンなどの絶縁体（フィールド絶縁膜または埋め込み絶縁膜）からなり、例えば、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。
また、半導体基板３０の主面には、ｐ型ウエル（ｐ型半導体領域）３２とｎ型ウエル（ｎ型半導体領域）３３が形成されている。ｐ型ウエル３２は、ｎＭＩＳＦＥＴ形成領域２１、抵抗素子形成領域２２、ダイオード素子形成領域２３を平面的に含む領域に形成され、ｎ型ウエル３３は、ダイオード素子形成領域２５、抵抗素子形成領域２６およびｐＭＩＳＦＥＴ形成領域２７を平面的に含む領域に形成されている。
ｎＭＩＳＦＥＴ形成領域２１では、ｐ型ウエル３２上に、ゲート絶縁膜（図示せず）を介してゲート電極３４が複数本、Ｘ方向に延在するように形成されている。これらのゲート電極３４の両側の領域には、ソース・ドレインとしてのｎ型半導体領域（ｎ型拡散層）３５が形成されている。なお、ｎ型半導体領域３５のうち、ソースまたはドレインの一方（ここではドレイン領域）として機能するのがｎ型半導体領域３５ｄであり、ソースまたはドレインの他方（ここではソース領域）として機能するのが、ｎ型半導体領域３５ｓである。複数本のゲート電極３４は、例えば低抵抗の多結晶シリコン（ドープトポリシリコン）膜からなり、図示しない配線などにより、互いに電気的に接続されている。ゲート電極３４、ゲート電極３４下のゲート絶縁膜（図示せず）およびソース・ドレインとしてのｎ型半導体領域３５（３５ｄ，３５ｓ）により、ｎＭＩＳＦＥＴＱｎ１を構成するｎチャネル型のＭＩＳＦＥＴが形成されている。
ｐＭＩＳＦＥＴ形成領域２７の構成は、ｎＭＩＳＦＥＴ形成領域２１の導電型を逆にしたものとほぼ同じである。すなわち、ｐＭＩＳＦＥＴ形成領域２７では、ｎ型ウエル３３上に、ゲート絶縁膜（図示せず）を介してゲート電極３６が複数本、Ｘ方向に延在するように形成され、これらのゲート電極３６の両側の領域には、ソース・ドレインとしてのｐ型半導体領域（ｐ型拡散層）３７が形成されている。なお、ｐ型半導体領域３７のうち、ソースまたはドレインの一方（ここではドレイン領域）として機能するのがｐ型半導体領域３７ｄであり、ソースまたはドレインの他方（ここではソース領域）として機能するのが、ｐ型半導体領域３７ｓである。複数本のゲート電極３６は、例えば低抵抗の多結晶シリコン（ドープトポリシリコン）膜からなり、図示しない配線などにより、互いに電気的に接続されている。ゲート電極３６、ゲート電極３６下のゲート絶縁膜（図示せず）およびソース・ドレインとしてのｐ型半導体領域３７（３７ｄ，３７ｓ）により、ｐＭＩＳＦＥＴＱｐ１を構成するｐチャネル型のＭＩＳＦＥＴが形成されている。
抵抗素子形成領域２２では、全体的に素子分離領域３１が形成されており、その素子分離領域３１上に、例えば不純物を導入した多結晶シリコン（ドープトポリシリコン）膜からなる複数の抵抗素子３８（抵抗素子Ｒ１を構成する抵抗素子３８）が形成されている。
また、抵抗素子形成領域２６の構成は、抵抗素子形成領域２２とほぼ同様である。すなわち、抵抗素子形成領域２６では、全体的に素子分離領域３１が形成され、その素子分離領域３１上に、例えば不純物を導入した多結晶シリコン（ドープトポリシリコン）膜からなる複数の抵抗素子３９（抵抗素子Ｒ２を構成する抵抗素子３９）が形成されている。
抵抗素子３８，３９は、例えば、半導体基板３０上に不純物を導入した多結晶シリコン膜を形成し、この多結晶シリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成することができる。抵抗素子３８，３９の抵抗値は、抵抗素子３８，３９を構成する多結晶シリコン膜中に導入された不純物の濃度、抵抗素子３８，３９を構成する多結晶シリコン膜の寸法、あるいは、抵抗素子３８，３９に接続するコンタクト部（プラグＰＧ）間の距離などを調整することにより、所望の値に制御されている。
ダイオード素子形成領域２３では、ｐ型ウエル３２上に、ｎ型半導体領域（ｎ型拡散層）４１とｐ型半導体領域（ｐ型拡散層）４２とが平面的に隣り合うように形成されている。例えば、Ｘ方向に延在するｎ型半導体領域４１とｐ型半導体領域４２とが、Ｙ方向に交互に配置されている。ｎ型半導体領域４１とｐ型半導体領域４２との間のＰＮ接合により、ダイオード素子（ダイオード素子Ｄ１を構成するダイオード素子）が形成されている。なお、ｐ型半導体領域４２をｐ型ウエル３２の一部により構成することもできる。
また、ダイオード素子形成領域２５の構成は、ダイオード素子形成領域２３の導電型を逆にしたものとほぼ同じである。すなわち、ダイオード素子形成領域２５では、ｎ型ウエル３３上に、ｐ型半導体領域（ｐ型拡散層）４３とｎ型半導体領域（ｎ型拡散層）４４とが平面的に隣り合うように形成されており、ｐ型半導体領域４３とｎ型半導体領域４４との間のＰＮ接合により、ダイオード素子（ダイオード素子Ｄ２を構成するダイオード素子）が形成されている。例えば、Ｘ方向に延在するｐ型半導体領域４３とｎ型半導体領域４４とが、Ｙ方向に交互に配置されている。なお、ｎ型半導体領域４４をｎ型ウエル３３の一部により構成することもできる。
また、半導体基板３０の主面には、ｎＭＩＳＦＥＴ形成領域２１とダイオード素子形成領域２３の周囲に、ガードリングとしてのｐ型半導体領域（ｐ型拡散層）４６が形成されている。また、半導体基板３０の主面には、ダイオード素子形成領域２５とｐＭＩＳＦＥＴ形成領域２７の周囲に、ガードリングとしてのｎ型半導体領域（ｎ型拡散層）４７が形成されている。ｐ型半導体領域４６をｐ型ウエル３２の一部により構成することもでき、また、ｎ型半導体領域４７をｎ型ウエル３３の一部により構成することもできる。
なお、図６および図８は、ｎＭＩＳＦＥＴ形成領域２１のｎ型半導体領域３５ｄ（ドレイン領域）、抵抗素子形成領域２２の抵抗素子３８、ダイオード素子形成領域２３のｎ型半導体領域４１、ダイオード素子形成領域２５のｐ型半導体領域４３、抵抗素子形成領域２６の抵抗素子３９およびｐＭＩＳＦＥＴ形成領域２７のｐ型半導体領域３７ｄ（ドレイン領域）を通る（Ｘ方向の）断面が示されている。また、図７および図９は、ｎＭＩＳＦＥＴ形成領域２１のｎ型半導体領域３５ｓ（ソース領域）、抵抗素子形成領域２２の抵抗素子３８が形成されていない領域、ダイオード素子形成領域２３のｐ型半導体領域４２、ダイオード素子形成領域２５のｎ型半導体領域４４、抵抗素子形成領域２６の抵抗素子３９が形成されていない領域、およびｐＭＩＳＦＥＴ形成領域２７のｐ型半導体領域３７ｓ（ソース領域）を通る（Ｘ方向の）断面が示されている。
半導体基板３０上には、複数の層間絶縁膜と複数の配線層とが形成されており、半導体装置１は半導体基板３０上に多層配線構造を有している。図６〜図９の断面図では、図面を見易くするために、複数の層間絶縁膜と最上層の保護膜（表面保護膜、絶縁膜）とを絶縁膜５０として一体的に示してある。
図６〜図９に示されるように、半導体基板３０の主面上には、第１層配線Ｍ１、第２層配線Ｍ２、第３層配線Ｍ３、第４層配線Ｍ４、第５層配線Ｍ５、第６層配線Ｍ６および第７層配線Ｍ７が、下から順に形成されている。このうち、第１層配線Ｍ１は、例えば、パターニングされたタングステン膜などにより形成され、第２層配線Ｍ２、第３層配線Ｍ３、第４層配線Ｍ４、第５層配線Ｍ５、第６層配線Ｍ６および第７層配線Ｍ７は、例えば、ダマシン法（シングルダマシンまたはデュアルダマシン法）により形成された埋め込み銅配線により形成されている。他の形態として、配線Ｍ２〜Ｍ７をパターニングしたアルミニウム合金膜などからなるアルミニウム配線とすることもできる。
半導体基板３０と第１層配線Ｍ１との間、および各配線Ｍ１〜Ｍ７間には、酸化シリコン膜または低誘電率絶縁膜（いわゆるＬｏｗ−ｋ膜）などからなる層間絶縁膜（絶縁膜５０）が形成されている。また、各配線Ｍ１〜Ｍ７間は、必要に応じて、層間絶縁膜に形成された導電性のプラグＰＧを介して、電気的に接続されている。デュアルダマシン法により配線（Ｍ２〜Ｍ７）を形成した場合は、プラグＰＧは配線（Ｍ２〜Ｍ７）と一体的に形成される。また、第１層配線Ｍ１は、必要に応じて、層間絶縁膜に形成された導電性のプラグＰＧを介して、半導体基板３０の主面に形成された素子（半導体素子または受動素子）に電気的に接続されている。
第７層配線Ｍ７よりも上層に、最上層の金属層（配線層、第８層配線）として、ボンディングパッド４用の導体層（導体膜、金属層）５１が形成されており、この導体層５１により、ボンディングパッド４が形成されている。導体層５１は、例えば、パターニングされたアルミニウム合金膜（金属層）などにより形成されている。導体層５１と第７層配線との間には、層間絶縁膜（図示せず）が形成され、導体層５１上には、絶縁体からなる保護膜（絶縁膜５０）が形成され、この保護膜が、半導体装置１の最上層膜（表面膜）となる。導体層５１のうち、保護膜に形成された開口部５２から露出する部分により、ボンディングパッド４が形成される。従って、ボンディングパッド４と導体層５１は一体的に形成されており、導体層５１の一部がボンディングパッド４となっている。すなわち、導体層５１の一部によりボンディングパッド４が形成されている。
接地配線７と電源配線８は、第４層配線Ｍ４、第５層配線Ｍ５、第６層配線Ｍ６および第７層配線Ｍ７とそれら配線Ｍ４，Ｍ５，Ｍ６，Ｍ７間を接続するプラグＰＧにより形成されている。接地配線７および電源配線８は、半導体装置１の外周部（四辺）に沿って延在しているので、Ｙ方向に沿って延在している。
ダマシン法は、層間絶縁膜に形成した配線開口部内を埋めるように層間絶縁膜上に導体膜を形成し、ＣＭＰ法などで配線開口部外部の導体膜を除去し、配線開口部内に導体膜を埋め込むことで埋め込み配線を形成する手法であるが、配線開口部の幅が大きすぎると、ＣＭＰ時のディッシングなどが生じる可能性がある。このため、図６〜図９では、接地配線７を形成する配線のうち、同層の配線を複数に分割して形成し、それらを総合して接地配線７を構成し、同様に、電源配線８を形成する配線のうち、同層の配線を複数に分割し、それらを総合して電源配線８を構成している。これにより、ダマシン法のＣＭＰ時のディッシングなどを防止することができる。なお、図３および図５では、図面を見易くするために、接地配線７および電源配線８を、それぞれ一体的なパターンとして図示している。接地配線７および電源配線８を、ダマシン法を用いずにアルミニウム配線などにより形成する場合は、接地配線７を形成する配線のうち、同層の配線を一体的に形成することもでき、同様に、電源配線８を形成する配線のうち、同層の配線を一体的に形成することもできる。
また、接地配線７および電源配線８は、入出力回路１１形成領域上を通るようにＹ方向に延在している。すなわち、入出力回路１１を形成するｎＭＩＳＦＥＴ形成領域２１、抵抗素子形成領域２２、ダイオード素子形成領域２３、ダイオード素子形成領域２５、抵抗素子形成領域２６およびｐＭＩＳＦＥＴ形成領域２７上を通るように半導体装置１の外周部に沿ってＹ方向に延在している。本実施の形態では、半導体装置１の主面２において、接地配線７および電源配線８は、いずれも半導体装置１の主面２の外周部に沿って延在しているが、接地配線７の外側（半導体装置１の主面２の外周側）に電源配線８が配置されている。このため、ｎＭＩＳＦＥＴ形成領域２１、抵抗素子形成領域２２およびダイオード素子形成領域２３上を接地配線７が通り、ダイオード素子形成領域２５、抵抗素子形成領域２６およびｐＭＩＳＦＥＴ形成領域２７上を電源配線８が通っている。他の形態として、接地配線７と電源配線８の位置を入れ換える（内側が電源配線８で外側が接地配線７とする）こともできるが、この場合は、ｎＭＩＳＦＥＴ形成領域２１、抵抗素子形成領域２２、ダイオード素子形成領域２３、引き出し領域２４、ダイオード素子形成領域２５、抵抗素子形成領域２６およびｐＭＩＳＦＥＴ形成領域２７の配列の順番も逆にすれば、より好ましい。
ボンディングパッド４およびボンディングパッド４形成用の導体層５１は、接地配線７および電源配線８よりも上層に位置している。また、導体層５１は、接地配線７および電源配線８よりも上層に位置してボンディングパッド４に電気的に接続された導体層とみなすことができる。
ボンディングパッド４、接地配線７、電源配線８、ｎＭＩＳＦＥＴ形成領域２１のＭＩＳＦＥＴ、抵抗素子形成領域２２，２６の抵抗素子３８（Ｒ１），３９（Ｒ２）、ダイオード素子形成領域２３，２５のダイオード素子（Ｄ１，Ｄ２）、およびｐＭＩＳＦＥＴ形成領域２７のＭＩＳＦＥＴが、図２〜図９に示されるように必要に応じてプラグＰＧ、配線Ｍ１〜Ｍ７および導体層５１を介して電気的に接続されて、図１０に示されるような回路構成の入出力回路１１が形成されている。
接地配線７および電源配線８は、半導体装置１の外周部に沿ってＹ方向にそれぞれ延在しているが、本実施の形態では、接地配線７と電源配線８の間に、配線５３の引き出し領域（配線引き出し領域、配線引き上げ領域、配線取り出し領域、パッド取り出し部）２４が設けられている。引き出し領域２４は、半導体基板３０上に形成された素子（ここでは入出力回路１１を構成する保護素子である抵抗素子Ｒ１，Ｒ２およびダイオード素子Ｄ１，Ｄ２）に電気的に接続されかつ接地配線７および電源配線８よりも下層に位置する配線５３（第１配線）を、接地配線７および電源配線８よりも上層に引き出し（取り出し、引き上げ）て、ボンディングパッド４用の導体層５１に接続する領域（部分）である。
すなわち、配線５３は、半導体基板３０上に形成された、入出力回路１１を構成する保護素子（ここでは抵抗素子形成領域２２，２６の抵抗素子３８，３９（Ｒ１，Ｒ２）およびダイオード素子形成領域２３，２５のダイオード素子（Ｄ１，Ｄ２））にプラグＰＧなどを介して電気的に接続されている。この配線５３は、ボンディングパッド４、導体層５１、接地配線７および電源配線８よりも下層の配線であり、例えば、第１層配線Ｍ１、第２層配線Ｍ２および第３層配線Ｍ３とそれら配線Ｍ１，Ｍ２，Ｍ３間を接続するプラグＰＧにより形成されている。
配線５３は、接地配線７および電源配線８よりも下層に位置するが、配線５３をプラグＰＧで接続した半導体基板３０上の保護素子（抵抗素子Ｒ１，Ｒ２およびダイオード素子Ｄ１，Ｄ２）はボンディングパッド４に電気的に接続する必要があるので、配線５３を接地配線７および電源配線８よりも上層に引き出して（引き上げて、取り出して）、ボンディングパッド４用の導体層５１に電気的に接続しなければならない。そこで、本実施の形態では、接地配線７と電源配線８の間の引き出し領域２４で、配線５３を接地配線７および電源配線８よりも上層に引き出して導体層５１に電気的に接続している。従って、引き出し領域２４は、導体層５１と配線５３との間を電気的に接続する部分（導体部）であり、例えば第２層配線Ｍ２、第３層配線Ｍ３、第４層配線Ｍ４、第５層配線Ｍ５、第６層配線Ｍ６、第７層配線Ｍ７および導体層５１とそれらの間を電気的に接続するプラグＰＧとからなる。
また、ｎＭＩＳＦＥＴ形成領域２１、抵抗素子形成領域２２およびダイオード素子形成領域２３からなるグループと、ｐＭＩＳＦＥＴ形成領域２７、抵抗素子形成領域２６およびダイオード素子形成領域２５からなるグループとの間に、引き出し領域２４が配置され、そこで配線５３を接地配線７および電源配線８よりも上層に引き出して導体層５１に電気的に接続しているとみなすこともできる。また、入出力回路１１のｎＭＩＳＦＥＴ形成領域２１とｐＭＩＳＦＥＴ形成領域２７との間に引き出し領域２４が配置されているとみなすこともできる。
上記のように、引き出し領域２４を介してボンディングパッド４用の導体層５１に電気的に接続されている配線５３は、図６および図８にも示されるように、抵抗素子形成領域２２の抵抗素子３８の一端、ダイオード素子形成領域２３のｎ型半導体領域４１、ダイオード素子形成領域２５のｐ型半導体領域４３、および抵抗素子形成領域２６の抵抗素子３９の一端にプラグＰＧなどを介して電気的に接続されている。抵抗素子形成領域２２の抵抗素子３８の他端は、第１層配線Ｍ１、第２層配線Ｍ２、第３層配線Ｍ３およびプラグＰＧを介して、ｎＭＩＳＦＥＴ形成領域２１のｎ型半導体領域３５ｄ（ドレイン領域）に電気的に接続されている。抵抗素子形成領域２６の抵抗素子３９の他端は、第１層配線Ｍ１、第２層配線Ｍ２、第３層配線Ｍ３およびプラグＰＧを介して、ｐＭＩＳＦＥＴ形成領域２７のｐ型半導体領域３７ｄ（ドレイン領域）に電気的に接続されている。ｎＭＩＳＦＥＴ形成領域２１のｎ型半導体領域３５ｓ（ソース領域）は、図７および図９にも示されるように、配線５５を介して接地配線７に電気的に接続されている。ｐＭＩＳＦＥＴ形成領域２７のｐ型半導体領域３７ｓ（ソース領域）は、配線５６を介して電源配線８に電気的に接続されている。配線５５と配線５６は、接地配線７および電源配線８よりも下層の配線であり、第１層配線Ｍ１、第２層配線Ｍ２、第３層配線Ｍ３およびプラグＰＧからなるが、配線５３と配線５５と配線５６とは、同層であったとしても、互いに異なる配線である。このようにして、図１０のような回路構成が実現されている。
また、本実施の形態では、複数のボンディングパッド４が千鳥配列で配置されている。すなわち、複数のボンディングパッド４は、半導体装置１の各辺に沿って２列に配置され、各列間でボンディングパッド４の位置が半ピッチずれており、半導体装置１の端部に近い側の第１ボンディングパッド４ａと、第１ボンディングパッド４ａよりも半導体装置１の内部寄りに位置する第２ボンディングパッド４ｂとが、交互に配置されている。このため、図４および図６に示されるように、引き出し領域２４で配線５３を引き出して導体層５１に接続し、この導体層５１を、Ｘ方向に沿って半導体装置１の端部２ａ側に向かう方向に延在させ、この導体層５１を保護膜の開口部５２から露出させて、半導体装置１の端部側に近い第１ボンディングパッド４ａが形成されている。また、図４および図８に示されるように、引き出し領域２４で配線５３を引き出して導体層５１に接続し、この導体層５１を、Ｘ方向に沿って半導体装置１の端部２ａ側に向かう方向とは逆の方向（すなわち半導体装置１の主面２の内側に向かう方向）に延在させ、この導体層５１を保護膜の開口部５２から露出させて、第１ボンディングパッド４ａよりも半導体装置１の内部寄りに位置する第２ボンディングパッド４ｂが形成されている。
また、第１ボンディングパッド４ａの下に電源配線８が配置され、更にその下にダイオード素子形成領域２５、抵抗素子形成領域２６およびｐＭＩＳＦＥＴ形成領域２７が配置されるようにしている。また、第２ボンディングパッド４ｂの下に接地配線７が配置され、更にその下にｎＭＩＳＦＥＴ形成領域２１、抵抗素子形成領域２２およびダイオード素子形成領域２３が配置されるようにしている。従って、入出力回路１１を構成する保護素子（抵抗素子形成領域２２，２６の抵抗素子３８，３９（Ｒ１，Ｒ２）およびダイオード素子形成領域２３，２５のダイオード素子（Ｄ１，Ｄ２））の上（上方）を接地配線７および電源配線８が通り、また、入出力回路１１を構成する保護素子（抵抗素子形成領域２２，２６の抵抗素子３８，３９（Ｒ１，Ｒ２）およびダイオード素子形成領域２３，２５のダイオード素子（Ｄ１，Ｄ２））の上（上方）にボンディングパッド４が配置されている（存在している）。
本実施の形態とは異なり、引き出し領域２４を、接地配線７と電源配線８の間に設けずに、電源配線８よりも外側（半導体装置１の端部２ａ側）に設け、そこで配線５３を接地配線７および電源配線８よりも上層に引き出して導体層５１に接続した場合（以下第１比較例と呼ぶ）、ボンディングパッドはその引き出し領域２４よりも更に外側に配置されるため、ボンディングパッドの分だけ半導体装置の平面寸法を大きくする必要がある。特に、ボンディングパッドを千鳥配列とした場合には、内周側のボンディングパッドは引き出し領域２４よりも内側に配置できるが、外周側のボンディングパッドは引き出し領域２４よりも外側に配置しなければならないので、第１比較例では、外周側のボンディングパッドの分だけ、半導体装置の平面寸法を大きくする必要が生じる。このため、半導体装置の小型化には不利となる。
それに対して、本実施の形態では、接地配線７と電源配線８の間に、引き出し領域２４を設け、そこで配線５３を接地配線７および電源配線８よりも上層に引き出して導体層５１に（電気的に）接続している。このため、ボンディングパッド４を引き出し領域２４よりも外側（半導体装置１の端部２ａ側）に配置したとしても、引き出し領域２４が電源配線８よりも内側に位置していた分、ボンディングパッド４を内側に配置できる。すなわち、ｎＭＩＳＦＥＴ形成領域２１、抵抗素子形成領域２２、ダイオード素子形成領域２３、ダイオード素子形成領域２５、抵抗素子形成領域２６およびｐＭＩＳＦＥＴ形成領域２７からなる入出力回路１１形成領域（ＩＯセル）上にボンディングパッド４を配置させることができる。換言すれば、保護素子（抵抗素子形成領域２２，２６の抵抗素子３８，３９（Ｒ１，Ｒ２）およびダイオード素子形成領域２３，２５のダイオード素子（Ｄ１，Ｄ２））の上にボンディングパッド４が配置された状態とすることができる。従って、半導体装置１の平面寸法を小さくすることができ、半導体装置１の小型化が可能になる。
特に、ボンディングパッド４を千鳥配列とした場合には、内周側の第２ボンディングパッド４ｂを引き出し領域２４よりも内側（半導体装置１の主面２の内部側）に配置し、外周側の第１ボンディングパッド４ａを引き出し領域２４よりも外側（半導体装置１の主面２の端部２ａ側）に配置することが好ましい。本実施の形態では、引き出し領域２４を接地配線７と電源配線８の間に設けているので、内周側の第２ボンディングパッド４ｂだけでなく、外周側の第１ボンディングパッド４ａも入出力回路１１形成領域（ＩＯセル）上に配置することができる。このため、ボンディングパッド４に千鳥配列を採用しても、ボンディングパッド４の寸法の分だけ半導体装置の平面寸法を大きくする必要はない。従って、半導体装置１の平面寸法を大きくすることなくボンディングパッド４の千鳥配列を実現でき、半導体装置１の小型化と多端子化（ボンディングパッド４の数の増加またはボンディングパッド４の狭ピッチ化）が両立できる。また、外周側の第１ボンディングパッド４ａと内周側の第２ボンディングパッド４ｂとで、引き出し領域２４からの距離（導体層５１の延在する長さ、配線長）を同じにすることができるので、第１ボンディングパッド４ａと第２ボンディングパッド４ｂの特性を均一にでき、千鳥配列のボンディングパッド４を有する半導体装置の特性をより向上することができる。
また、電源配線５と接地配線６は、最上層の周回配線を残すことで、コア領域３の性能を損なうことはない。
また、入出力回路１１には２つのＭＩＳＦＥＴ素子（すなわちｎＭＩＳＦＥＴＱｎ１およびｐＭＩＳＦＥＴＱｐ１）を用いているが、これらｎＭＩＳＦＥＴＱｎ１およびｐＭＩＳＦＥＴＱｐ１を異なる２つの領域（ｎＭＩＳＦＥＴ形成領域２１およびｐＭＩＳＦＥＴ形成領域２７）にそれぞれ形成し、ｎＭＩＳＦＥＴ形成領域２１とｐＭＩＳＦＥＴ形成領域２７の間に引き出し領域２４を設けている。このため、入出力回路１１形成領域の中央部付近に引き出し領域２４を配置することができ、ボンディングパッド４を入出力回路１１形成領域の中央部に近い位置に配置できる。すなわち、ボンディングパッド４を引き出し領域２４よりも外側（半導体装置１の端部側）に配置したとしても、引き出し領域２４がｐＭＩＳＦＥＴ形成領域２７よりも内側（半導体装置１の主面２の内部側）に位置していた分、ボンディングパッド４を内側に配置できる。従って、半導体装置１の平面寸法を小さくすることができ、半導体装置の小型化が可能になる。
また、本実施の形態では、保護素子（抵抗素子形成領域２２，２６の抵抗素子３８，３９（Ｒ１，Ｒ２）およびダイオード素子形成領域２３，２５のダイオード素子（Ｄ１，Ｄ２））とｎＭＩＳＦＥＴ形成領域２１およびｐＭＩＳＦＥＴ形成領域２７との上、すなわち入出力回路１１形成領域（ＩＯセル）の上に、接地配線７および電源配線８を配置し、更にその上にボンディングパッド４（導体層５１）が配置されている。保護素子（抵抗素子形成領域２２，２６の抵抗素子３８，３９（Ｒ１，Ｒ２）およびダイオード素子形成領域２３，２５のダイオード素子（Ｄ１，Ｄ２））とｎＭＩＳＦＥＴ形成領域２１およびｐＭＩＳＦＥＴ形成領域２７との上、すなわち入出力回路１１形成領域（ＩＯセル）の上にボンディングパッド４を配置することで、ボンディングパッド４によるチップ寸法の増大の必要性が生じず、半導体装置１の平面寸法の縮小が可能になる。
また、本実施の形態とは異なり、接地配線７および電源配線８をボンディングパッド４と同一層の金属層により形成する場合、入出力回路１１を避けて接地配線および電源配線を配設しようとすると、電源配線の配線幅が細くなり、電流密度が低下し、また、電流密度を保つために電源配線の配線幅を太くすると、半導体装置の平面寸法が増加してしまう。
それに対して、本実施の形態では、ボンディングパッド４の下で、保護素子とｎＭＩＳＦＥＴ形成領域２１およびｐＭＩＳＦＥＴ形成領域２７との上（すなわち入出力回路１１形成領域（ＩＯセル）の上）に、接地配線７および電源配線８を配置しているので、接地配線７および電源配線８の配線幅を大きくすることができ、ボンディングパッド４に入力されたＥＳＤサージを接地配線７または電源配線８へ的確に逃がすことができる。また、接地配線７と電源配線８の間に引き出し領域２４を設けているので、配線幅の広い接地配線７および電源配線８を容易に実現できる。
（実施の形態２）
図１１は、本実施の形態の半導体装置の要部平面図であり、上記実施の形態１の図４に対応するものである。上記実施の形態１の図４と同様に、図１１では、半導体装置の周辺部近傍が示されており、入出力回路１１、回路１５、電源配線５、接地配線６、およびボンディングパッド４の平面レイアウトが示され、接地配線７および電源配線８などは図示を省略している。
上記実施の形態１では、ボンディングパッド４が千鳥配列で配置されていたが、本実施の形態では、半導体装置の主面の外周部に沿って、複数のボンディングパッド４が、千鳥配列ではなく、一列にストレートに配置されている。すなわち、全てのボンディングパッド４を上記実施の形態１の第１ボンディングパッド４ａと同じ構成としたものが、本実施の形態に対応する。他の形態として、全てのボンディングパッド４を上記実施の形態１の第２ボンディングパッド４ｂと同じ構成とすることもできる。本実施の形態の半導体装置の他の構成は、上記実施の形態１の半導体装置１とほぼ同様であるので、ここではその説明は省略する。
上記実施の形態１におけるボンディングパッド４の千鳥配列に関連した効果以外については、本実施の形態においても同様に得ることができる。例えば、接地配線７と電源配線８の間の引き出し領域２４で配線５３を接地配線７および電源配線８よりも上層に引き出して導体層５１に接続することで、入出力回路１１形成領域（ＩＯセル）上にボンディングパッド４を配置させることができるので、半導体装置１の平面寸法を小さくすることができ、半導体装置１の小型化が可能になる。
（実施の形態３）
図１２および図１３は、本実施の形態の半導体装置の要部平面図であり、上記実施の形態１の図２および図５にそれぞれ対応するものである。図１２と図１３は同じ領域が示されているが、上記実施の形態１の図２と同様に、図１２では、半導体装置の周辺部近傍が示されており、入出力回路１１ａおよび回路１５の平面レイアウトが示され、図１３は、入出力回路１１ａ、電源配線５、接地配線６、接地配線７、電源配線８、導体層５１およびボンディングパッド４ｃの平面レイアウトが示されている。図１４および図１５は、本実施の形態の半導体装置の要部断面図であり、図１２のＥ−Ｅ線の断面が図１４にほぼ対応し、図１２のＦ−Ｆ線の断面が図１５にほぼ対応する。図１６は、入出力回路１１ａを示す回路図（等価回路図）である。
図１２〜図１６にボンディングパッド４ｃおよび入出力回路１１ａが示されているが、ボンディングパッド４ｃは、上記図１のように半導体装置の主面の外周部に沿って設けられた複数のボンディングパッド４のうちの、電源配線８への電源電圧（電源電位）供給用のボンディングパッドである。入出力回路１１ａは、Ｉ／Ｏ電源供給セルを構成する回路であり、図１６のような回路構成となっている。すなわち、図１６の回路図からも分かるように、入出力回路１１ａは、保護用のｎチャネル型ＭＩＳＦＥＴＱｎ３，Ｑｎ４（以下ｎＭＩＳＦＥＴＱｎ３，Ｑｎ４と呼ぶ）と、保護用のダイオード素子Ｄ３，Ｄ４とを有しており、ボンディングパッド４ｃは、直接的に電源配線８に電気的に接続されるとともに、保護素子としてのｎＭＩＳＦＥＴＱｎ３，Ｑｎ４およびダイオード素子Ｄ３，Ｄ４を介して接地配線７に電気的に接続されている。
具体的には、ボンディングパッド４ｃはダイオード素子Ｄ３を介して接地配線７に電気的に接続され、また、ボンディングパッド４ｃはダイオード素子Ｄ４を介して接地配線７に電気的に接続されている。すなわち、ボンディングパッド４ｃはダイオード素子Ｄ３のアノードまたはカソードの一方に電気的に接続され、ダイオード素子Ｄ３のアノードまたはカソードの他方が接地配線７に電気的に接続され、また、ボンディングパッド４ｃはダイオード素子Ｄ４のアノードまたはカソードの一方に電気的に接続され、ダイオード素子Ｄ４のアノードまたはカソードの他方が接地配線７に電気的に接続されている。更に、ボンディングパッド４ｃは、ｎＭＩＳＦＥＴＱｎ３のソース・ドレインの一方に電気的に接続され、ｎＭＩＳＦＥＴＱｎ３のソース・ドレインの他方およびゲート電極は、接地配線７に電気的に接続され、また、ボンディングパッド４ｃは、ｎＭＩＳＦＥＴＱｎ４のソース・ドレインの一方に電気的に接続され、ｎＭＩＳＦＥＴＱｎ４のソース・ドレインの他方およびゲート電極は、接地配線７に電気的に接続されている。
入出力回路１１ａを構成するｎＭＩＳＦＥＴＱｎ３，Ｑｎ４およびダイオード素子Ｄ３，Ｄ４は、保護用の素子（保護素子）として機能することができる。例えば、ボンディングパッド４ｃにサージ（ＥＳＤサージ）などが入力されたときには、ｎＭＩＳＦＥＴＱｎ３，Ｑｎ４およびダイオード素子Ｄ３，Ｄ４を介して接地配線７にサージを逃がすことができる。従って、入出力回路１１ａは、保護回路（Ｉ／Ｏ電源供給セルの保護回路）として機能することができる。
図１２〜図１５に示されるように、ｎＭＩＳＦＥＴ形成領域２１ａと、ダイオード素子形成領域２３ａと、引き出し領域２４と、ダイオード素子形成領域２５ａと、ｎＭＩＳＦＥＴ形成領域２７ａとが、半導体装置１の主面２の周辺部において、内側（半導体装置１の主面２の内側）から外周側（半導体装置１の主面２の端部２ａ側）に向かう方向に、すなわちＸ方向に、順に配置されている。このうち、ｎＭＩＳＦＥＴ形成領域２１ａは、上記ｎＭＩＳＦＥＴＱｎ３に対応するＭＩＳＦＥＴが形成された領域であり、ダイオード素子形成領域２３ａは、上記ダイオード素子Ｄ３に対応するダイオード素子が形成された領域である。また、ダイオード素子形成領域２５ａは、上記ダイオード素子Ｄ４に対応するダイオード素子が形成された領域であり、ｎＭＩＳＦＥＴ形成領域２７ａは、上記ｎＭＩＳＦＥＴＱｎ４に対応するＭＩＳＦＥＴが形成された領域である。従って、ｎＭＩＳＦＥＴ形成領域２１ａ（ｎＭＩＳＦＥＴＱｎ３）、ダイオード素子形成領域２３ａ（ダイオード素子Ｄ３）、ダイオード素子形成領域２５ａ（ダイオード素子Ｄ４）およびｎＭＩＳＦＥＴ形成領域２７ａ（ｎＭＩＳＦＥＴＱｎ４）により、入出力回路１１ａが形成され、この入出力回路１１ａが、ボンディングパッド４ｃ近傍に設けられている。
図１２〜図１５を参照して、本実施の形態の半導体装置の周辺部（ボンディングパッド４ｃ近傍）の構造について、より詳細に説明する。
本実施の形態では、図１４および図１５にも示されるように、半導体基板３０の主面には、ｐ型ウエル３２とｎ型ウエル３３が形成されているが、ｐ型ウエル３２はｎＭＩＳＦＥＴ形成領域２１ａ，２７ａを平面的に含む領域に形成され、ｎ型ウエル３３はダイオード素子形成領域２３ａ，２５ａを平面的に含む領域に形成されている。
ｎＭＩＳＦＥＴ形成領域２１ａとｎＭＩＳＦＥＴ形成領域２７ａとは、ほぼ同じ構成を有している。また、ｎＭＩＳＦＥＴ形成領域２１ａ，２７ａの構成は、上記実施の形態１のｎＭＩＳＦＥＴ形成領域２１と類似している。すなわち、ｎＭＩＳＦＥＴ形成領域２１ａ，２７ａでは、ｐ型ウエル３２上に、ゲート絶縁膜（図示せず）を介してゲート電極６１が複数本、Ｘ方向に延在するように形成され、これらのゲート電極６１の両側の領域に、ソース・ドレインとしてのｎ型半導体領域（ｎ型拡散層）６２が形成されている。なお、ｎ型半導体領域６２のうち、ソース・ドレインの一方として機能するのがｎ型半導体領域６２ａであり、ソース・ドレインの他方として機能するのが、ｎ型半導体領域６２ｂである。ゲート電極６１、ゲート電極６１下のゲート絶縁膜（図示せず）およびソース・ドレインとしてのｎ型半導体領域６２（６２ａ，６２ｂ）により、ｎＭＩＳＦＥＴＱｎ３，Ｑｎ４を構成するｎチャネル型のＭＩＳＦＥＴが、ｎＭＩＳＦＥＴ形成領域２１ａ，２７ａに形成されている。
ダイオード素子形成領域２３ａとダイオード素子形成領域２５ａとは、ほぼ同じ構成を有している。また、ダイオード素子形成領域２３ａ，２５ａの構成は、上記実施の形態１のダイオード素子形成領域２３，ダイオード素子形成領域２５と類似している。すなわち、ダイオード素子形成領域２３ａ，２５ａでは、ｎ型ウエル３３上に、ｎ型半導体領域（ｎ型拡散層）６３とｐ型半導体領域（ｐ型拡散層）６４とが平面的に隣り合うように形成されている。例えば、Ｘ方向に延在するｎ型半導体領域６３とｐ型半導体領域６４とが、Ｙ方向に交互に配置されている。ｎ型半導体領域６３とｐ型半導体領域６４との間のＰＮ接合により、ダイオード素子（ダイオード素子Ｄ３，Ｄ４を構成するダイオード素子）が、ダイオード素子形成領域２３ａ，２５ａに形成されている。なお、ｎ型半導体領域６４をｎ型ウエル３３の一部により構成することもできる。
また、ｎＭＩＳＦＥＴ形成領域２１ａ，２７ａには、ガードリングとしてのｐ型半導体領域（ｐ型拡散層）６５が形成され、ダイオード素子形成領域２３ａ，２５ａには、ガードリングとしてのｎ型半導体領域（ｎ型拡散層）６６が形成されている。ｐ型半導体領域６５をｐ型ウエル３２の一部により構成することもでき、また、ｎ型半導体領域６６をｎ型ウエル３３の一部により構成することもできる。
なお、図１４は、ｎＭＩＳＦＥＴ形成領域２１ａ，２７ａのｎ型半導体領域６２ａとダイオード素子形成領域２３ａ，２５ａのｎ型半導体領域６３を通る（Ｘ方向の）断面が示されている。また、図１５は、ｎＭＩＳＦＥＴ形成領域２１ａ，２７ａのｎ型半導体領域６２ｂとダイオード素子形成領域２３ａ，２５ａのｐ型半導体領域６４を通る（Ｘ方向の）断面が示されている。
半導体基板３０上には、上記実施の形態１と同様、多層配線構造が形成されており、複数の層間絶縁膜（絶縁膜５０として一体的に図示）と複数の配線層（配線Ｍ１〜Ｍ７）が形成されている。接地配線７と電源配線８とは、上記実施の形態１と同様に、第４層配線Ｍ４、第５層配線Ｍ５、第６層配線Ｍ６および第７層配線Ｍ７とそれら配線Ｍ４，Ｍ５，Ｍ６，Ｍ７間を接続するプラグＰＧにより形成されている。また、接地配線７および電源配線８は、入出力回路１１ａを構成する保護素子（ｎＭＩＳＦＥＴ形成領域２１ａ，２７ａおよびダイオード素子形成領域２３ａ，２５ａ）上を通るように半導体装置の外周部に沿ってＹ方向に延在している。ここでは、ｎＭＩＳＦＥＴ形成領域２１ａおよびダイオード素子形成領域２３ａ上を接地配線７が通り、ダイオード素子形成領域２５ａおよびｎＭＩＳＦＥＴ形成領域２７ａ上を電源配線８が通っている。
また、上記実施の形態１のボンディングパッド４と同様に、最上層の金属層である導体層５１が保護膜（絶縁膜５０として図示）の開口部５２から露出することにより、ボンディングパッド４ｃが形成されている。ボンディングパッド４ｃと導体層５１は一体的に形成されており、導体層５１の一部がボンディングパッド４ｃとなっている。導体層５１は、接地配線７および電源配線８よりも上層に位置してボンディングパッド４ｃに電気的に接続された導体層とみなすことができる。
ボンディングパッド４ｃは、入出力回路１１ａを構成する保護素子（ｎＭＩＳＦＥＴ形成領域２１ａ，２７ａおよびダイオード素子形成領域２３ａ，２５ａ）上に配置されている。ここでは、ダイオード素子形成領域２５ａおよびｎＭＩＳＦＥＴ形成領域２７ａ上にボンディングパッド４ｃを配置した場合を図示しているが、他の形態として、上記実施に形態１の第２ボンディングパッド４ｂの場合ように導体膜５１のパターンを形成することで、ｎＭＩＳＦＥＴ形成領域２１ａおよびダイオード素子形成領域２３ａ上にボンディングパッド４ｃを配置することもできる。
ボンディングパッド４ｃ用の導体層５１は、引き出し領域２４を介して接地配線７および電源配線８よりも下層の配線５３ａに電気的に接続され、この配線５３ａは、図１４に示されるように、プラグＰＧなどを介して電源配線８に接続されるとともに、ダイオード素子形成領域２３ａ，２５ａのｎ型半導体領域６３およびｎＭＩＳＦＥＴ形成領域２１ａ，２７ａのｎ型半導体領域６２ａにプラグＰＧなどを介して電気的に接続されている。配線５３ａは、上記実施の形態１の配線５３に相当するものである。また、図１５に示されるように、ダイオード素子形成領域２３ａ，２５ａのｐ型半導体領域６４およびｎＭＩＳＦＥＴ形成領域２１ａ，２７ａのｎ型半導体領域６２ｂは、プラグＰＧなどを介して配線５６ａに電気的に接続され、この配線５６ａは、プラグＰＧなどを介して配線５６ａよりも上層の接地配線７に電気的に接続されている。配線５６ａは、上記実施の形態１の配線５５，５６に相当するものである。配線５３ａと配線５６ａとは、導体層５１、接地配線７および電源配線８よりも下層の配線であり、第１層配線Ｍ１、第２層配線Ｍ２、第３層配線Ｍ３およびプラグＰＧからなるが、配線５３ａと配線５６ａとは、同層であったとしても、互いに異なる配線である。このようにして、図１６のような回路構成が実現されている。
配線５３ａは、半導体基板３０上に形成された保護素子（ここではｎＭＩＳＦＥＴ形成領域２１ａ，２７ａのＭＩＳＦＥＴ（Ｑｎ３，Ｑｎ４）およびダイオード素子形成領域２３ａ，２５ａのダイオード素子（Ｄ３，Ｄ４））にプラグＰＧなどを介して電気的に接続されている。この配線５３ａは、接地配線７および電源配線８よりも下層に位置するが、ボンディングパッド４ｃに電気的に接続する必要がある。上記実施の形態１と同様に、本実施の形態においても、接地配線７と電源配線８の間に、引き出し領域２４を設け、この引き出し領域２４で、配線５３ａを接地配線７および電源配線８よりも上層に引き出して導体層５１に電気的に接続している。
また、本実施の形態では、保護回路である入出力回路１１ａを構成する保護素子であるｎＭＩＳＦＥＴを２つのｎＭＩＳＦＥＴ形成領域２１ａ，２７ａに分けて形成し、入出力回路１１ａを構成する保護素子であるダイオード素子を２つのダイオード素子形成領域２３ａ，２５ａに分けて形成している。そして、ｎＭＩＳＦＥＴ形成領域２１ａおよびダイオード素子形成領域２３ａからなるグループと、ダイオード素子形成領域２５ａおよびｎＭＩＳＦＥＴ形成領域２７ａからなるグループとの間に、引き出し領域２４を配置し、そこで配線５３ａを接地配線７および電源配線８よりも上層に引き出して導体層５１に電気的に接続している。また、ｎＭＩＳＦＥＴ形成領域２１ａとｎＭＩＳＦＥＴ形成領域２７ａとの間に引き出し領域２４を配置しているとみなすこともできる。
このような構成とすることにより、本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。
例えば、本実施の形態においても、上記実施の形態１と同様に、接地配線７と電源配線８の間に、引き出し領域２４を設け、そこで配線５３ａを接地配線７および電源配線８よりも上層に引き出して導体層５１に接続しているので、ボンディングパッド４ｃをより内側に配置でき、半導体装置（半導体チップ）の平面寸法を小さくすることができ、半導体装置の小型化が可能になる。
また、入出力回路１１ａを構成する保護素子（ｎＭＩＳＦＥＴおよびダイオード素子）をそれぞれ２つの領域に分けて設け、その間（ｎＭＩＳＦＥＴ形成領域２１ａ，２７ａ間でかつダイオード素子形成領域２３ａ，２５ａ間）に引き出し領域２４を配置して、配線５３ａを接地配線７および電源配線８よりも上層に引き出して導体層５１に接続している。特に、ダイオード素子形成領域２３ａ，２５ａに比べて占有面積が大きくなるｎＭＩＳＦＥＴ形成領域を２つの領域（すなわちｎＭＩＳＦＥＴ形成領域２１ａ，２７ａ）に分けて設け、その間（ｎＭＩＳＦＥＴ形成領域２１ａとｎＭＩＳＦＥＴ形成領域２７ａの間）に引き出し領域２４を配置している。このため、入出力回路１１ａ形成領域の中央部付近に引き出し領域２４を配置することができ、ボンディングパッド４ｃを入出力回路１１ａ形成領域の中央部に近い位置に配置できる。すなわち、ボンディングパッド４ｃを引き出し領域２４よりも外側（半導体装置１の端部側）に配置したとしても、引き出し領域２４がｎＭＩＳＦＥＴ形成領域２７ａよりも内側に位置していた分、ボンディングパッド４ｃを内側に配置できる。従って、半導体装置の平面寸法を小さくすることができ、半導体装置の小型化が可能になる。
（実施の形態４）
図１７〜図２０は、本実施の形態の半導体装置の要部平面図である。図１７〜図１９は、上記実施の形態１の図２〜図４にそれぞれ対応するものである。図１７〜図２０は、同じ領域が示されているが、上記実施の形態１の図２と同様に、図１７では、半導体装置の周辺部近傍が示されており、入出力回路１１ｂ，１１ｃおよび回路１５の平面レイアウトが示され、図１８は、図１７に電源配線５、接地配線６、接地配線７および電源配線８を加えた図に対応する。図１９は、図１７に電源配線５、接地配線６、導体層５１およびボンディングパッド４を加えた図に対応し、図２０は、図１７に電源配線５、接地配線６および配線７１，７２を加えた図に対応する。図２１および図２２は、本実施の形態の半導体装置の要部断面図であり、図１７のＧ−Ｇ線の断面が図２１にほぼ対応し、図１７のＨ−Ｈ線の断面が図２２にほぼ対応する。図２３は、入出力回路１１ｂを示す回路図（等価回路図）であり、図２４は、入出力回路１１ｃを示す回路図（等価回路図）である。
図１７〜図２４にボンディングパッド４ｄ，４ｅおよび入出力回路１１ｂ，１１ｃが示されているが、ボンディングパッド４ｄは、上記図１のように半導体装置の主面の外周部に沿って設けられた複数のボンディングパッド４のうちの、電源配線５への電源電圧（電源電位）供給用のボンディングパッドである。また、ボンディングパッド４ｅは、上記図１のように半導体装置の主面の外周部に沿って設けられた複数のボンディングパッド４のうちの、接地配線６への接地電圧（接地電位）供給用のボンディングパッドである。入出力回路１１ｂは、コア電源供給セルを構成する回路であり、図２３のような回路構成となっており、入出力回路１１ｃは、コアＧＮＤ供給セルを構成する回路であり、図２４のような回路構成となっている。
すなわち、図２３の回路図からも分かるように、入出力回路１１ｂは、保護用のｎチャネル型ＭＩＳＦＥＴＱｎ５，Ｑｎ６（以下ｎＭＩＳＦＥＴＱｎ５，Ｑｎ６と呼ぶ）と、保護用のダイオード素子Ｄ５，Ｄ６とを有しており、ボンディングパッド４ｄは、直接的に電源配線５に電気的に接続されるとともに、保護素子としてのｎＭＩＳＦＥＴＱｎ５，Ｑｎ６およびダイオード素子Ｄ５，Ｄ６を介して接地配線６に電気的に接続されている。
具体的には、ボンディングパッド４ｄはダイオード素子Ｄ５を介して接地配線６に電気的に接続され、また、ボンディングパッド４ｄはダイオード素子Ｄ６を介して接地配線６に電気的に接続されている。すなわち、ボンディングパッド４ｄはダイオード素子Ｄ５のアノードまたはカソードの一方に電気的に接続され、ダイオード素子Ｄ５のアノードまたはカソードの他方が接地配線６に電気的に接続され、また、ボンディングパッド４ｄはダイオード素子Ｄ６のアノードまたはカソードの一方に電気的に接続され、ダイオード素子Ｄ６のアノードまたはカソードの他方が接地配線６に電気的に接続されている。更に、ボンディングパッド４ｄは、ｎＭＩＳＦＥＴＱｎ５のソース・ドレインの一方に電気的に接続され、ｎＭＩＳＦＥＴＱｎ５のソース・ドレインの他方およびゲート電極は、接地配線６に電気的に接続され、また、ボンディングパッド４ｄは、ｎＭＩＳＦＥＴＱｎ６のソース・ドレインの一方に電気的に接続され、ｎＭＩＳＦＥＴＱｎ６のソース・ドレインの他方およびゲート電極は、接地配線６に電気的に接続されている。
また、図２４の回路図からも分かるように、入出力回路１１ｃは、保護用のｎチャネル型ＭＩＳＦＥＴＱｎ７，Ｑｎ８（以下ｎＭＩＳＦＥＴＱｎ７，Ｑｎ８と呼ぶ）と、保護用のダイオード素子Ｄ７，Ｄ８とを有しており、ボンディングパッド４ｅは、直接的に接地配線６に電気的に接続されるとともに、保護素子としてのｎＭＩＳＦＥＴＱｎ７，Ｑｎ８およびダイオード素子Ｄ７，Ｄ８を介して電源配線５に電気的に接続されている。
具体的には、ボンディングパッド４ｅはダイオード素子Ｄ７を介して電源配線５に電気的に接続され、また、ボンディングパッド４ｅはダイオード素子Ｄ８を介して電源配線５に電気的に接続されている。すなわち、ボンディングパッド４ｅはダイオード素子Ｄ７のアノードまたはカソードの一方に電気的に接続され、ダイオード素子Ｄ７のアノードまたはカソードの他方が電源配線５に電気的に接続され、また、ボンディングパッド４ｅはダイオード素子Ｄ８のアノードまたはカソードの一方に電気的に接続され、ダイオード素子Ｄ８のアノードまたはカソードの他方が電源配線５に電気的に接続されている。更に、ボンディングパッド４ｅは、ｎＭＩＳＦＥＴＱｎ７のソース・ドレインの一方およびゲート電極に電気的に接続され、ｎＭＩＳＦＥＴＱｎ７のソース・ドレインの他方は、電源配線５に電気的に接続され、また、ボンディングパッド４ｅは、ｎＭＩＳＦＥＴＱｎ８のソース・ドレインの一方およびゲート電極に電気的に接続され、ｎＭＩＳＦＥＴＱｎ８のソース・ドレインの他方は、電源配線５に電気的に接続されている。
入出力回路１１ｂ，１１ｃを構成するｎＭＩＳＦＥＴＱｎ５，Ｑｎ６，Ｑｎ７，Ｑｎ８およびダイオード素子Ｄ５，Ｄ６，Ｄ７，Ｄ８は、保護用の素子（保護素子）として機能することができる。例えば、ボンディングパッド４ｄにサージ（ＥＳＤサージ）などが入力されたときには、ｎＭＩＳＦＥＴＱｎ５，Ｑｎ６およびダイオード素子Ｄ５，Ｄ６を介して接地配線６にサージを逃がすことができる。また、例えば、ボンディングパッド４ｅにサージ（ＥＳＤサージ）などが入力されたときには、ｎＭＩＳＦＥＴＱｎ７，Ｑｎ８およびダイオード素子Ｄ７，Ｄ８を介して電源配線５にサージを逃がすことができる。従って、入出力回路１１ｂ，１１ｃは、保護回路（コア電源供給セルおよびコアＧＮＤ供給セルの保護回路）として機能することができる。
図１７〜図２２に示されるように、入出力回路１１ｂ形成領域では、ｎＭＩＳＦＥＴ形成領域２１ｂと、ダイオード素子形成領域２３ｂと、引き出し領域２４と、ダイオード素子形成領域２５ｂと、ｎＭＩＳＦＥＴ形成領域２７ｂとが、半導体装置１の主面２の周辺部において、内側（半導体装置１の主面２の内側）から外周側（半導体装置１の主面２の端部２ａ側）に向かう方向に、すなわちＸ方向に、順に配置されている。また、入出力回路１１ｃ形成領域も、入出力回路１１ｂ形成領域と同様の構成を有している。すなわち、入出力回路１１ｃ形成領域では、ｎＭＩＳＦＥＴ形成領域２１ｃと、ダイオード素子形成領域２３ｃと、引き出し領域２４と、ダイオード素子形成領域２５ｃと、ｎＭＩＳＦＥＴ形成領域２７ｃとが、半導体装置１の主面２の周辺部において、内側（半導体装置１の主面２の内側）から外周側（半導体装置１の主面２の端部２ａ側）に向かう方向に、すなわちＸ方向に、順に配置されている。
このうち、ｎＭＩＳＦＥＴ形成領域２１ｂは、上記ｎＭＩＳＦＥＴＱｎ５に対応するＭＩＳＦＥＴが形成された領域であり、ダイオード素子形成領域２３ｂは、上記ダイオード素子Ｄ５に対応するダイオード素子が形成された領域である。また、ダイオード素子形成領域２５ｂは、上記ダイオード素子Ｄ６に対応するダイオード素子が形成された領域であり、ｎＭＩＳＦＥＴ形成領域２７ｂは、上記ｎＭＩＳＦＥＴＱｎ６に対応するＭＩＳＦＥＴが形成された領域である。従って、ｎＭＩＳＦＥＴ形成領域２１ｂ（ｎＭＩＳＦＥＴＱｎ５）、ダイオード素子形成領域２３ｂ（ダイオード素子Ｄ５）、ダイオード素子形成領域２５ｂ（ダイオード素子Ｄ６）およびｎＭＩＳＦＥＴ形成領域２７ｂ（ｎＭＩＳＦＥＴＱｎ６）により、入出力回路１１ｂが形成され、この入出力回路１１ｂが、ボンディングパッド４ｄ近傍に設けられている。
また、ｎＭＩＳＦＥＴ形成領域２１ｃは、上記ｎＭＩＳＦＥＴＱｎ７に対応するＭＩＳＦＥＴが形成された領域であり、ダイオード素子形成領域２３ｃは、上記ダイオード素子Ｄ７に対応するダイオード素子が形成された領域である。また、ダイオード素子形成領域２５ｃは、上記ダイオード素子Ｄ８に対応するダイオード素子が形成された領域であり、ｎＭＩＳＦＥＴ形成領域２７ｃは、上記ｎＭＩＳＦＥＴＱｎ８に対応するＭＩＳＦＥＴが形成された領域である。従って、ｎＭＩＳＦＥＴ形成領域２１ｃ（ｎＭＩＳＦＥＴＱｎ７）、ダイオード素子形成領域２３ｃ（ダイオード素子Ｄ７）、ダイオード素子形成領域２５ｃ（ダイオード素子Ｄ８）およびｎＭＩＳＦＥＴ形成領域２７ｃ（ｎＭＩＳＦＥＴＱｎ８）により、入出力回路１１ｃが形成され、この入出力回路１１ｃが、ボンディングパッド４ｅ近傍に設けられている。
図１７〜図２２を参照して、本実施の形態の半導体装置の周辺部（ボンディングパッド４ｄ，４ｅ近傍）の構造について、より詳細に説明する。
本実施の形態では、入出力回路２７ｂ形成領域と、入出力回路２７ｃ形成領域とは、Ｙ方向に隣り合うように配置されている。従って、ボンディングパッド４ｄとボンディングパッド４ｅも、隣り合うように配置されている。
入出力回路２７ｂ形成領域と入出力回路２７ｃ形成領域は、いずれも、上記実施の形態３の入出力回路１１ａ形成領域と、配線以外の構成はほぼ同様である。すなわち、ｎＭＩＳＦＥＴ形成領域２１ｂ，２１ｃは、それぞれ上記ｎＭＩＳＦＥＴ形成領域２１ａと配線以外はほぼ同様の構造を有し、ダイオード素子形成領域２３ｂ，２３ｃは、それぞれ上記ダイオード素子形成領域２３ａと配線以外はほぼ同様の構造を有している。また、ダイオード素子形成領域２５ｂ，２５ｃは、それぞれ上記ダイオード素子形成領域２５ａと配線以外はほぼ同様の構造を有し、ｎＭＩＳＦＥＴ形成領域２７ｂ，２７ｃは、それぞれ上記ｎＭＩＳＦＥＴ形成領域２７ａと配線以外はほぼ同様の構造を有している。このため、ｎＭＩＳＦＥＴ形成領域２１ｂ，２１ｃ，２７ｂ，２７ｃおよびダイオード素子形成領域２３ｂ，２３ｃ，２５ｂ，２５ｃの構造については、ここではその説明は省略する。
なお、図２１は、ｎＭＩＳＦＥＴ形成領域２１ｂ，２７ｂのｎ型半導体領域６２ａとダイオード素子形成領域２３ｂ，２５ｂのｎ型半導体領域６３を通る（Ｘ方向の）断面が示され、図２２は、ｎＭＩＳＦＥＴ形成領域２１ｃ，２７ｃのｎ型半導体領域６２ａとダイオード素子形成領域２３ｃ，２５ｃのｐ型半導体領域６４を通る（Ｘ方向の）断面が示されている。
本実施の形態においても、上記実施の形態１〜３と同様に、半導体基板３０上には、多層配線構造が形成されており、複数の層間絶縁膜（絶縁膜５０として一体的に図示）と複数の配線層（配線Ｍ１〜Ｍ７）が形成されている。
本実施の形態では、接地配線７と電源配線８とは、第６層配線Ｍ６および第７層配線Ｍ７とそれら配線Ｍ６，Ｍ７間を接続するプラグＰＧにより形成されている。また、接地配線７および電源配線８は、入出力回路１１ｂ，１１ｃを構成する保護素子（ｎＭＩＳＦＥＴ形成領域２１ｂ，２１ｃ，２７ｂ，２７ｃおよびダイオード素子形成領域２３ｂ，２３ｃ，２５ｂ，２５ｃ）上を通るように半導体装置の外周部に沿ってＹ方向に延在している。ここでは、ｎＭＩＳＦＥＴ形成領域２１ｂ，２１ｃおよびダイオード素子形成領域２３ｂ，２３ｃ上を接地配線７が通り、ダイオード素子形成領域２５ｂ，２５ｃおよびｎＭＩＳＦＥＴ形成領域２７ｂ，２７ｃ上を電源配線８が通っている。
本実施の形態では、更に、接地配線７の下に、第４層配線Ｍ４および第５層配線Ｍ５からなる配線７１が設けられ、電源配線８の下に、第４層配線Ｍ４および第５層配線Ｍ５からなる配線７２が設けられている。配線７１は、入出力回路１１ｂのｎＭＩＳＦＥＴ形成領域２１ｂおよびダイオード素子形成領域２３ｂ上から、入出力回路１１ｃのｎＭＩＳＦＥＴ形成領域２１ｃおよびダイオード素子形成領域２３ｃ上まで延在するように、Ｙ方向に延在している。また、配線７２は、入出力回路１１ｂのダイオード素子形成領域２５ｂおよびｎＭＩＳＦＥＴ形成領域２７ｂ上から、入出力回路１１ｃのダイオード素子形成領域２５ｃおよびｎＭＩＳＦＥＴ形成領域２７ｃ上まで延在するように、Ｙ方向に延在している。
電源配線５と接地配線６とは、第４層配線Ｍ４、第５層配線Ｍ５、第６層配線Ｍ６および第７層配線Ｍ７とそれら配線Ｍ４，Ｍ５，Ｍ６，Ｍ７間を接続するプラグＰＧにより形成されている。電源配線５および接地配線６は、接地配線７および電源配線８よりも内側、すなわち入出力回路１１ｂ，１１ｃ形成領域よりも内側をＹ方向に延在している。
また、上記実施の形態１のボンディングパッド４と同様に、最上層の金属層である導体層５１が保護膜（絶縁膜５０として図示）の開口部５２から露出することにより、ボンディングパッド４ｄ，４ｅが形成されている。ボンディングパッド４ｄと導体層５１は一体的に形成されており、導体層５１の一部がボンディングパッド４ｄとなっている。また、ボンディングパッド４ｅと導体層５１は一体的に形成されており、導体層５１の一部がボンディングパッド４ｅとなっている。但し、ボンディングパッド４ｄ用の導体層５１とボンディングパッド４ｅ用の導体層５１とは、同層の導体層であるが、互いに分離された別パターンの導体層である。導体層５１は、接地配線７および電源配線８よりも上層に位置してボンディングパッド４ｄ，４ｅに電気的に接続された導体層とみなすことができる。また、導体層５１のパターンを第８層配線（最上層配線）にも用い、配線Ｍ４，Ｍ５，Ｍ６，Ｍ７および導体層５１により電源配線５および接地配線６を形成することもできる。
ボンディングパッド４ｄは、入出力回路１１ｂを構成する保護素子（ｎＭＩＳＦＥＴ形成領域２１ｂ，２７ｂおよびダイオード素子形成領域２３ｂ，２５ｂ）上に配置され、ボンディングパッド４ｅは、入出力回路１１ｃを構成する保護素子（ｎＭＩＳＦＥＴ形成領域２１ｃ，２７ｃおよびダイオード素子形成領域２３ｃ，２５ｃ）上に配置されている。
ボンディングパッド４ｄ，４ｅを含む複数のボンディングパッド４を千鳥配列とすることもでき、この場合、ボンディングパッド４ｄとボンディングパッド４ｅとの位置をＹ方向にずらし、ボンディングパッド４ｄ，４ｅの一方（ここではボンディングパッド４ｅ）を上記第１ボンディングパッド４ａのように半導体装置の端部に近い側に配置し、ボンディングパッド４ｄ，４ｅの他方（ここではボンディングパッド４ｄ）を上記第２ボンディングパッド４ｂのように半導体装置の内部寄りに配置位置する。
このため、ｎＭＩＳＦＥＴ形成領域２１ｂおよびダイオード素子形成領域２３ｂ上にボンディングパッド４ｄを配置し、ダイオード素子形成領域２５ｃおよびｎＭＩＳＦＥＴ形成領域２７ｃ上にボンディングパッド４ｅを配置した場合を図示している。他の形態として、ダイオード素子形成領域２５ｂおよびｎＭＩＳＦＥＴ形成領域２７ｂ上にボンディングパッド４ｄを配置し、ｎＭＩＳＦＥＴ形成領域２１ｃおよびダイオード素子形成領域２３ｃ上にボンディングパッド４ｅを配置することもできる。
ボンディングパッド４ｄ用の導体層５１は、引き出し領域２４上から、ダイオード素子形成領域２３ｂおよびｎＭＩＳＦＥＴ形成領域２１ｂ上を通って、電源配線５上まで延在しており、プラグＰＧを介して、その下の電源配線５と電気的に接続されている。また、ボンディングパッド４ｄ用の導体層５１は、引き出し領域２４を介して、下層の配線５３ｂに電気的に接続されている。配線５３ｂは、電源配線５、接地配線６、接地配線７、電源配線８、導体層５１、および配線７１，７２よりも下層の配線であり、例えば、第１層配線Ｍ１、第２層配線Ｍ２、第３層配線Ｍ３およびプラグＰＧからなる。この配線５３ｂは、図２１に示されるように、入出力回路１１ｂ形成領域から電源配線５の下まで延在しており、プラグＰＧなどを介して配線５３ｂよりも上層の電源配線５に電気的に接続され、かつプラグＰＧなどを介して配線５３ｂよりも上層の配線７２に電気的に接続されている。配線５３ｂは、更に、配線５３ｂの下にあるダイオード素子形成領域２３ｂ，２５ｂのｎ型半導体領域６３およびｎＭＩＳＦＥＴ形成領域２１ｂ，２７ｂのｎ型半導体領域６２ａにプラグＰＧなどを介して電気的に接続されている。
また、ボンディングパッド４ｅ用の導体層５１は、ｎＭＩＳＦＥＴ形成領域２７ｃ上からダイオード素子形成領域２５ｃ、引き出し領域２４、ダイオード素子形成領域２３ｃおよびｎＭＩＳＦＥＴ形成領域２１ｃ上を通って、接地配線６上まで延在しており、プラグＰＧを介して、その下の接地配線６と電気的に接続されている。また、ボンディングパッド４ｅ用の導体層５１は、引き出し領域２４を介して、下層の配線５３ｃに電気的に接続されている。配線５３ｃは、電源配線５、接地配線６、接地配線７、電源配線８、導体層５１および配線７１，７２よりも下層の配線であり、例えば、第１層配線Ｍ１、第２層配線Ｍ２、第３層配線Ｍ３およびプラグＰＧからなる。この配線５３ｃは、図２２に示されるように、入出力回路１１ｃ形成領域から接地配線６の下まで延在しており、プラグＰＧなどを介して配線５３ｃよりも上層の接地配線６に電気的に接続され、かつプラグＰＧなどを介して配線５３ｃよりも上層の配線７１に電気的に接続されている。配線５３ｃは、更に、配線５３ｃの下にあるダイオード素子形成領域２３ｃ，２５ｃのｐ型半導体領域６４およびｎＭＩＳＦＥＴ形成領域２１ｃ，２７ｃのｎ型半導体領域６２ａにプラグＰＧなどを介して電気的に接続されている。
配線５３ｂ，５３ｃは、上記実施の形態１〜３の配線５３，５３ａに相当するものである。また、図示はしないけれども、上記実施の形態３と同様に、ダイオード素子形成領域２３ｂ，２５ｂのｐ型半導体領域６４およびｎＭＩＳＦＥＴ形成領域２１ｂ，２７ｂのｎ型半導体領域６２ｂは、プラグＰＧなどを介して配線に電気的に接続され、この配線は、プラグＰＧなどを介して、更に上層の配線７１に電気的に接続されている。また、同様に、図示はしないけれども、ダイオード素子形成領域２３ｃ，２５ｃのｎ型半導体領域６３およびｎＭＩＳＦＥＴ形成領域２１ｃ，２７ｃのｎ型半導体領域６２ｂは、プラグＰＧなどを介して配線に電気的に接続され、この配線は、プラグＰＧなどを介して、更に上層の配線７２に電気的に接続されている。このようにして、図２３および図２４のような回路構成が実現されている。
配線５３ｂは、半導体基板３０上に形成された保護素子（ここではｎＭＩＳＦＥＴ形成領域２１ｂ，２７ｂのＭＩＳＦＥＴ（Ｑｎ５，Ｑｎ６）およびダイオード素子形成領域２３ｂ，２５ｂのダイオード素子（Ｄ５，Ｄ６））にプラグＰＧなどを介して電気的に接続されている。また、配線５３ｃは、半導体基板３０上に形成された保護素子（ここではｎＭＩＳＦＥＴ形成領域２１ｃ，２７ｃのＭＩＳＦＥＴ（Ｑｎ７，Ｑｎ８）およびダイオード素子形成領域２３ｃ，２５ｃのダイオード素子（Ｄ７，Ｄ８））にプラグＰＧなどを介して電気的に接続されている。この配線５３ｂ，５３ｃは、接地配線７、電源配線８および配線７１，７２よりも下層に位置するが、ボンディングパッド４ｄ，４ｅにそれぞれ電気的に接続する必要がある。上記実施の形態１と同様に、本実施の形態においても、接地配線７と電源配線８の間に、引き出し領域２４を設け、この引き出し領域２４で、配線５３ｂ，５３ｃを接地配線７および電源配線８よりも上層に引き出して導体層５１に電気的に接続している。
また、本実施の形態では、保護回路である入出力回路１１ｂを構成する保護素子であるｎＭＩＳＦＥＴを２つのｎＭＩＳＦＥＴ形成領域２１ｂ，２７ｂに分けて形成し、入出力回路１１ｂを構成する保護素子であるダイオード素子を２つのダイオード素子形成領域２３ｂ，２５ｂに分けて形成している。そして、ｎＭＩＳＦＥＴ形成領域２１ｂおよびダイオード素子形成領域２３ｂからなるグループと、ダイオード素子形成領域２５ｂおよびｎＭＩＳＦＥＴ形成領域２７ｂからなるグループとの間に、引き出し領域２４を配置し、そこで配線５３ｂを配線７１，７２、接地配線７および電源配線８よりも上層に引き出して導体層５１に電気的に接続している。また、保護回路である入出力回路１１ｃを構成する保護素子であるｎＭＩＳＦＥＴを２つのｎＭＩＳＦＥＴ形成領域２１ｃ，２７ｃに分けて形成し、入出力回路１１ｃを構成する保護素子であるダイオード素子を２つのダイオード素子形成領域２３ｃ，２５ｃに分けて形成している。そして、ｎＭＩＳＦＥＴ形成領域２１ｃおよびダイオード素子形成領域２３ｃからなるグループと、ダイオード素子形成領域２５ｃおよびｎＭＩＳＦＥＴ形成領域２７ｃからなるグループとの間に、引き出し領域２４を配置し、そこで配線５３ｃを配線７１，７２、電源配線５、接地配線６、接地配線７および電源配線８よりも上層に引き出して導体層５１に電気的に接続している。また、ｎＭＩＳＦＥＴ形成領域２１ｂとｎＭＩＳＦＥＴ形成領域２７ｂとの間に引き出し領域２４を配置し、ｎＭＩＳＦＥＴ形成領域２１ｃとｎＭＩＳＦＥＴ形成領域２７ｃとの間に引き出し領域２４を配置しているとみなすこともできる。
このような構成とすることにより、本実施の形態においても、上記実施の形態３とほぼ同様の効果を得ることができる。
例えば、本実施の形態においても、上記実施の形態１と同様に、接地配線７と電源配線８の間に、引き出し領域２４を設け、そこで配線５３ｂ，５３ｃを配線７１，７２、接地配線７および電源配線８よりも上層に引き出して導体層５１に接続しているので、ボンディングパッド４ｄ，４ｅをより内側に配置でき、半導体装置（半導体チップ）の平面寸法を小さくすることができ、半導体装置の小型化が可能になる。
また、各入出力回路１１ｂ，１１ｃを構成する各保護素子（ｎＭＩＳＦＥＴおよびダイオード素子）をそれぞれ２つの領域に分けて設け、その間（ｎＭＩＳＦＥＴ形成領域２１ｂ，２７ｂ間でかつダイオード素子形成領域２３ｂ，２５ｂ間とｎＭＩＳＦＥＴ形成領域２１ｃ，２７ｃ間でかつダイオード素子形成領域２３ｃ，２５ｃ間）に引き出し領域２４を配置して、そこで配線５３ｂ，５３ｃを引き出して導体層５１に接続している。特に、ダイオード素子形成領域２３ｂ，２３ｃ，２５ｂ，２５ｃに比べて占有面積が大きくなるｎＭＩＳＦＥＴ形成領域を２つの領域に分けて設け、その間に引き出し領域２４を配置している。すなわち、入出力回路１１ｂの場合は、保護素子としてのｎＭＩＳＦＥＴの形成領域をｎＭＩＳＦＥＴ形成領域２１ｂとｎＭＩＳＦＥＴ形成領域２７ｂに分けて、それらの間に引き出し領域２４を配置し、また、入出力回路１１ｃの場合は、保護素子としてのｎＭＩＳＦＥＴの形成領域をｎＭＩＳＦＥＴ形成領域２１ｃとｎＭＩＳＦＥＴ形成領域２７ｃに分けて、それらの間に引き出し領域２４を配置している。このため、各入出力回路１１ｂ，１１ｃ形成領域の中央部付近に引き出し領域２４を配置することができ、ボンディングパッド４ｄ，４ｅをそれぞれ入出力回路１１ｂ，１１ｃ形成領域の中央部に近い位置に配置できる。例えば、ボンディングパッド４ｅを引き出し領域２４よりも外側（半導体装置１の端部側）に配置したとしても、引き出し領域２４がｎＭＩＳＦＥＴ形成領域２７ｃよりも内側に位置していた分、ボンディングパッド４ｅを内側に配置できる。従って、半導体装置の平面寸法を小さくすることができ、半導体装置の小型化が可能になる。
更に本実施の形態では、次のような効果を得ることができる。
ボンディングパッド４ｄは、電源配線５に電気的に接続されているので、ボンディングパッド４ｄから電源電位（電源電圧）を電源配線５に供給することができるが、配線７２も配線５３ｂおよび引き出し領域２４を介してボンディングパッド４ｄ用の導体層５１に接続されているので、配線７２もボンディングパッド４ｄおよび電源配線５と電気的に接続され、電源電位が供給される。また、ボンディングパッド４ｅは、接地配線６に電気的に接続されているので、ボンディングパッド４ｅから接地電位（接地電圧）を接地配線６に供給することができるが、配線７１も配線５３ｃおよび引き出し領域２４を介してボンディングパッド４ｅ用の導体層５１に接続されているので、配線７１もボンディングパッド４ｅおよび接地配線６と電気的に接続され、接地電位が供給される。
そして、配線７１が、ｎＭＩＳＦＥＴ形成領域２１ｂおよびダイオード素子形成領域２３ｂ上からｎＭＩＳＦＥＴ形成領域２１ｃおよびダイオード素子形成領域２３ｃ上まで延在することで、ダイオード素子形成領域２３ｂ，２５ｂのｐ型半導体領域６４およびｎＭＩＳＦＥＴ形成領域２１ｂ，２７ｂのｎ型半導体領域６２ｂを、その上部に延在する配線７１（接地配線６に電気的に接続された配線７１）に接続することができる。また、配線７２が、ダイオード素子形成領域２５ｂおよびｎＭＩＳＦＥＴ形成領域２７ｂ上からダイオード素子形成領域２５ｃおよびｎＭＩＳＦＥＴ形成領域２７ｃ上まで延在することで、ダイオード素子形成領域２３ｃ，２５ｃのｎ型半導体領域６３およびｎＭＩＳＦＥＴ形成領域２１ｃ，２７ｃのｎ型半導体領域６２ｂを、その上部に延在する配線７２（電源配線５に電気的に接続された配線７２）に接続することができる。
このように、配線７１，７２を設けたことにより、ダイオード素子Ｄ５，Ｄ６およびｎＭＩＳＦＥＴＱｎ５，Ｑｎ６を接地配線６に接続するための配線と、ダイオード素子Ｄ７，Ｄ８およびｎＭＩＳＦＥＴＱｎ７，Ｑｎ８を電源配線５に接続するための配線の引き回しが、簡略化できる。また、ダイオード素子Ｄ５，Ｄ６およびｎＭＩＳＦＥＴＱｎ５，Ｑｎ６を接地配線６に接続するための配線と、ダイオード素子Ｄ７，Ｄ８およびｎＭＩＳＦＥＴＱｎ７，Ｑｎ８を電源配線５に接続するための配線との配線長をほぼ同じにすることができ、半導体装置の性能をより向上することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、ボンディングパッドを有する半導体装置に適用して好適なものである。
本発明の一実施の形態である半導体装置の平面図である。 本発明の一実施の形態である半導体装置の要部平面図である。 本発明の一実施の形態である半導体装置の要部平面図である。 本発明の一実施の形態である半導体装置の要部平面図である。 本発明の一実施の形態である半導体装置の要部平面図である。 本発明の一実施の形態である半導体装置の要部断面図である。 本発明の一実施の形態である半導体装置の要部断面図である。 本発明の一実施の形態である半導体装置の要部断面図である。 本発明の一実施の形態である半導体装置の要部断面図である。 本発明の一実施の形態である半導体装置の入出力回路を示す回路図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態である半導体装置の要部断面図である。 本発明の他の実施の形態である半導体装置の要部断面図である。 本発明の他の実施の形態である半導体装置の入出力回路を示す回路図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態である半導体装置の要部断面図である。 本発明の他の実施の形態である半導体装置の要部断面図である。 本発明の他の実施の形態である半導体装置の入出力回路を示す回路図である。 本発明の他の実施の形態である半導体装置の入出力回路を示す回路図である。
符号の説明
１ 半導体装置
２ 主面
２ａ 端部
３ コア領域
４，４ａ，４ｂ，４ｃ，４ｄ，４ｅ ボンディングパッド
５ 電源配線
６ 接地配線
７ 接地配線
８ 電源配線
１１，１１ａ，１１ｂ，１１ｃ 入出力回路
２１，２１ａ，２１ｂ，２１ｃ ｎＭＩＳＦＥＴ形成領域
２２ 抵抗素子形成領域
２３，２３ａ，２３ｂ，２３ｃ ダイオード素子形成領域
２４ 引き出し領域
２５，２５ａ，２５ｂ，２５ｃ ダイオード素子形成領域
２６ 抵抗素子形成領域
２７ ｐＭＩＳＦＥＴ形成領域
２７ａ，２７ｂ，２７ｃ ｎＭＩＳＦＥＴ形成領域
３０ 半導体基板
３１ 素子分離領域
３２ ｐ型ウエル
３３ ｎ型ウエル
３４ ゲート電極
３５，３５ｄ，３５ｓ ｎ型半導体領域
３６ ゲート電極
３７，３７ｄ，３７ｓ ｐ型半導体領域
３８，３９ 抵抗素子
４１ ｎ型半導体領域
４２ ｐ型半導体領域
４３ ｐ型半導体領域
４４ ｎ型半導体領域
４６ ｐ型半導体領域
４７ ｎ型半導体領域
５０ 絶縁膜
５１ 導体層
５２ 開口部
５３，５３ａ，５３ｂ，５３ｃ 配線
６１ ゲート電極
６２，６２ａ，６２ｂ ｎ型半導体領域
６３ ｎ型半導体領域
６４ ｐ型半導体領域
６５ ｐ型半導体領域
６６ ｎ型半導体領域
７１，７２ 配線
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８ ダイオード素子
Ｍ１〜Ｍ７ 配線
ＰＧ プラグ
Ｑｎ１，Ｑｎ３，Ｑｎ４，Ｑｎ５，Ｑｎ６，Ｑｎ７，Ｑｎ８ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ１ ｐチャネル型ＭＩＳＦＥＴ
Ｒ１，Ｒ２ 抵抗素子

Claims (19)

  1. 半導体基板と、
    前記半導体基板に形成され、且つ、第１領域と第２領域とを有する入出力回路部と、
    前記半導体基板上に形成され、第１および第２電源配線と、前記第１および第２電源配線よりも下層に位置する第１配線とを有する多層配線構造と、
    前記第１および第２電源配線よりも上層に位置し、且つ、前記入出力回路部と電気的に接続するボンディングパッドと、
    を有する半導体装置であって、
    前記第１領域は、前記第２領域よりも前記半導体装置の外周部に近い領域であり、
    前記第１電源配線は、前記第１領域上を通過するように配置されており、
    前記第２電源配線は、前記第２領域上を通過するように配置されており、
    前記第１領域と第２領域の間には、引き出し領域が設けられており、
    前記第１領域は前記ボンディングパッドへ信号を出力するための第１ＭＩＳＦＥＴ素子を含み、
    前記第２領域は前記ボンディングパッドへ信号を出力するための第２ＭＩＳＦＥＴ素子を含み、
    前記第１配線は、前記引き出し領域で、前記第１および第２電源配線よりも上層に引き出され、前記ボンディングパッドに電気的に接続しており、
    前記ボンディングパッドは、前記第１電源配線上に位置しており、且つ、前記第２電源配線上には位置していないことを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板に形成された入出力回路部と、
    前記入出力回路部より上層に形成された第１配線と、
    前記第１配線より上層に形成された第１電源配線、及び、前記第１電源配線とは異なる電位を供給するための第２電源配線と、
    前記第１及び第２電源配線よりも上層に形成され、且つ、前記第１配線を介して前記入出力回路部と電気的に接続するボンディングパッドと、
    前記ボンディングパッド上に形成された絶縁膜と、
    前記ボンディングパッドの表面を露出するように前記絶縁膜に形成された開口部とを有する半導体装置であって、
    前記入出力回路部は、第１領域、第２領域、及び、前記第１領域と前記第２領域との間に位置する引き出し領域を有し、
    前記第１領域は前記ボンディングパッドへ信号を出力するための第１ＭＩＳＦＥＴ素子を含み、
    前記第２領域は前記ボンディングパッドへ信号を出力するための第２ＭＩＳＦＥＴ素子を含み、
    前記第１領域は前記第２領域よりも前記半導体装置の外周部に近い領域であり、
    前記第１配線は前記引き出し領域上に位置しており、
    前記第１電源配線は前記第１領域上に位置しており、
    前記第２電源配線は前記第２領域上に位置しており、
    前記ボンディングパッドは前記第１領域上に位置しており、
    前記開口部は前記第１領域上に位置しており、且つ、前記第２領域上には位置していないことを特徴とする半導体装置。
  3. 請求項１または２記載の半導体装置において、
    前記第１または第２電源配線のどちらか一方が、接地電位を供給するための配線であることを特徴とする半導体装置。
  4. 請求項１〜３のいずれか１項に記載の半導体装置において、
    前記ボンディングパッドが信号の入力または出力用のボンディングパッドであることを特徴とする半導体装置。
  5. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記第１領域は第１抵抗素子と第１ダイオード素子とを有し、前記第２領域は第２抵抗素子と第２ダイオード素子とを有することを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１および第２電源配線は、前記半導体装置の外周部に沿って延在し、
    前記第１ＭＩＳＦＥＴ素子を形成した領域、前記第１抵抗素子を形成した領域、前記第１ダイオード素子を形成した領域、前記引き出し領域、前記第２ダイオード素子を形成した領域、前記第２抵抗素子を形成した領域および前記第２ＭＩＳＦＥＴ素子を形成した領域は、前記第１および第２電源配線の延在方向と交差する方向に、順に配置されていることを特徴とする半導体装置。
  7. 請求項５または６記載の半導体装置において、
    前記ボンディングパッドは、前記第１ダイオード素子を介して前記第１電源配線に接続され、前記第２ダイオード素子を介して前記第２電源配線に接続され、前記第１抵抗素子を介して前記第１ＭＩＳＦＥＴ素子のソースまたはドレインの一方に電気的に接続され、且つ、前記第２抵抗素子を介して前記第２ＭＩＳＦＥＴ素子のソースまたはドレインの一方に電気的に接続されており、
    前記第１ＭＩＳＦＥＴ素子のソースまたはドレインの他方は、前記第１電源配線に接続され、
    前記第２ＭＩＳＦＥＴ素子のソースまたはドレインの他方は、前記第２電源配線に接続され、
    前記第１および第２ＭＩＳＦＥＴ素子のゲートは前記ボンディングパッドへ出力するための出力信号を内部回路から受けていることを特徴とする半導体装置。
  8. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記入出力回路部は、第１抵抗素子、第２抵抗素子、第１ダイオード素子及び第２ダイオード素子を有することを特徴とする半導体装置。
  9. 請求項１〜８のいずれか１項に記載の半導体装置において、
    前記第１配線は、前記入出力回路部上に形成された第１層間絶縁膜中に埋め込まれて形成されており、
    前記第１電源配線、及び、前記第２電源配線は、前記第１配線、及び、前記第１層間絶縁膜上に形成された第２層間絶縁膜中に埋め込まれて形成されていることを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記第１配線、前記第１電源配線、及び、前記第２電源配線は、銅を主成分として形成されていることを特徴とする半導体装置。
  11. 半導体基板と、
    前記半導体基板に形成された第１及び第２入出力回路部と、
    前記第１及び第２入出力回路部より上層に形成された第１及び第２配線と、
    前記第１及び第２配線より上層に形成された第１電源配線と、
    前記第１及び第２配線より上層に形成され、且つ、前記第１電源配線とは異なる電位を供給するための第２電源配線と、
    前記第１及び第２電源配線よりも上層に形成され、且つ、前記第１配線を介して前記第１入出力回路部と電気的に接続する第１ボンディングパッドと、
    前記第１及び第２電源配線よりも上層に形成され、且つ、前記第２配線を介して前記第２入出力回路部と電気的に接続する第２ボンディングパッドと、
    前記第１及び第２ボンディングパッド上に形成された絶縁膜と、
    前記第１ボンディングパッドの表面を露出するように前記絶縁膜に形成された第１開口部と、
    前記第２ボンディングパッドの表面を露出するように前記絶縁膜に形成された第２開口部とを有する半導体装置であって、
    前記第１入出力回路部は、第１領域、第２領域、及び、前記第１領域と前記第２領域との間に位置する第１引き出し領域を有し、
    前記第２入出力回路部は、第３領域、第４領域、及び、前記第３領域と前記第４領域との間に位置する第２引き出し領域を有し、
    前記第１領域は前記第１ボンディングパッドへ信号を出力するための第１ＭＩＳＦＥＴ素子を含み、
    前記第２領域は前記第１ボンディングパッドへ信号を出力するための第２ＭＩＳＦＥＴ素子を含み、
    前記第１及び第３領域は、前記第２及び第４領域よりも前記半導体装置の外周部に近い領域であり、
    前記第１配線は前記第１引き出し領域上に位置しており、
    前記第２配線は前記第２引き出し領域上に位置しており、
    前記第１及び第２電源配線は、前記半導体装置の外周部に沿った第１方向に延在しており、
    前記第１電源配線は前記第１及び第３領域上に位置しており、
    前記第２電源配線は前記第２及び第４領域上に位置しており、
    前記第１ボンディングパッドは前記第１領域上に位置しており、
    前記第２ボンディングパッドは前記第４領域上に位置しており、
    前記第１開口部は前記第１領域上に位置しており、且つ、前記第２領域上には位置しておらず、
    前記第２開口部は前記第４領域上に位置しており、且つ、前記第３領域上には位置していないことを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記第１または第２電源配線のどちらか一方は、接地電位を供給するための配線であることを特徴とする半導体装置。
  13. 請求項１１または１２記載の半導体装置において、
    前記第１または第２ボンディングパッドのどちらか一方は、信号の入力または出力用のボンディングパッドであることを特徴とする半導体装置。
  14. 請求項１１〜１３のいずれか１項に記載の半導体装置において、
    前記第１領域は第１抵抗素子と第１ダイオード素子とを有し、前記第２領域は第２抵抗素子と第２ダイオード素子とを有していることを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第１ＭＩＳＦＥＴ素子、前記第１抵抗素子、前記第１ダイオード素子、前記第１引き出し領域、前記第２ダイオード素子、前記第２抵抗素子および前記第２ＭＩＳＦＥＴ素子は、前記第１方向と交差する第２方向に沿って順に配置されていることを特徴とする半導体装置。
  16. 請求項１４または１５記載の半導体装置において、
    前記第１ボンディングパッドは、前記第１ダイオード素子を介して前記第１電源配線に接続され、前記第２ダイオード素子を介して前記第２電源配線に接続され、前記第１抵抗素子を介して前記第１ＭＩＳＦＥＴ素子のソースまたはドレインの一方に電気的に接続され、且つ、前記第２抵抗素子を介して前記第２ＭＩＳＦＥＴ素子のソースまたはドレインの一方に電気的に接続されており、
    前記第１ＭＩＳＦＥＴ素子のソースまたはドレインの他方は、前記第１電源配線に接続され、
    前記第２ＭＩＳＦＥＴ素子のソースまたはドレインの他方は、前記第２電源配線に接続されていることを特徴とする半導体装置。
  17. 請求項１１〜１３のいずれか１項に記載の半導体装置において、
    前記第２入出力回路部は、第１抵抗素子、第２抵抗素子、第１ダイオード素子及び第２ダイオード素子を有することを特徴とする半導体装置。
  18. 請求項１１〜１７のいずれか１項に記載の半導体装置において、
    前記第１及び第２配線は、それぞれ、前記第１及び第２入出力回路部上に形成された第１層間絶縁膜中に埋め込まれて形成されており、
    前記第１電源配線、及び、前記第２電源配線は、それぞれ、前記第１配線、前記第２配線、及び、前記第１層間絶縁膜上に形成された第２層間絶縁膜中に埋め込まれて形成されていることを特徴とする半導体装置。
  19. 請求項１８に記載の半導体装置において、
    前記第１配線、前記第２配線、前記第１電源配線、及び、前記第２電源配線は、銅を主成分として形成されていることを特徴とする半導体装置。
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