JP2006202866A - 半導体装置 - Google Patents

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真吾 市川
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Abstract

【課題】チップサイズを増大することなく、周辺回路と電極パッドとを接続する配線幅を大きくして電力供給能力を増大することを可能にした半導体装置を提供する。
【解決手段】内部回路３と、内部回路の周囲に配列した複数の周辺回路ユニットからなる周辺回路４と、周辺回路ユニットにそれぞれ配線で接続され、半導体チップの周辺に沿って配列した複数の電極パッド２とを備える半導体装置であって、周辺回路ユニット４Ａ，４Ｂを半導体チップの周囲に沿って複数列の千鳥状に配置し、電極パッド２Ａ，２Ｂはそれぞれ対応する周辺回路ユニット内に配置する。周辺回路ユニットの周方向の幅寸法を大きくでき、周辺回路ユニットと電極パッドとを接続する配線の配線幅を増大し、半導体装置の電極パッドにおける電力供給能力を改善する。
【選択図】図３

Description

本発明は外部接続用電極パッド（以下、電極パッドと略称する）を備える半導体装置に関し、特に内部回路と電極パッドとの間に周辺回路を備え、この周辺回路を介して内部回路と電極パッドとを接続した半導体装置に関するものである。
半導体基板に各種素子や素子を接続する配線を形成し、外形が矩形状に形成されたチップ状の半導体装置（以下、半導体チップと称する）は、図６に概略平面レイアウトを示すように半導体チップ１の周辺に沿って配列した複数の電極パッド２を通して外部との電気接続を行うように構成される。これらの電極パッド２は信号パッド、電源パッド、接地パッドで構成される。また、半導体チップ１の中央領域には所要の機能を有する内部回路３が配設され、この内部回路３と各電極パッド２とは内部回路３の周囲に配設した入出力回路、電源回路、接地回路等からなる周辺回路４を介して電気接続されている。入出力回路は、信号パッドとしての電極パッドから与えられる外部信号を内部回路向けに変換する入力回路と、内部回路からの信号を電極パッドから外部に向けて出力するための変換を行う出力回路とを含んでいる。また、電源回路と接地回路は外部電源及び接地に接続される電極パッドと内部回路とを適正に接続する回路である。
ところで、近年の半導体チップでは、半導体装置の多機能化、高集積化に伴って電極パッドの数も増加する傾向にある。従来の半導体チップでは電極パッドをチップ周辺に沿って１列に配列していたため、電極パッド数の増加に対処するには電極パッドのサイズを小さくしなければならない。しかしながら、電極パッドは外部接続用の電極線をボンディングするために所要のサイズを確保する必要があり、図７に示した例では電極パッド２を外側と内側の２列に配設するとともに、隣接する電極パッドに接続された電極線が相互に干渉あるいは短絡することがないように内外周の各電極パッドを周方向にずらした千鳥状に配列する構成がとられている。また、半導体チップにはそれぞれ入出力回路、電源回路、接地回路のいずれかを構成している複数の周辺回路ユニット４０１を半導体チップの周辺に沿って１列に配列して前記した周辺回路を構成しており、その上で各電極パッドと、各電極パッドにそれぞれ対応する周辺回路ユニットとを金属配線５により電気接続するとともに、各周辺回路ユニットを金属配線により内部回路に電気接続する構成がとられている。
このように半導体チップの周辺に沿って電極パッドを２列の千鳥状に配列する一方で周辺回路ユニットを１列に配列した構成の半導体チップとして特許文献１，２に記載のものがある。特に特許文献１には、半導体チップの周辺に沿って千鳥状に配列した電極パッドを内部回路の周囲を囲むように１列に配列された周辺回路の各周辺回路ユニットに対してそれぞれ１対１で金属配線によって電気接続した構成が示されている。この金属配線による接続形態としては、特許文献１では、図７（ａ）のように、周辺回路４の外側領域に内外の２列に電極パッド２Ａ，２Ｂを千鳥状に配列し、各電極パッド２Ａ，２Ｂにそれぞれ対応する周辺回路ユニット４０１を金属配線５により接続した構成例が記載されている。また、同特許文献１には、図７（ｂ）のように、周辺回路４上に千鳥状に配列した電極パッド２Ａ，２Ｂを配設し、各電極パッド２Ａ，２Ｂを対応する直下の周辺回路ユニット４０１にコンタクトとしての金属配線５により接続した構成例が開示されている。いずれの構成例においても、周辺回路ユニットと電極パッドとは１対１で対応され、相互に金属配線によって電気接続されている。
特開２００３−１６３２６７号公報 特開平１１−８７３９９号公報
従来の半導体チップでは、図６及び図７に示したように、周辺回路４は半導体チップ１の周辺に沿って複数の周辺回路ユニット４０１が１列に配列されているため、電極パッド２の数が増大すると、これに対応して周辺回路ユニット４０１の数を増大する必要があり、全ての周辺回路ユニット４０１を１列に配設するためには個々の周辺回路ユニット４０１の周方向の幅寸法を縮小して狭くし、細長い形状に設計する必要がある。そのため、電極パッド２Ａ，２Ｂとこれに対応する各周辺回路ユニット４０１とをそれぞれ金属配線５で接続する際に、隣接する金属配線が相互に干渉して短絡することがないように、金属配線の周方向の寸法、すなわち配線幅を周辺回路ユニット４０１の周方向の幅寸法よりも狭い幅寸法にする必要がある。このように金属配線５の幅寸法が周辺回路ユニット４０１の幅寸法に制約を受けることになるため、金属配線５に通流可能な電流量に制約を受け、当該金属配線に接続される周辺回路４における所定の電力供給能力を満たすことが困難になる。特に、図７（ａ）に示した構成例では、外周側に配置した外側電極パッド２Ｂと周辺回路ユニット４０１とを接続する金属配線５は、内周側に配置した内側電極パッド２Ａの隣接間の隙間を通して配線しなければならず、この隙間は周辺回路ユニット４０１の幅寸法よりも小さい寸法であるため金属配線５の幅寸法の制約はさらに厳しいものになる。
また、前述のように周辺回路ユニット４０１の周方向の幅寸法が狭くなると、図示は省略するが、各周辺回路ユニット４０１と内部回路３とを接続する金属配線の幅寸法も縮小する必要があり、この金属配線における通流可能な電流に制限を受けることにもなる。さらに、各周辺回路ユニット４０１は前述のように入出力回路、電源回路、接地回路の各ユニットとして構成されており、それぞれの回路ユニットを構成するためには所要の素子を各回路ユニット内に配設する必要があるが、周辺回路ユニット４０１の幅寸法が縮小されると当該素子を配設するためには個々の周辺回路ユニット４０１の内外方向の長さを長くして対処さぜるを得ず、必然的に周辺回路ユニット４０１は細長い形状のものになる。しかしながら、このような細長い形状では周辺回路ユニット４０１内に配設する素子や素子間配線のレイアウトに制約を受けることになり、設計の自由度が低下して設計が困難なものになる。この問題に対しては周辺回路ユニットの周方向の幅寸法が縮小しないようにする他はなく、結果として半導体チップのチップサイズを大型化せざるを得ないという問題になる。
本発明の目的は、チップサイズを増大することなく、周辺回路と電極パッドとを接続する配線幅を大きくして電力供給能力を増大することを可能にした半導体装置を提供するものである。また、本発明の他の目的は、周辺回路におけるレイアウト設計の自由度を高めることを可能にした半導体装置を提供するものである。
本発明の半導体装置は、内部回路と、内部回路の周囲に配列した複数の周辺回路ユニットからなる周辺回路と、周辺回路ユニットにそれぞれ配線で接続され、半導体チップの周辺に沿って配列した複数の電極パッドとを備える半導体装置であって、周辺回路ユニットを半導体チップの周囲に沿って複数列に配置し、電極パッドはそれぞれ対応する周辺回路ユニット内に配置したことを特徴とする。ここで、本発明においては、複数列の周辺回路ユニット及び各周辺回路ユニット内に配置される電極パッドはそれぞれ半導体チップの周辺に沿って千鳥状に配列される。例えば、周辺回路は半導体チップの周辺に沿って配列される外側周辺回路ユニットと、その内側に配列される内側周辺回路ユニットとで２列に配列され、電極パッドは外側周辺回路ユニット内に配列される内側電極パッドと外側周辺回路ユニット内に配置される外側電極パッドとで２列に配列されることが好ましい。
本発明によれば、周辺回路ユニットの周方向の幅寸法を大きくでき、周辺回路ユニットと電極パッドとを接続する配線の配線幅を増大する。また、周辺回路ユニットと内部回路を接続する配線の配線幅を増大する。これにより、半導体装置の電極パッドにおける電力供給能力を改善することが可能になる。また、周辺回路ユニットの幅寸法を大きくして正方形に近いユニット形状にでき、周辺回路ユニット内におけるレイアウト設計の自由度を高めることが可能になる。さらに、内部回路の面積を増大し、高集積化が実現できる。
本発明の半導体装置の好ましい形態としては、周辺回路は、内側周辺回路ユニットと外側周辺回路ユニットとが半導体チップの周方向にほぼ同一ピッチ寸法で配列され、内側周辺回路ユニットは外側周辺回路ユニットに対してほぼ１／２ピッチ寸法でずれて配列された構成とすることで、周辺回路ユニットを規則性のある千鳥状に配列し、周辺回路ユニットの設計の自由度が高められ、設計が容易になる。この場合、電極パッドは、内側電極パッドと外側電極パッドとが半導体チップの周方向にほぼ同一ピッチ寸法で配列され、内側電極パッドは外側電極パッドに対してほぼ１／２ピッチ寸法でずれて配列された構成とすることで、電極パッドに接続する外部リードの短絡の問題が生じることがない。また、電極パッドは、外側電極パッドが半導体チップの周方向にほぼ同一ピッチ寸法で配列され、内側電極パッドは周方向の１つ置きにピッチ寸法が相違され、周方向の一方側に隣接する電極パッドとの間の間隙寸法と、反対側に隣接する電極パッドとの間の間隙寸法が異なる構成としてもよい。
本発明において、内側電極パッドと外側電極パッドとの間隙領域と、内側電極パッドの相互間の間隙領域とにわたって周辺回路ユニットと内部回路とを接続するための配線が配設される。配線は電極パッドを構成する配線層と同じ配線層で構成することが可能である。特に、隣接する内側電極パッドの間隙寸法が小さい側の間隙領域には配線が配設されておらず、間隙寸法が大きい側の間隙領域に配線が配設されており、当該配線の配線幅を大きくして電力能力を向上することが可能になる。
次に、本発明の実施例１について図面を参照して説明する。図１は本発明にかかる半導体チップ１の概略平面レイアウト図であり、正方形に近い形状をした半導体チップ１は中央領域に内部回路３が配設され、この内部回路３の周囲を囲むように半導体チップ１の周辺に沿って周辺回路４が配設されている。また、同様に前記半導体チップ１の周辺に沿って複数の電極パッド２が配列されており、この電極パッド２は前記周辺回路４の領域内に配設されている。前記電極パッド２は後述するように信号を入出力するための信号パッドと、電源（ＶＤＤ）や接地（ＧＮＤ）に接続するための電源パッド及び接地パッドとで構成される。
図２は各周辺回路ユニットの等価回路を説明するための図であり、前記周辺回路４は、複数の周辺回路ユニットが配列された構成とされており、各周辺回路ユニットは、入出力回路（Ｉ／Ｏ回路）ユニット４１、電源回路ユニット４２、接地回路ユニット４３のいずれかとして構成されている。入出力回路ユニット４１は、一般にはＭＯＳトランジスタをダイオード接続した保護回路４１１と、Ｐ型及びＮ型の各パワーＭＯＳトランジスタをインバータ接続して構成される出力バッファ回路４１２と、同様にＰ型及びＮ型の各ＭＯＳトランジスタをインバータ接続して構成される入力バッファ回路４１３として構成され、前記信号パッドとしての電極パッド２１に接続される。電源回路ユニット４２と接地回路ユニット４３は外部からの瞬時高圧電圧（サージ電圧）から内部回路を保護するためのＭＯＳトランジスタをダイオード接続し、必要に応じて抵抗等を接続した保護回路４２１，４３１として構成され、前記電源パッド又は接地パッドとしての電極パッド２２，２３に接続される。
図３は前記半導体チップ１の一部を拡大したレイアウト図である。前記周辺回路４を構成している複数の周辺回路ユニット４１〜４３は、ここではそれぞれが正方形に近い矩形をした形状で、かつそれぞれがほぼ等しい寸法に形成されており、これら複数の周辺回路ユニットは半導体チップ１の周方向に沿って配列されているが、各周辺回路ユニット４１〜４３は半導体チップ１の内外方向に向けて内周側と外周側に２列に配列された内側周辺回路ユニット４Ａと外側周辺回路ユニット４Ｂとで構成されている。前記内側と外側の各周辺回路ユニット４Ａ，４Ｂは各ユニットが周方向に密接した状態で配列されており、すなわち、各ユニットの周方向の寸法に等しいピッチ寸法Ｐ１で配列されている。また、前記内側周辺回路ユニット４Ａは前記外側周辺回路ユニット４Ｂに対して周方向に１／２ピッチ寸法Ｐ１／２だけずれて配列されており、これにより各周辺回路ユニット４Ａ，４Ｂ（４１〜４３）は半導体チップ１の周辺に沿って千鳥状に配列されている。
前記電極パッド２（２１〜２３）はそれぞれ前記内側及び外側の各周辺回路ユニット４Ａ，４Ｂよりも縦横寸法が若干小さい正方形ないし長方形をした矩形をしたほぼ同じ形状、寸法に形成されており、各電極パッド２は前記複数の周辺回路ユニット４Ａ，４Ｂのそれぞれの領域内に１つずつ配設されている。ここでは各電極パッド２はそれぞれの周辺回路ユニット４Ａ，４Ｂのほぼ中央位置に配設されている。そのため、各電極パッド２は半導体チップ１の内外方向に向けて内側電極パッド２Ａと外側電極パッド２Ｂとして２列の千鳥状に配列されており、しかも、各電極パッド２Ａ，２Ｂはそれぞれ周方向に等しいピッチ寸法で配列されている。このピッチ寸法Ｐ１は前記周辺回路ユニット４Ａ，４Ｂのピッチ寸法と同じである。したがって、内側電極パッド２Ａは外側電極パッド２Ｂに対して周方向に１／２ピッチ寸法だけずれて配列されていることになる。なお、一般的には内側電極パッド２Ａは電気特性検査の際にテストプローブが接触されることがない電極パッドとして構成されるため、外側電極パッド２Ｂよりも若干小さいサイズに形成されることが多く、実施例１でも内側電極パッド２Ａは外側電極パッド２Ｂよりも若干小さく形成した例を示している。
その上で、各電極パッド２Ａ，２Ｂはそれぞれが配設されている周辺回路ユニット４Ａ，４Ｂに対してコンタクト２０１において電気接続が行われる。換言すれば、各周辺回路ユニット４Ａ，４Ｂを構成している素子やこれら素子を互いに電気接続している素子間配線（図３には示されないが、図２に示した各回路を構成している素子と素子間を接続する配線）に対して電気接続されている。また、各周辺回路ユニット４Ａ，４Ｂは金属配線５により内部回路３に電気接続される一方で、複数の周辺回路ユニット４Ａと４Ｂ相互間の電気接続が行われる。この場合、外側周辺回路ユニット４Ｂに対する電気接続を行うために内側電極パッド２Ａの間の間隙領域を利用して金属配線５１が延設される。また、各外側周辺回路ユニット４Ｂに対する電気接続を行うために内側電極パッド２Ａと外側電極パッド２Ｂとの間の間隙領域に周方向に延長される金属配線５２が延設される。なお、図３にはこれら金属配線５（５１，５２）が延設される領域を斜線領域として示している。
図４は前記内部回路３、周辺回路４、及び電極パッド２を含む図３のＡ−Ａ線に沿う概略断面図である。詳細な説明は省略するが、半導体チップ１を構成しているシリコン基板１０１の表面に素子分離用の絶縁分離膜１０２が形成され、この絶縁分離膜１０２によって複数の素子領域が区画される。各素子領域には所要のパターンに形成されたソース・ドレイン拡散層等の拡散層１０３と、前記シリコン基板１０１の表面上に形成されたゲートポリシリコン１０４等によってＭＯＳトランジスタ等の素子１０５が形成されている。この素子により前記内部回路３と周辺回路４の各周辺回路ユニット４Ａ，４Ｂが形成される。
前記素子１０５上には第１層間絶縁層１１１が形成されており、その上に第１金属層１２１が形成される。さらに、その上には順次第２層間絶縁膜１１２、第２金属層１２２、第３層間絶縁膜１１３、第３金属層１２３、第４層間絶縁膜１１４、第４金属層１２４、第５層間絶縁膜１１５、第５金属層１２５が形成され、最上層に表面絶縁膜１１６が形成されている。前記第１ないし第５の層間絶縁層１１１〜１１５は例えばシリコン酸化膜で構成され、表面絶縁膜１１６は樹脂で構成されている。また、第１ないし第５の各金属層１２１〜１２５はアルミニウム膜で形成されており、特に前記第１ないし第３の金属層１２１〜１２３はそれぞれ所要の配線パターンをした第１ないし第３の金属配線として形成され、前記第１ないし第３の層間絶縁膜１１１〜１１３に形成されたタングステン等からなる第１ないし第３のビア１３１〜１３３によって上下の金属配線が相互にかつ前記素子１０５に対して電気接続が行われ、多層配線構造を構成している。
前記電極パッド２Ａ，２Ｂは前記周辺回路ユニット４Ａ，４Ｂの領域において、前記第４金属層１２４と前記第５金属層１２５とによって上下に２層構造をした電極パッドとして構成されている。この電極パッドは、第４金属層１２４と第５金属層１２５がほぼ同じ平面形状に形成されており、これらの金属層１２４と１２５を絶縁する第５層間絶縁膜１１５に設けられた第５ビア１３５によって相互に電気接続されるとともに両者は機械的に一体化されている。前記第５金属層１２５はパッシベーション層としての前記表面絶縁膜１１６に設けられた矩形の開口１１６ａ内に表面が露出され、この露出された表面が電極パッド２Ａ，２Ｂの表面領域として構成される。また、前記第４金属層１２４の一部は第４層間絶縁膜１１５に形成された前記電極パッド２Ａ，２Ｂの各コンタクト２０１としての第４ビア１３４により下層の第３金属配線層１２３に電気接続が行われ、さらに同様にしてその下層の第２金属層１２２および第１金属層１２１、さらに素子１０５に電気接続され、素子１０５を外部に電気接続する外部導出電極として機能する。また、ここでは前記第５金属層１２４の一部は内部回路３と周辺回路４とを相互に電気接続する前記金属配線５としても構成されている。なお、前記電極パッド２Ａ，２Ｂはそれぞれ周辺回路ユニット４Ａ，４Ｂの直上に形成されているので、いわゆるＣＵＰパッド（Circuit Under Pad)として構成されていることになる。
以上の構成の実施例１では、内側電極パッド２Ａと外側電極パッド２Ｂが半導体チップ１の周方向に沿って千鳥状に配列されているので、半導体チップ１をパッケージ化する際、あるいは実装する際に各電極パッド２Ａ，２Ｂにボンディングワイヤ等の外部リードを接続するときには、隣接する電極パッドに接続される外部リードは半導体チップ１の周方向にほぼピッチ寸法Ｐ１の間隔をもって並列されることになり、互いに短絡することが防止できる。このとき、各電極パッド２Ａ，２Ｂは所定のサイズに形成されているので、外部リードのボンディングを好適に行うことが可能である。
さらに、各電極パッド２Ａ，２Ｂは配設されている直下の周辺回路ユニット４Ａ，４Ｂに対してコンタクト２０１において電気接続が行われるので、当該コンタクト２０１を構成している金属配線の配線幅の制約が緩和される。すなわち、周辺回路ユニット４Ａ，４Ｂの周方向の幅寸法よりも小さい幅寸法であれば、電極パッド２Ａ，２Ｂの最大幅寸法に等しい幅寸法ないしはそれ以上の幅寸法での金属配線での電気接続が可能になる。これにより、チップサイズを増大することなく電極パッド２Ａ，２Ｂにつながる金属配線（コンタクト２０１）の配線幅を拡大でき、所定の電気能力を確保することができる。特に、入出力回路ユニット４１においては、その出力回路の出力パワーを増大することが可能になる。これと同時に、各電極パッド２Ａ，２Ｂのコンタクト２０１としての各金属配線はそれぞれの直下の周辺回路ユニット４Ａ，４Ｂに電気接続すればよいので金属配線の長さが短くでき、配線抵抗や配線容量を低減して高速動作を実現する上でも有利になる。
一方、周辺回路４を構成している周辺回路ユニット４Ａ，４Ｂは、半導体チップ１の周方向に沿って２列に配列されているので、それぞれの周方向の幅寸法を図７（ａ），（ｂ）に示した従来構成に比較して２倍の幅寸法に構成できる。したがって、所定の面積を確保するために内外方向の寸法を拡大した細長い形状に設計する必要はなく、各周辺回路ユニット４Ａ，４Ｂを正方形に近い形状にすることができ、各周辺回路ユニット４Ａ，４Ｂを構成する素子や素子間配線のレイアウトの自由度が高くなり、設計を容易に行うことが可能になる。
また、各電極パッド２Ａ，２Ｂを周辺回路４内に配設していることは、見方を変えれば周辺回路４を半導体チップ１の周辺に向けて電極パッド２Ａ，２Ｂの直下領域にまで張り出したことになり、これにより周辺回路４の面積を等しく設計する場合には当該周辺回路４によって周囲が囲まれる内部回路３の面積を周辺回路４を張り出した分だけ拡大することが可能になり、半導体チップ１の高集積化を実現する上でも有効になる。
このように、実施例１の半導体チップ１では、周辺回路ユニット４Ａ，４Ｂの周方向の幅寸法を大きくでき、周辺回路ユニット４Ａ，４Ｂと電極パッド２Ａ，２Ｂとを接続するコンタクト２０１におけるの配線幅を増大し、また同時に周辺回路ユニット４Ａ，４Ｂと内部回路３を接続する金属配線５の配線幅を増大し、周辺回路４における電力供給能力を改善することが可能になる。また、周辺回路ユニット４Ａ，４Ｂの幅寸法を大きくして正方形に近いユニット形状にでき、個々の周辺回路ユニット４Ａ，４Ｂ内における素子や素子間配線のレイアウト設計の自由度を高めることが可能になる。
図５は図３と同様な実施例２における要部の平面レイアウト図であり、実施例１と等価な部分には同一符号を付してある。ここで、周辺回路４を内側周辺回路ユニット４Ａと外側周辺回路ユニット４Ｂとで２列に配列し、かつ内側周辺回路ユニット４Ａを外側周辺回路ユニット４Ｂに対して周方向に１／２ピッチだけずらして千鳥配列としている構成は実施例１と同じである。また、電極パッド２も内側電極パッド２Ａと外側電極パッド２Ｂの２列に千鳥配列し、各電極パッド２Ａ，２Ｂを対応する周辺回路ユニット４Ａ，４Ｂの領域内に配列している点も実施例１と同じである。さらに、各電極パッド２Ａ，２Ｂを直下の周辺回路ユニット４Ａ，４Ｂに対してコンタクト２０１としての金属配線によって電気接続していることも実施例１と同じである。
その上で、実施例２は、内側周辺回路ユニット４Ａ上に配設する内側電極パッド２Ａの周方向のピッチ寸法を周方向に沿って電極パッドの１つ置きに交番的に相違させている。すなわち、内側電極パッド２Ａにおいては、周方向に並ぶ複数の電極パッドのうち、１つ置きの電極パッドを周辺回路ユニット４Ａに対して周方向の一方に偏位させ、これに隣接する１つ置きの電極パッドを周方向の反対方向に偏位させている。すなわち、周方向に１つ置きにピッチ寸法がＰ２とＰ３（Ｐ２＜Ｐ３，Ｐ２＋Ｐ３＝２×Ｐ１））とで交番的に配列している。この配列により、各電極パッド２Ａはの周方向の一方側において隣接する電極パッドとの間に生じる間隙の寸法Ｄ２を、反対側において隣接する電極パッドとの間に生じる間隙の寸法Ｄ１よりも大きくしている（Ｄ１＜Ｄ２）。
その上で、実施例１と同様に各周辺回路ユニット４Ａ，４Ｂを金属配線５によって内部回路３に電気接続しているが、実施例２では外側周辺回路ユニット４Ｂを内部回路３に接続するための金属配線５１Ａを内側電極パッド２Ａの隣接間に設けられた拡大された間隙領域に配設している。なお、外側周辺回路ユニット４Ｂを相互に接続する金属配線５２は実施例１と同様に内側電極パッド２Ａと外側電極パッド２Ｂ間に設けられた間隙領域を利用して延設している。これにより、実施例１の場合にあっては外側周辺回路ユニット４Ｂと内部回路３とを接続する金属配線５１を個々の内側電極パッド２Ａの隣接する間隙領域に分けて配設していたものを、実施例２では少なくとも２つの外側周辺回路ユニット４Ｂに対応する金属配線５１Ａを拡大した間隙領域にまとめて配設することが可能になる。このことは、例えば２つの外側周辺回路ユニット４Ｂに同一の金属配線５１Ａで電気接続を行う場合には、当該２つの金属配線５１Ａを一体化した２倍の配線幅の金属配線で電気接続を行うことが可能になり、金属配線５１Ａに通流可能な電流量を増大し、周辺回路４における電力能力を増大することが可能になる。
このように、実施例２の半導体チップでは、実施例１と同様に周辺回路ユニット４Ａ，４Ｂの周方向の幅寸法を大きくでき、周辺回路ユニット４Ａ，４Ｂと電極パッド２Ａ，２Ｂとを接続するコンタクト２０１としての配線の配線幅を増大し、また周辺回路ユニット４Ａ，４Ｂと内部回路３を接続する金属配線５の配線幅を増大し、周辺回路４における電力供給能力を改善することが可能になる。また、周辺回路ユニット４Ａ，４Ｂの幅寸法を大きくして正方形に近いユニット形状にでき、周辺回路ユニット４Ａ，４Ｂ内における素子等のレイアウト設計の自由度を高めることが可能になる。さらに、内側電極パッド２Ａの相互間の間隙領域の幅を拡大することで、当該間隙領域に配設する金属配線５のレイアウトの自由度が高められるとともに、周辺回路における電力能力を高めることも可能になる。
前記実施例１，２では周辺回路を構成する周辺回路ユニットはそれぞれ同一形状、同一寸法に形成されている例を示したが、一部の周辺回路ユニットの形状、寸法が相違していても各周辺回路ユニットが大略同じピッチ寸法で千鳥状に配列されており、電極パッドが各周辺回路ユニット内に配列されていれば本発明の目的を達成することが可能である。
また、実施例２では内側電極パッドが１つ置きに異なるピッチ寸法で配列されているが、必要に応じて一部の電極パッドについてのみピッチ寸法が異なる配列とした上で、これら電極パッド間に形成される拡大された間隙領域に配線を配設するようにしてもよい。
さらに、本発明は周辺回路ユニット及び電極パッドを３列以上に配列することも可能であり、また、電極パッドに対する外部リードの短絡等の問題が解決されるものであれば、理論的には周辺回路ユニット又は電極パッドの少なくとも一方は必ずしも千鳥状に配列する必要はない。
本発明の実施例１の半導体チップの概略平面レイアウト図である。 周辺回路ユニットの機能を示す等価回路図である。 図１の要部の拡大レイアウト図である。 図３のＡ−Ａ線断面図である。 実施例２の図３と同様の拡大レイアウト図である。 従来の半導体チップの概略平面レイアウト図である。 従来の半導体チップの周辺回路及び電極パッドのレイアウト図である。
符号の説明
１ 半導体チップ
２ 電極パッド
２１ 信号パッド
２２ 電源パッド
２３ 接地パッド
２Ａ 内側電極パッド
２Ｂ 外側電極パッド
３ 内部回路
４ 周辺回路
４Ａ 内側周辺回路ユニット
４Ｂ 外側周辺回路ユニット
４１ 入出力回路ユニット
４２ 電源回路ユニット
４３ 接地回路ユニット
５ 金属配線

Claims (11)

  1. 内部回路と、当該内部回路の周囲に配列した複数の周辺回路ユニットからなる周辺回路と、前記周辺回路ユニットにそれぞれ電気接続され、半導体チップの周辺に沿って配列した複数の電極パッドとを備える半導体装置であって、前記周辺回路ユニットを半導体チップの周囲に沿って複数列に配置し、前記電極パッドはそれぞれ対応する周辺回路ユニット内に配置したことを特徴とする半導体装置。
  2. 前記複数列の周辺回路ユニット及び各周辺回路ユニット内に配置される電極パッドはそれぞれ半導体チップの周辺に沿って千鳥状に配列されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記周辺回路は半導体チップの周辺に沿って配列される外側周辺回路ユニットと、その内側に配列される内側周辺回路ユニットとで２列に配列され、前記電極パッドは前記内側周辺回路ユニット内に配列される内側電極パッドと前記外側周辺回路ユニット内に配置される外側電極パッドとで２列に配列されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記周辺回路は、内側周辺回路ユニットと外側周辺回路ユニットとが半導体チップの周方向にほぼ同一ピッチ寸法で配列され、内側周辺回路ユニットは外側周辺回路ユニットに対してほぼ１／２ピッチ寸法でずれて配列されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記電極パッドは、内側電極パッドと外側電極パッドとが半導体チップの周方向にほぼ同一ピッチ寸法で配列され、内側電極パッドは外側電極パッドに対してほぼ１／２ピッチ寸法でずれて配列されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記電極パッドは、外側電極パッドが半導体チップの周方向にほぼ同一ピッチ寸法で配列され、前記内側電極パッドは周方向の１つ置きにピッチ寸法が相違され、周方向の一方側に隣接する電極パッドとの間の間隙寸法と、反対側に隣接する電極パッドとの間の間隙寸法が異なることを特徴とする請求項４に記載の半導体装置。
  7. 前記内側電極パッドと外側電極パッドとの間隙領域と、前記内側電極パッドの相互間の間隙領域とにわたって前記周辺回路ユニットと前記内部回路とを接続するための配線が配設されていることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
  8. 前記配線は前記電極パッドを構成する配線層と同じ配線層で構成されていることを特徴とする請求項７に記載の半導体装置。
  9. 前記隣接する内側電極パッドの間隙寸法が小さい側の間隙領域には前記配線が配設されておらず、前記間隙寸法が大きい側の間隙領域に前記配線が配設されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記周辺回路は複数の周辺回路ユニットがほぼ同じ形状、寸法であり、前記複数の電極パッドはほぼ同じ形状、寸法であることを特徴とする請求項１ないし９のいずれかに記載の半導体装置。
  11. 前記電極パッドは信号パッド、電源パッド、接地パッドで構成され、前記周辺回路ユニットは入出力回路、電源回路、接地回路で構成されることを特徴とする請求項１ないし１０のいずれかに記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012234931A (ja) * 2011-04-28 2012-11-29 Renesas Electronics Corp 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム
JP2013089771A (ja) * 2011-10-18 2013-05-13 Renesas Electronics Corp 半導体集積回路装置
JP2016066823A (ja) * 2016-01-26 2016-04-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4995455B2 (ja) * 2005-11-30 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
JP5027605B2 (ja) * 2007-09-25 2012-09-19 パナソニック株式会社 半導体装置
US9773732B2 (en) * 2013-03-06 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for packaging pad structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62279656A (ja) * 1986-05-29 1987-12-04 Fuji Photo Film Co Ltd マスタスライス集積回路装置
JPH0183349U (ja) * 1987-11-24 1989-06-02
JPH02180049A (ja) * 1989-01-04 1990-07-12 Nec Corp 半導体装置
JP2003163267A (ja) * 2001-11-29 2003-06-06 Mitsubishi Electric Corp 半導体装置
JP2004273607A (ja) * 2003-03-06 2004-09-30 Fujitsu Ltd 半導体集積回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140754A (ja) * 1997-07-17 1999-02-12 Mitsubishi Electric Corp 半導体装置
JP3022819B2 (ja) * 1997-08-27 2000-03-21 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
JP3472455B2 (ja) 1997-09-12 2003-12-02 沖電気工業株式会社 半導体集積回路装置及びそのパッケージ構造
JP3914649B2 (ja) * 1999-02-10 2007-05-16 株式会社東芝 半導体装置
TW536765B (en) * 2001-10-19 2003-06-11 Acer Labs Inc Chip package structure for array type bounding pad
US6836026B1 (en) * 2003-01-14 2004-12-28 Lsi Logic Corporation Integrated circuit design for both input output limited and core limited integrated circuits
JP3986989B2 (ja) * 2003-03-27 2007-10-03 松下電器産業株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62279656A (ja) * 1986-05-29 1987-12-04 Fuji Photo Film Co Ltd マスタスライス集積回路装置
JPH0183349U (ja) * 1987-11-24 1989-06-02
JPH02180049A (ja) * 1989-01-04 1990-07-12 Nec Corp 半導体装置
JP2003163267A (ja) * 2001-11-29 2003-06-06 Mitsubishi Electric Corp 半導体装置
JP2004273607A (ja) * 2003-03-06 2004-09-30 Fujitsu Ltd 半導体集積回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012234931A (ja) * 2011-04-28 2012-11-29 Renesas Electronics Corp 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム
US9054120B2 (en) 2011-04-28 2015-06-09 Renesas Electronics Corporation Semiconductor device, semiconductor device design method, semiconductor device design apparatus, and program
JP2013089771A (ja) * 2011-10-18 2013-05-13 Renesas Electronics Corp 半導体集積回路装置
JP2016066823A (ja) * 2016-01-26 2016-04-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置

Also Published As

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