JP2006196487A

JP2006196487A - 半導体装置

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Publication number: JP2006196487A
Application number: JP2005003420A
Authority: JP
Inventors: Takayuki Saiki; 隆行齊木
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-01-11
Filing date: 2005-01-11
Publication date: 2006-07-27
Anticipated expiration: 2025-01-11
Also published as: JP4682622B2

Abstract

【課題】能動面にバンプを形成した半導体装置における静電気保護素子と電極パッドとを電気的に接続するパッド用電気配線と、電源と電気的に接続する電源用電気配線とを、当該半導体装置が有する面積を極力増大させずに、かつ、短絡しないように配置した電気配線を有する半導体装置を提供する。
【解決手段】パッド電極と静電気保護素子とを電気的に接続するパッド用電気配線と、電源と電気的に接続する電源用電気配線とを、有し、当該電源用電気配線として用いられている多層配線の一部の電気配線層において、パッド用電気配線と、電源用電気配線とが、静電気保護素子上では重ならないように、静電気保護素子が形成されている領域の中央に配置する。
【選択図】図３

Description

本発明は、静電気等による半導体素子の破壊等を防止するための静電気保護素子を有する半導体装置に関し、特にＩＣやＬＳＩ等の機能を有する半導体素子が形成されている能動領域の上に実装基板と電気的な接続をとるためのバンプを備えた、静電気保護素子を有する半導体装置に関する。

静電気起因の過大電流または過大電圧が、バンプから前記機能に係る入力端子、または出力端子である当該バンプを形成するための電極パッドを伝達して、半導体素子が形成されている能動領域に伝達されると、当該静電気により能動領域の半導体素子が破壊される可能性がある。そこで、上記のように、半導体素子の破壊を防止するための静電気保護素子を設ける。
まず、静電気保護素子を用いた能動領域の保護する作用を図５を用いて説明する。
図５は、静電気保護素子を有する半導体装置の等価回路図の一例を示す。同図において、一番上の直線１０６は、高位電源（以下「Ｖｄｄ」と称する。）を表しており、一番下の直線１０７は、低位電源（以下「Ｖｓｓ」と称する。）を表している。電極パッド１０２と電気的に接続されている、中央の直線１０８は、電気信号を出力するための出力配線を表している。ＶｄｄとＶｓｓとの間に、能動領域１０１に形成されている半導体素子としてのＭＩＳＦＥＴ（Metal-Insulator-Metal Field Effect Transistor）、Ｔｒ１とＴｒ２とが直列に接続されている。また、出力配線とＶｓｓとの間には、ＭＩＳＦＥＴで形成されている静電気保護素子１０３が形成されている。同図では、Ｔｒ３と示している。静電気保護素子１０３は、電極パッド１０２から、静電気が入り込んだ場合に、静電気を静電気保護素子１０３に導くようにすることにより、Ｖｓｓに逃がすようにする。これにより、静電気を能動領域１０１にあるＭＩＳＦＥＴ等の半導体素子を保護する。

次に、従来の静電気保護素子を有する半導体装置の模式平面図を図６に例示する。半導体装置１００の中央に、矩形形状に能動領域１０１が形成されている。能動領域１０１の外側の周辺には、バンプが形成される電極パッド１０２が形成されている。電極パッド１０２と能動領域１０１との間に、静電気保護素子１０３が形成されている。また、パッド用電気配線１０４によって、電極パッド１０２と静電気保護素子１０３とが電気的に接続されている。また、電源用電気配線１０５によって、静電気保護素子１０３とＶｓｓ１０７とが電気的に接続されている。したがって、静電気が電極パッド１０２から出力された場合、静電気保護素子１０３によって、Ｖｓｓ１０７に当該静電気を逃がすことにより、能動領域１０１内の半導体素子Ｔｒ１及びＴｒ２等の破壊を防止している。

上記の作用を有する静電気保護素子の構造については、例えば特許文献１〜３に開示されている。

一方、半導体装置の占有面積をさらに小さくするために、上記した従来のような能動領域の外側にバンプを形成する構造に代えて、能動領域の内側にバンプを形成することが検討されている。

図７は、バンプが形成される電極パッドが、能動領域に形成されている半導体装置の模式平面図を示す。半導体装置１００の表面は、全て能動領域１０１となっている。能動領域１０１は、多層配線構造を有する電気配線層（図８を参照のこと。）によって形成されている。能動領域１０１の周辺側には、電極パッド１０２が形成されている。電極パッド１０２の下側には、静電気保護素子１０３が形成されている。

図８に、図７に示したＥ−Ｅ線における半導体装置の模式断面図を示す。同図では、能動領域１０１が、３層構造の電気配線層を有する場合について例示している。ここでは、電極パッド１０２と、静電気保護素子１０３とを電気的に接続するためのパッド用電気配線２００の例として、同図では、Ｌ１、Ｌ２として示している。パッド用電気配線２００は、静電気保護素子１０３の電極などが形成されるアクティブ領域１０７、コンタクトプラグ１０９、第１電気配線層１１０、第１ビアプラグ１１１、第２電気配線層１１２、第２ビアプラグ１１３、第３電気配線層１１４を経て、電極パッド１１５と電気的に接続されることによって形成される。

特開２００１−３４５４２２号公報特開２００１−３５１９８６号公報特開平１０−５６１３３号公報

しかしながら、パッド用電気配線２００は、図８のように多層構造を有する全ての電気配線と電気的に接続されてしまうため、電源用電気配線２１０を形成する場合、いずれの電気配線層を使用しても、電源、電極パッド及び半導体素子または静電気保護素子が短絡してしまう。同図の場合では、例えば、第２電気配線層１１２を電源用電気配線２１０として使用した場合を示している。

そこで、従来は、電源用電気配線を、パッド用電気配線と短絡しないように、静電気保護素子を迂回するように配線していた。

しかし、静電気保護素子を迂回するための電源配線を配置すると、半導体装置の面積の増大を招き、能動領域１０１にバンプを形成することによる半導体装置の占有面積縮小の
効果が低減されてしまう。

本発明は、能動面にバンプを形成した半導体装置における静電気保護素子と電極パッドとを電気的に接続するパッド用電気配線と、電源と電気的に接続する電源用電気配線とを、当該半導体装置が有する面積を極力増大させずに、かつ、短絡しないように配置した電気配線を有する半導体装置を提供することにある。

上記課題を解決するために、本発明は、半導体素子が形成されている能動領域の最表面に形成されているパッド電極と、前記能動領域に形成されている半導体素子と同じ面に形成されている前記静電気保護素子とを、多層配線で形成された複数の電気配線層とプラグによって電気的に接続されたパッド用電気配線と、前記静電気保護素子と電源とを、前記多層配線のうちいずれか一層の前記電気配線層によって電気的に接続された電源用電気配線と、を備え、前記パッド用電気配線と、前記静電気保護素子が形成されている領域内の前記電源用電気配線とが、前記静電気保護素子上では重ならないように、前記プラグを前記静電気保護素子の略中央に形成し、前記電源用電気配線は、前記静電気保護素子が形成されている領域の少なくとも両端に配置されていることを要旨とする。

本発明に係る半導体装置によれば、半導体素子が形成されている能動領域の最表面に形成されているパッド電極と、前記能動領域に形成されている半導体素子と同じ面に形成されている前記静電気保護素子とを、多層配線で形成された複数の電気配線層とプラグによって電気的に接続されたパッド用電気配線と、前記静電気保護素子と電源とを、前記多層配線のうちいずれか一層の前記電気配線層によって電気的に接続された電源用電気配線とが、当該静電気保護素子上では重ならないように、プラグを静電気保護素子の略中央に形成し、一方、電源用電気配線を静電気保護素子が形成されている領域の少なくとも両端に配置されていることにより、当該半導体装置が有する面積を極力増大させずに、かつ、パッド用電気配線と電源用電気配線とが短絡しないように配置することができる。

また、本発明は、半導体素子が形成されている能動領域の最表面に形成されているパッド電極と、前記能動領域に形成されている半導体素子と同じ面に形成されている前記静電気保護素子とを、多層配線で形成された複数の電気配線層とプラグによって電気的に接続されたパッド用電気配線と、前記静電気保護素子と電源とを、前記多層配線のうちいずれか一層の前記電気配線層によって電気的に接続された電源用電気配線と、を備え、前記パッド用電気配線と、前記静電気保護素子が形成されている領域内の前記電源用電気配線とが、前記静電気保護素子上では重ならないように、前記プラグを前記静電気保護素子が形成されている領域の略周辺に形成し、前記電源用電気配線は、前記静電気保護素子の略中央に配置されていることを要旨とする。

本発明に係る半導体装置によれば、半導体素子が形成されている能動領域の最表面に形成されているパッド電極と、前記能動領域に形成されている半導体素子と同じ面に形成されている前記静電気保護素子とを、多層配線で形成された複数の電気配線層とプラグによって電気的に接続されたパッド用電気配線と、前記静電気保護素子と電源とを、前記多層配線のうちいずれか一層の前記電気配線層によって電気的に接続された電源用電気配線とが、当該静電気保護素子上では重ならないように、前記プラグを前記静電気保護素子が形成されている領域の略周辺に形成し、一方、電源用電気配線を静電気保護素子の中央に配置することにより、当該半導体装置が有する面積を極力増大させずに、かつ、パッド用電気配線と電源用電気配線とが短絡しないように配置することができる。また、電源用電気配線が略中央に配置されていることにより、電源用電気配線の面積を大きくすることができ、静電気保護素子領域の外側にパッド用電気配線としてのビアプラグまたは、コンタクトプラグを形成することができる。また、静電気保護素子上に電源用電気配線が形成されていることにより、静電気保護素子から電源に、電極パッドから印加された静電気を均一に放電させることができる。

また、本発明は、上記の半導体装置の静電気保護素子は、ＭＩＳ型トランジスタ、ダイオード、サイリスタまたはバイポーラトランジスタのいずれかで形成されていてもよい。

（第１実施形態）
本発明の第１実施形態を図１及び図２を用いて説明する。
図１は、本実施形態における半導体装置の平面構造を示す模式図を示す。同図に示す半導体装置では、静電気保護素子１０としてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が、半導体基板１の表面に形成されている。同図におけるＭＩＳＦＥＴ１０において、ソース／ドレイン等に使用するアクティブ領域１１は、矩形形状に形成されている。アクティブ領域１１の周辺には、半導体基板１の電位をとるための導電領域１３が形成されている。導電領域１３は、低位電源の電位に保持されている。ここで、アクティブ領域１１と導電領域１３との間は、酸化シリコン膜等で形成されている素子分離領域１４となっており、電気的に絶縁されている。アクティブ領域１１の周辺には、２つ、横断するように、ゲート電極１２が形成されている。

次に、ＭＩＳＦＥＴ１０の上に形成されている電気配線層等の構造について説明する。同図では、便宜上、電気配線層は２層だけ示しているが、実際には、２層以上の多層配線構造を有している。まず、半導体基板１の上に形成されている第１電気配線層１５は、アクティブ領域１１の中央部付近を横断するように形成されている。ここでは、ゲート電極１２の間に１本、アクティブ領域１１の周辺に２本、平行に配置されている。次に、第２電気配線層１７により形成されている電源用電気配線１７ａは、アクティブ領域１１の外側の周辺部の両端に、第１電気配線層１５、またはゲート電極１２とほぼ直交するように形成されている。一方、同図では図示されていないが、パッド用電気配線２８（図２（ａ）参照）として使用されるパッド用第２電気配線層１７ｂは、アクティブ領域１１上に形成されている。このパッド用第２電気配線層１７ｂは、電極パッドからの出力信号を伝達するために、ＭＩＳＦＥＴ１０と電気的に接続されている。

また、第１電気配線層１５と、アクティブ領域１１、または導電領域１３とは導電性のコンタクトプラグ１６により、所望の場所において、電気的に接続されている。第１電気配線層１５と、電源用電気配線１７ａ及びパッド用第２電気配線層１７ｂとは、第１ビアプラグ１８により所望の場所に電気的に接続されている。同図では、コンタクトプラグ１６は白の矩形で、第１ビアプラグ１８は灰色の矩形で示している。

次に、本実施形態の半導体装置の断面構造について説明する。
図２（ａ）は、図１のＡ−Ａ線における半導体装置の模式断面図を示す。まず、半導体基板１の中央には、アクティブ領域１１が形成され、アクティブ領域１１の両端近傍には、導電領域１３が形成されている。アクティブ領域１１と導電領域１３との間には、素子分離領域１４が形成されており、アクティブ領域１１と導電領域１３とは、電気的に絶縁されている。

半導体基板１の上には、第１層間絶縁層２３が形成されている。第１層間絶縁層２３は酸化シリコンまたは窒化シリコン等で形成されている。第１層間絶縁層２３の上には、第１電気配線層１５が形成されている。第１電気配線層１５は、アルミニウムまたはアルミニウム合金等で形成されている。第１層間絶縁層２３には、コンタクトプラグ１６が形成されている。コンタクトプラグ１６は、タングステン、チタン合金等で形成されており、アクティブ領域１１と第１電気配線層１５とを電気的に接続している。

第１電気配線層１５の上には、第２層間絶縁層２４が形成されている。第２層間絶縁層２４は、第１層間絶縁層２３と同様に、酸化シリコンまたは窒化シリコン等で形成されている。

第２層間絶縁層２４の上には、第２電気配線層で形成されている電源用電気配線１７ａ及びパッド用第２電気配線層１７ｂが形成されている。電源用電気配線１７ａ及びパッド用第２電気配線層１７ｂは、第１電気配線層１５と同様に、アルミニウムまたはアルミニウム合金等で形成されている。パッド用第２電気配線層１７ｂは、ＭＩＳＦＥＴ１０上の中央部に形成されている。一方、電源用電気配線１７ａは、ＭＩＳＦＥＴ１０の周辺に、２本形成されている。第２層間絶縁層２４には、第１ビアプラグ１８が形成されている。第１ビアプラグ１８は、コンタクトプラグ１６と同様に、タングステン、チタン合金等で形成されており、第１電気配線層１５と、電源用電気配線１７ａ及びパッド用第２電気配線層１７ｂとを、電気的に接続している。

電源用電気配線１７ａ及びパッド用第２電気配線層１７ｂの上には、第３層間絶縁層２５が形成されている。第３層間絶縁層２５は、第１層間絶縁層２３等と同様に、酸化シリコンまたは窒化シリコン等で形成されている。

第３層間絶縁層２５の上には、第３電気配線層２０が形成されている。第３電気配線層２０は、第１電気配線層１５等と同様に、アルミニウムまたはアルミニウム合金等で形成されている。第３層間絶縁層２５には、第２ビアプラグ１９が形成されている。第２ビアプラグ１９は、第１ビアプラグ１８と同様に、タングステン、チタン合金等で形成されており、電源用電気配線１７ａ及びパッド用第２電気配線層１７ｂと、第３電気配線層２０とを電気的に接続している。

第３電気配線層２０の上には、第４層間絶縁層２６が形成されている。第４層間絶縁層２６は、第１層間絶縁層２３等と同様に、酸化シリコンまたは窒化シリコン等で形成されている。第４層間絶縁層２６の上には、電極パッド２１が形成されている。電極パッド２１の上には、実装基板等と電気的に接続するためのバンプ２２が形成されている。バンプ２２は、実装方法によって、金または金合金系の金属で形成される場合と半田等の合金で形成される場合がある。電極パッド２１は、第１電気配線層１５等と同様に、アルミニウムまたはアルミニウム合金系で形成されるが、電極パッド２１の上に形成されるバンプ２２の材料に応じて、適当な金属層を選択して形成される。第４層間絶縁層２６には、第３ビアプラグ２７が形成されている。第３ビアプラグ２７は、第１ビアプラグ１８等と同様に、タングステン、チタン合金等で形成されており、第３電気配線層２０と、電極パッド２１とを電気的に接続している。

同図において、パッド用電気配線２８は、例えば同図に示すようにＬ１またはＬ２のように、バンプ２２、電極パッド２１、第３ビアプラグ２７、第３電気配線層２０、第２ビアプラグ１９、パッド用第２電気配線層１７ｂ、第１ビアプラグ１８、第１電気配線層１５、コンタクトプラグ１６及びアクティブ領域１１という経路として形成される。一方、電源用電気配線１７ａは、パッド用第２電気配線層１７ｂと電気的に絶縁されるように形成されている。

次に、図１におけるＢ−Ｂ線における半導体装置の断面構造について説明する。
図２（ｂ）は、図１のＢ−Ｂ線における半導体装置の模式断面図を示す。半導体基板１に形成されているアクティブ領域１１は、半導体基板１の上に形成されているゲート電極１２を挟んで形成されている。本実施形態では、半導体基板１の中央に形成されているアクティブ領域１１をソース部１１ａとし、ゲート電極１２を挟んで周辺近傍に形成されているアクティブ領域１１をドレイン部１１ｂとする。周辺部に形成されているドレイン部１１ｂとそれよりも外側に形成されている導電領域１３との間に、素子分離領域１４が形成されている。

パッド用電気配線として使用されるパッド用第１電気配線層１５ａは、第１層間絶縁層２３を挟んでソース部１１ａの上に配置されている。また、電源用電気配線１７ａは、ＭＩＳＦＥＴ１０の上側全体に配置されており、第１ビアプラグ１８、電源用第１電気配線層１５ｂ、コンタクトプラグ１６を介して、低位電源となっている導電領域１３と電気的に接続されている。同図では、電源用電気配線１７ａ及びパッド用第２電気配線層１７ｂより上の層の構造を省略して図示している。

電源用電気配線１７ａは、パッド用電気配線２８と電気的に絶縁されていることが示されている。また、電源用電気配線１７ａは、低位電源と電気的に接続されている。したがって、電源用電気配線１７ａを介して、電極パッド２１に加わった静電気による電流を低位電源に放電することができる。

上記の説明から、以下の効果が得られる。すなわち、パッド用電気配線２８と電源用電気配線１７ａとが、ＭＩＳＦＥＴ１０の近傍に両者とも形成されているが、互いに電気的に絶縁された状態で形成されているので、当該半導体装置が有する面積を極力増大させずに、かつ、パッド用電気配線２８とＭＩＳＦＥＴ１０が形成されている領域内の電源用電気配線１７ａとが短絡しないように配置することができる。ここで、静電気保護素子としてのＭＩＳＦＥＴ１０の形成領域は、導電領域１３によって囲まれている領域とする。また、ＭＩＳＦＥＴ１０が形成されている領域の中央にパッド用電気配線を形成することができる。

なお、本実施形態では、電源用電気配線１７ａを第２電気配線層で形成しているが、第２電気配線層だけに限らず、多層配線層のどの層で形成してもよいし、多層配線で形成してもよい。
（第２実施形態）
本発明の第２実施形態を図３及び図４を用いて説明する。
図３は、本実施形態における半導体装置の平面構造を示す模式図を示す。第１実施形態と同様に、静電気保護素子は、ＭＩＳＦＥＴ３０として形成されている。したがって、同図における、半導体基板上に形成されているアクティブ領域３１、ゲート電極３２、導電領域３３及び素子分離領域３４は、図１と同様に形成されている。また、第１電気配線層３５も、図１と同様に配置されている。第１実施形態との相違するのは、第２電気配線層で形成されている電源用電気配線３７ａの配置される位置である。まず、電源用電気配線３７ａは、ＭＩＳＦＥＴ３０のほぼ中央に４本、縦断するように形成されている。一方、パッド用電気配線４８は、同図における第１電気配線層３５の両端から、ＭＩＳＦＥＴ３０のアクティブ領域３１にかけて電気的に接続されている。

同図における、パッド用電気配線４８と電源用電気配線３７ａとの断面における配置を図４（ａ）及び（ｂ）を用いて説明する。
図４（ａ）は、図３のＣ−Ｃ線における半導体装置の模式断面図を示す。各層の基本的な構造は、図２（ａ）と同様である。同図で、Ｌ３及びＬ４で示されているパッド用電気配線４８の経路は以下のとおりである。すなわち、バンプ４２、電極パッド４１、第３ビアプラグ４７、第３電気配線層４０（図３においては図示せず）、第２ビアプラグ３９（図３においては図示せず）、パッド用第２電気配線層３７ｂ、第１ビアプラグ３８、第１電気配線層３５、コンタクトプラグ３６及びアクティブ領域３１という経路となる。ここで、パッド用電気配線４８として使用される第２電気配線層３７ｂは、ＭＩＳＦＥＴ３０の周辺側に配置され、第１電気配線層３５、コンタクトプラグ３６によって、電流経路をほぼ中央に位置するアクティブ領域３１へと導いている。電源用電気配線３７ａは、ＭＩＳＦＥＴ３０のほぼ中央の上側を通るようにして形成されている。

図４（ｂ）は、図３のＤ−Ｄ線における半導体装置の模式断面図を示す。静電気保護素子としてのＭＩＳＦＥＴ３０の構造は、図２（ｂ）で示したものと同様である。アクティブ領域３１の一部であるソース部３１ａは、コンタクトプラグ３６を介して、第１電気配線層３５ａと電気的に接続されている。この第１電気配線層３５ａは、パッド用電気配線４８の一部として使用されている。

ドレイン部３１ｂ及び導電領域３３は、コンタクトプラグ３６を介して、電源用第１電気配線層３５ｂと電気的に接続されている。第１電気配線層３５ａと電源用第１電気配線層３５ｂは、第２層間絶縁層４４により電気的に絶縁されている。電源用第１電気配線層３５ｂは、第１ビアプラグ３８を介して、電源用電気配線３７ａと電気的に接続されている。電源用電気配線３７ａは、ドレイン部３１ｂ及び導電領域３３と電気的に接続され、また、図３に示すようにＭＩＳＦＥＴ３０のほぼ中央に形成されている。

上記の説明から、第１実施形態と同様の効果、すなわち、半導体装置が有する面積を極力増大させずに、かつ、パッド用電気配線４８と、ＭＩＳＦＥＴ３０が形成されている領域内の電源用電気配線３７ａとが短絡しないように配置することができる。また、電源用電気配線３７ａが中央に配置されていることにより、電源用電気配線３７ａの面積を大きくすることができ、ＭＩＳＦＥＴ３０の外側に、パッド用電気配線４８の一部としてのビアプラグ３８、３９または、コンタクトプラグ３６を形成することができる。さらに、電源用電気配線３７ａが中央に配置されていることにより、電極パッド４１に加わった静電気を均一に放電させることができる。

なお、本実施形態では、第１実施形態と同様、電源用電気配線３７ａを第２電気配線層で形成しているが、第２電気配線層だけに限らず、多層配線層のどの層で形成してもよいし、多層配線で形成してもよい。

本実施形態に限らず、以下のように変形してもよい。

（変形例１）第１実施形態及び第２実施形態では、静電気保護素子をＭＩＳＦＥＴで形成していたが、ＭＩＳＦＥＴに限らず、ダイオード、サイリスタまたはバイポーラトランジスタ等で形成してもよい。原理的に、パッド電極から大電流が流れた場合にのみ、静電気保護素子に電流が流れるような機能を有する素子であればよい。

第１実施形態における半導体装置の構造を示す模式平面図。（ａ）は、図１のＡ−Ａ線における半導体装置の模式断面図、（ｂ）はＢ−Ｂ線における半導体装置の模式断面図。第２実施形態における半導体装置の構造を示す模式平面図。（ａ）は、図３のＣ−Ｃ線における半導体装置の模式断面図、（ｂ）はＤ−Ｄ線における半導体装置の模式断面図。従来の静電気保護素子を有する半導体装置の模式平面図。従来の静電気保護素子を有する半導体装置の等価回路図。従来の能動領域に電極パッドを有する半導体装置の模式断面図。従来の能動領域に形成された静電気保護素子の構造を示す模式断面図。

符号の説明

１…半導体装置、１０、３０…静電気保護素子としてのＭＩＳＦＥＴ、１１、３１…アクティブ領域、１２、３２…ゲート電極、１３、３３…導電領域、１４、３４…素子分離領域、１５、３５…第１電気配線層、１６、３６…コンタクトプラグ、１７、３７…第２電気配線層、１７ａ、３７ａ…第２電気配線層を用いた電源用電気配線、１７ｂ、３７ｂ…第２電気配線層を用いたパッド用電気配線、１８、３８…第１ビアプラグ、１９、３９…第２ビアプラグ、２０、４０…第３電気配線層、２１、４１…電極パッド、２２、４２…バンプ、２３、４３…第１層間絶縁層、２４、４４…第２層間絶縁層、２５、４５…第３層間絶縁層、２６、４６…第４層間絶縁層、２７、４７…第３ビアプラグ、２８、４８…パッド用電気配線。

Claims

半導体素子が形成されている能動領域の最表面に形成されているパッド電極と、前記能動領域に形成されている半導体素子と同じ面に形成されている前記静電気保護素子とを、多層配線で形成された複数の電気配線層とプラグによって電気的に接続されたパッド用電気配線と、
前記静電気保護素子と電源とを、前記多層配線のうちいずれか一層の前記電気配線層によって電気的に接続された電源用電気配線と、を備え、
前記パッド用電気配線と、前記静電気保護素子が形成されている領域内の前記電源用電気配線とが、前記静電気保護素子上では重ならないように、前記プラグを前記静電気保護素子の略中央に形成し、前記電源用電気配線は、前記静電気保護素子が形成されている領域の少なくとも両端に配置されている半導体装置。
半導体素子が形成されている能動領域の最表面に形成されているパッド電極と、前記能動領域に形成されている半導体素子と同じ面に形成されている前記静電気保護素子とを、多層配線で形成された複数の電気配線層とプラグによって電気的に接続されたパッド用電気配線と、
前記静電気保護素子と電源とを、前記多層配線のうちいずれか一層の前記電気配線層によって電気的に接続された電源用電気配線と、を備え、
前記パッド用電気配線と、前記静電気保護素子が形成されている領域内の前記電源用電気配線とが、前記静電気保護素子上では重ならないように、前記プラグを前記静電気保護素子が形成されている領域の略周辺に形成し、前記電源用電気配線は、前記静電気保護素子の略中央に配置されている半導体装置。
請求項１または２に記載の半導体装置であって、
前記静電気保護素子は、ＭＩＳ型トランジスタ、ダイオード、サイリスタまたはバイポーラトランジスタのいずれかで形成されている半導体装置。