CN112420675B - 半导体器件 - Google Patents
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Abstract
本揭示公开一种半导体器件，包含：半导体基底，具有相对的第一表面与第二表面；静电放电构件，设置于所述半导体基底的第一表面上的第一区内；焊垫，设置于所述半导体基底的第二表面上；多个导电构件，设置于所述半导体基底内所述第一区外围并接触所述焊垫；及导线，连接所述静电放电构件与所述多个导电构件中至少一个。
Description
技术领域
本揭示涉及包含静电放电保护电路的半导体集成电路，特别涉及具有静电放电保护功能的一种半导体器件。
背景技术
静电放电(ESD Electrostatic Discharge)事件是在提供大电流给集成电路(IC)时，短期间内电流的放电(正或负)的现象。大电流由各种源所产生，例如，人体。ESD事件通常由高电压电势放电所产生(通常有好几千伏特)，导致短时间内(通常为100纳秒)的高电流(数安培脉冲)。通过人体接触IC或带电机械在IC内放电，会在IC内产生ESD事件并摧毁IC。
IC的制造商通常通过增设ESD保护器件的以保护IC免于受到ESD事件的毁损。例如：于IC内半导体器件的一部内增设导电连接于输入与输出接垫(I/O pad)外围的ESD防护器件。然而，由于输出与输入接垫及ESD防护器件与半导体器件的设置皆需占据了半导体基底的部分表面，不利于IC内半导体器件的集成度提升。
发明内容
为了解决上述技术问题，本揭示提供一种半导体器件包含：半导体基底，具有相对的第一表面与第二表面；静电放电构件，设置于所述半导体基底的第一表面上的第一区内；焊垫，设置于所述半导体基底的第二表面上；多个导电构件，设置于所述半导体基底内所述第一区外围并接触所述焊垫；及导线，连接所述静电放电构件与所述多个导电构件中至少一个。
于部分实施例中，所述焊垫于垂直投影方向上与所述静电放电构件及所述多个导电构件重叠。
于部分实施例中，所述静电放电构件于垂直投影方向上与所述多个导电构件不重叠。
于部分实施例中，所述多个导电构件为硅通孔导电构件。
于部分实施例中，所述导线为源极线或电源线。
于部分实施例中，所述静电放电构件包含金属氧化物半导体晶体管，所述金属氧化物半导体晶体管包含设置于所述半导体基底的第一表面上的栅极与设置于半导体基底的第一表面内的多个源极/漏极区。
于部分实施例中，所述导线至少导电连接所述金属氧化物半导体晶体管的多个源极/漏极区之一与所述多个导电构件之一。
于部分实施例中，所述半导体器件还包含设置于所述金属氧化物半导体晶体管上的第一导电连接体，以及设置于所述多个导电构件上的第二导电连接体，所述第一导电连接体连接所述金属氧化物半导体晶体管的至少一个源极/漏极区与所述导线，而所述第二导电连接体连接所述至少一个导电构件与所述导线。
于部分实施例中，所述第一导电连接体与所述第二导电连接体包含导电接触部、金属层与导电介层孔插塞。
于部分实施例中，所述第一导电连接体与所述第二导电连接体包括单个导电通孔的结构。
于本揭示所提供的半导体器件中，透过设置于半导体基底内的导电构件导电连接设置在半导体基底的相对表面上的焊垫与静电放电构件，故可省去当将焊垫与导线设置于半导体基底的相同表面上时基于线路绕线目的而增设的导电连接体与再分布线路的设置，如此可于半导体基底的表面上提供用于设置其他半导体构件的更多区域，可更提升半导体基底上集成电路的集成度。另外，透过将焊垫与静电放电构件设置在半导体基底的相对表面上，如此本发明的半导体器件中的焊垫有助于3D半导体技术的应用。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本揭示第一实施例的半导体器件的剖面示意图。
图2是根据本揭示第二实施例的半导体器件的第一表面的平面示意图。
图3是根据本揭示第二实施例的半导体器件的第二表面的平面示意图。
图4是根据本揭示第三实施例的半导体器件的第一表面的平面示意图。
图5是根据本揭示第三实施例的半导体器件的第二表面的平面示意图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[顶部]、[底部]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
以下藉由图1-5说明本揭示的半导体器件的实施情形。
图1是根据本揭示第一实施例的半导体器件的剖面示意图。在此，半导体器件主要包含半导体基底100、静电放电构件(设置于第一区10内)、焊垫300、多个导电构件200及导线150等构件。所述半导体基底100具有相对的第一表面A与第二表面B。所述静电放电构件设置于所述半导体基底100的第一表面A的第一区10内，于下文中将详述其组成构件。所述焊垫300设置于所述半导体基底的第二表面B上。所述多个导电构件200则设置于所述半导体基底100内所述第一区外围并接触所述焊垫300。图1显示了导线150导电连接所述静电放电构件与所述多个导电构件200，但于另一实施例中(未示出)，所述导线150导电连接所述静电放电构件与所述多个导电构件200中至少一个亦属本发明的实施例。于半导体基底100的第二表面B的焊垫300上设置有保护层400，而所述保护层400部分露出焊垫300。所述保护层400的材料可为氧化硅、氮化硅、或氮氧化硅。所述焊垫300于垂直投影方向上与所述静电放电构件及所述多个导电构件200重叠。所述静电放电构件于垂直投影方向上与所述多个导电构件200不重叠。所述焊垫300的材料可以是金属，例如为铝、铜、金、银、钨等。所述多个导电构件200的材料例如为导电金属，且可采用如硅通孔(TSV)导电构件的导电构件。所述硅通孔(TSV)导电构件包括导电用的金属层(未示出)以及环绕所述导电层以阻挡所述金属层内的金属离子扩散至邻近的半导体基板100内的阻挡层(barrier layer，未示出)。所述金属层的材料可为铜，而所述阻挡层的材料可为氮化钽(TaN)。在此，基于简化图式目的，图1内的导电构件200仅绘制为单一结构而未详细示出所述金属层与阻挡层。
此外，图1所示的半导体器件还包含绝缘层250。设置于所述半导体基底100内并环绕所述多个导电构件200。所述绝缘层250电性隔离相邻的导电构件200以及所述导电构件200与邻近的半导体基底100。于本实施例中，设置于所述半导体基底100的第一表面A的第一区10内的静电放电构件以多个金属氧化物半导体晶体管(MOS transistor)为例，但并不以其限制本揭示。
如图1所示，在此所述多个金属氧化物半导体晶体管分别包含设置于所述半导体基底100的第一表面A上的栅极G及邻近所述栅极G并设置于半导体基底100的第一表面A内的多个源极/漏极区S/D。在此相邻的金属氧化物半导体晶体管的栅极G共用了源极/漏极区S/D。第一区10内的半导体基底100内为具有第一杂质类型的基底，例如为P型基底。于第一区10内的半导体基底100的第一表面A内设置有具有第二杂质类型的第一井区102，例如为N型井区。所述源极/漏极区S/D则为设置于所述第一井区102内具有所述第一杂质类型的区域，例如P型区。如此，所述多个金属氧化物半导体晶体管可为PMOS晶体管。或者，于其他实施例中，上述第一杂质类型与第二杂质类型可以互换并不需要设置N型井区，使得所述多个金属氧化物半导体晶体管为NMOS晶体管。
除此之外，图1所示的半导体器件还包含第一导电连接体CT1、第二导电连接体CT2与第三导电连接体CT3等多个导电连接体。在此，第一导电连接体CT1与第三导电连接体CT3为多个导电连接体设置于所述第一区10内，而所述第二导电连接体CT2则设置于所述第一区10外。所述第一导电连接体CT1连接所述金属氧化物半导体晶体管的源极/漏极区S/D之一与所述导线150，所述第二导电连接CT2连接所述多个导电构件200之一与所述导线150，所述第三导电连接体CT3连接所述金属氧化物半导体晶体管的源极/漏极区S/D之一。举例来说，所述第一导电连接体CT1与所述第二导电连接体CT2包含导电接触部(conductivecontact)CT、多个金属层M1a与M2a及多个导电介层孔插塞V1、V3所交互堆叠形成。所述第三导电连接体CT3则包含导电接触CT、多个金属层M1与M2及多个导电介层孔插塞V1、V3所交互堆叠形成。所述第一导电连接体CT1、第二导电连接体CT2与第三导电连接体CT3等多个导电连接体的实施情形并不受图1所示结构所限制，可依照实际需求调整其组成构件及堆叠顺序。
优选的，第一导电连接体CT1用于连接至少一个源极/漏极区S/D和导线150，第二导电连接体CT2用于连接至少一个导电构件200和导线150，第三导电连接体CT3用于连接至少一个源极/漏极区S/D和第一表面A上的任一金属层。第一至第三导电连接体CT1-CT3的设置形式可根据具体ESD电路的需要制定。第一至第三导电连接体CT1-CT3可以由多个包含导电接触部(conductive contact)CT、至少一个金属层及至少一个导电介层孔插塞V所交互堆叠形成；也可以为包括穿过多个膜层的单个导电通孔的结构。所述导线150为源极线(source electrode line)或电源线(power source line)，而所述第三导电连接体CT3内的金属层M2则可连接至设置于第一区10内的静电放电构件的输出(out)。
于本实施例中，透过所述第一导电连接体CT1与第二导电连接体CT2的设置，使得设置于半导体基底100内的导电构件200便可导电连接设置在半导体基底100的相对的第一表面A与第二表面B上的焊垫300与静电放电构件，如此可于半导体基底100的第一表面A上提供用于设置如记忆体构件等其他半导体构件的更多区域，可更提升半导体基底100上集成电路的集成度。
请继续参照图2-图3，显示了根据本揭示第二实施例的半导体器件的平面示意图，其中图2是根据本揭示第二实施例的半导体器件的第一表面A的平面示意图，而图3是根据本揭示第二实施例的半导体器件的第二表面B的平面示意图。
于图2及图3中，为了方便解说，仅显示了第一区10、多个导电构件200、绝缘层250、及焊垫300的设置情形。如图2-图3所示，所述多个导电构件200设置所述第一区10外围并环绕第一区10，而为保护层400所露出的焊垫300的露出部分的范围则小于第一区10。
请继续参照图4-图5，显示根据本揭示第三实施例的半导体器件的平面示意图，其中图4是根据本揭示第三实施例的半导体器件的第一表面A的平面示意图，而图5是根据本揭示第三实施例的半导体器件的第二表面B的平面示意图。
在此，图4-图5的半导体器件大体相似于图2-图3所示的半导体器件，除了其内多个导电构件200改由多个次导电构件采2乘2阵列方式设置，其余构件的设置情形同第二实施例。导电构件200内的多个次导电构件亦可采其它阵列方式设置，本揭示并不加以限制。
简言之，本揭示提供了一种半导体器件，包含：半导体基底，具有相对的第一表面与第二表面；静电放电构件，设置于所述半导体基底的第一表面上的第一区内；焊垫，设置于所述半导体基底的第二表面上；多个导电构件，设置于所述半导体基底内所述第一区外围并接触所述焊垫；及导线，连接所述静电放电构件与所述多个导电构件中至少一个。
综合以上，透过设置于半导体基底内的导电构件导电连接设置在半导体基底的相对表面上的焊垫与静电放电构件，故可省去当将焊垫与导线设置于半导体基底的相同表面上时基于线路绕线目的而增设的导电连接体与再分布线路的设置，如此可于半导体基底的表面上提供用于设置其他半导体构件的更多区域，可更提升半导体基底上集成电路的集成度。比如，如果将引脚焊垫与金属导线均制作在晶圆的正面，则需要在导线150所在的金属层外另设一层金属层以形成焊垫300，因为导线150不能像焊垫300一样暴露在外面。并且，导线150和焊垫300均需要与其它的金属层进行连接，因此需要在垂直投影方向上另外利用芯片面积，去设置这些连接线。另外，透过将焊垫与静电放电构件设置在半导体基底的相对表面上，如此本发明的半导体器件中的焊垫有助于3D半导体技术的应用。
虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (10)
1.一种半导体器件，其特征在于：所述半导体器件包含：
半导体基底，具有相对的第一表面与第二表面；
静电放电构件，设置于所述半导体基底的第一表面上的第一区内；
焊垫，设置于所述半导体基底的第二表面上；
多个导电构件，设置于所述半导体基底内所述第一区外围并接触所述焊垫；及
导线，连接所述静电放电构件与所述多个导电构件中至少一个。
2.根据权利要求1所述的半导体器件，其特征在于：所述焊垫于垂直投影方向上与所述静电放电构件及所述多个导电构件重叠。
3.根据权利要求1所述的半导体器件，其特征在于：所述静电放电构件于垂直投影方向上与所述多个导电构件不重叠。
4.根据权利要求1所述的半导体器件，其特征在于：所述多个导电构件为硅通孔导电构件。
5.根据权利要求1所述的半导体器件，其特征在于：所述导线为电源线或源极线。
6.根据权利要求1所述的半导体器件，其特征在于：所述静电放电构件包含金属氧化物半导体晶体管，所述金属氧化物半导体晶体管包含设置于所述半导体基底的第一表面上的栅极与设置于半导体基底的第一表面内的多个源极/漏极区。
7.根据权利要求6所述的半导体器件，其特征在于：所述导线至少导电连接所述金属氧化物半导体晶体管的多个源极/漏极区之一与所述多个导电构件之一。
8.根据权利要求7所述的半导体器件，其特征在于：所述半导体器件还包含设置于所述金属氧化物半导体晶体管上的第一导电连接体，以及设置于所述多个导电构件上的第二导电连接体，所述第一导电连接体连接所述金属氧化物半导体晶体管的至少一个源极/漏极区与所述导线，而所述第二导电连接体.连接所述至少一个导电构件与所述导线。
9.根据权利要求8所述的半导体器件，其特征在于：所述第一导电连接体与所述第二导电连接体包含导电接触部、金属层与导电介层孔插塞。
10.根据权利要求8所述的半导体器件，其特征在于：所述第一导电连接体与所述第二导电连接体包括单个导电通孔的结构。
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