CN106601706A - 一种半导体器件和电子装置 - Google Patents

Abstract

本发明提供一种半导体器件和电子装置，涉及半导体技术领域。包括：基底，基底包括第一表面以及与第一表面相对的第二表面；层间介电层，形成于基底的第一表面上；金属互连结构，形成于层间介电层中；焊盘，焊盘连接金属互连结构的底部金属层；静电放电保护元件，其位于焊盘的下方、基底的第一表面上；硅通孔，硅通孔位于所述底部金属层的下方，其与所述底部金属层相连接，并穿过静电放电保护元件将所述焊盘与所述静电放电保护元件电连接，且所述硅通孔的另一端从所述基底的所述第二表面露出。根据本发明的半导体器件，其通过贯穿基底的通孔将ESD保护元件直接与焊盘相连接，而不需增加其它另外的通孔，因而避免了对焊盘下方有源区的消耗。

Description

一种半导体器件和电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件和电子装置。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点。然而，这种进步趋势对终端产品的可靠性会产生不利的影响：在半导体技术领域中，静电放电(ESD)现象是对集成电路的一大威胁，其能够击穿集成电路和半导体元件，促使元件老化，降低生产成品率。因此，ESD防护器件被视为半导体器件中的不可或缺的元件之一。

如图1所示，对于用于焊盘(PAD)静电防护的ESD，一般将ESD放置在PAD周围或下方。通过金属互连结构连接到PAD上。对于晶圆级封装(wafer level packaging，WLSIP)，需要在晶圆背部开通孔101到金属层M1接PAD。这样PAD下方的AA区域用于制作通孔101而被消耗掉，对于器件的性能造成负面影响。

因此，有必要提出一种新的半导体器件，以解决上述技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提供一种半导体器件，包括：

基底，所述基底包括第一表面以及与所述第一表面相对的第二表面；

层间介电层，形成于所述基底的所述第一表面上；

金属互连结构，形成于所述层间介电层中；

焊盘，所述焊盘连接所述金属互连结构的底部金属层；

静电放电保护元件，其位于所述焊盘的下方、所述基底的第一表面上；

硅通孔，所述硅通孔位于所述底部金属层的下方，其与所述底部金属层相连接，并穿过所述静电放电保护元件将所述焊盘与所述静电放电保护元件电连接，且所述硅通孔的另一端从所述基底的所述第二表面露出。

进一步，在所述的基底的第一表面上还形成有多个CMOS晶体管。

进一步，在所述层间介电层中还形成有分别与所述多个CMOS晶体管相连的多个金属互连结构。

进一步，在所述基底的所述第二表面上还形成有钝化层，其中，所述钝化层覆盖所述硅通孔的所述另一端。

进一步，所述钝化层的材料包括氧化铝。

进一步，所述硅通孔的材料选自钨、铜、铝、银、锡和金中的一种或几种。

进一步，所述静电放电保护元件为二极管。

进一步，所述金属互连结构包括若干层金属层以及连接若干层金属层的金属通孔。

本发明实施例二还提供一种电子装置，其包括前述的半导体器件。

根据本发明的半导体器件，其通过贯穿基底的通孔将ESD保护元件直接与焊盘相连接，而不需增加其它另外的通孔，因而避免了对焊盘下方有源区的消耗，进一步提高了半导体器件的性能，还不会影响ESD保护元件功能的实现。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了现有技术的用于晶圆级封装(WLSIP)的焊盘PAD的静电防护的ESD结构示意图；

图2示出了本发明一实施例中的半导体器件的结构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参照图2来描述本发明实施例提出的半导体器件的详细结构。其中，图2示出了本发明一实施例中的半导体器件的结构示意图。

首先，本发明的半导体器件包括：基底200，所述基底200包括第一表面2001(即基底的正面)以及与所述第一表面相对的第二表面2002(即基底的反面)。

具体地，其中所述基底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。本实施例中，较佳地，所述基底200为绝缘体上硅。

在所述的基底200的第一表面2001上还形成有多个CMOS晶体管201a、201b。例如，所述CMOS晶体管可以包括一些NMOS晶体管201a和一些PMOS晶体管201b。其中每个所述CMOS晶体管均包括源极、漏极、以及栅极结构等。且在NMOS晶体管和PMOS晶体管之间的基底中还形成有隔离结构(未示出)，以电隔离相邻的晶体管。该隔离结构可以为浅沟槽隔离结构。

还包括层间介电层202，其形成于所述基底200的所述第一表面2001上，并覆盖所述基底200上的晶体管等元件。层间介电层202可以使用例如SiO₂、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层202还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。

还包括金属互连结构204c，其形成于所述层间介电层202中。该金属互连结构204c用于连接焊盘。

本发明的半导体器件还包括焊盘2041，所述焊盘2041连接所述金属互连结构204c的底部金属层M1。其中，焊盘2041与金属互连结构204c的底部金属层M1位于同一金属层，其可以看作底部金属层M1的一部分。

示例性地，在所述层间介电层202中还形成有分别与所述多个CMOS晶体管相连的多个金属互连结构。示例性地，如图2所示，金属互连结构204a与NMOS晶体管201a相连接，金属互连结构204b与PMOS晶体管201b相连接。

进一步地，每个所述金属互连结构204a、204b、204c均包括若干层金属层以及连接若干层金属层的金属通孔。如图2所示，尽管仅示出了具有三层金属层的金属互连结构，但是该金属互连结构还可以为多于三层或少于三层金属层的结构。进一步地，该些金属互连结构为铜金属互连结构。

本发明的半导体器件还包括静电放电保护元件203，其位于所述焊盘2041的下方、所述基底200的第一表面2001上。所述静电放电保护元件203可以为任何熟知的ESD保护元件，本实施例中，较佳地，所述静电放电保护元件203为二极管。所述二极管包括PN结。

本发明的半导体器件还包括硅通孔205，所述硅通孔205位于金属互连结构204c的所述底部金属层M1的下方，其与所述底部金属层M1相连接，并穿过所述静电放电保护元件203将所述焊盘2041与所述静电放电保护元件203电连接，且所述硅通孔205的另一端从所述基底200的所述第二表面2002露出。示例性地，如图2所示，硅通孔205穿过静电放电保护元件203的P型区域。值得注意的是，硅通孔205还可以选择为穿过静电放电保护元件203的N型区域，也可实现同样的功能。

其中，该硅通孔205用于晶圆级封装，通过在晶圆和晶圆之间、芯片和芯片之间制作垂直导通，实现芯片之间互连。

其中，所述硅通孔205的材料可以选自钨、铜、铝、银、锡和金中的一种或几种。

进一步地，在所述基底200的所述第二表面2002上还形成有钝化层206，其中，所述钝化层206覆盖所述硅通孔205的所述另一端。该钝化层用于保护硅通孔暴露的面。所述钝化层206可以选择为任何适合的材料，其中本实施例中，较佳地所述钝化层的材料包括氧化铝。

综上所述，根据本发明的半导体器件，其通过贯穿基底的硅通孔将ESD保护元件直接与焊盘相连接，而不需增加其它另外的硅通孔，因而避免了对焊盘下方有源区的消耗，进一步提高了半导体器件的性能，还不会影响ESD保护元件功能的实现。

实施例二

本发明还提供一种电子装置，其包括前述实施例一中的半导体器件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括前述的半导体器件的中间产品。由于使用了上述的半导体器件，该半导体器件具有优异的性能，因而本发明实施例的电子装置也同样具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件，包括：

基底，所述基底包括第一表面以及与所述第一表面相对的第二表面；

层间介电层，形成于所述基底的所述第一表面上；

金属互连结构，形成于所述层间介电层中；

焊盘，所述焊盘连接所述金属互连结构的底部金属层；

静电放电保护元件，其位于所述焊盘的下方、所述基底的第一表面上；

硅通孔，所述硅通孔位于所述底部金属层的下方，其与所述底部金属层相连接，并穿过所述静电放电保护元件将所述焊盘与所述静电放电保护元件电连接，且所述硅通孔的另一端从所述基底的所述第二表面露出。

2.根据权利要求1所述的半导体器件，其特征在于，在所述的基底的第一表面上还形成有多个CMOS晶体管。

3.根据权利要求2所述的半导体器件，其特征在于，在所述层间介电层中还形成有分别与所述多个CMOS晶体管相连的多个金属互连结构。

4.根据权利要求1所述的半导体器件，其特征在于，在所述基底的所述第二表面上还形成有钝化层，其中，所述钝化层覆盖所述硅通孔的所述另一端。

5.根据权利要求4所述的半导体器件，其特征在于，所述钝化层的材料包括氧化铝。

6.根据权利要求1所述的半导体器件，其特征在于，所述硅通孔的材料选自钨、铜、铝、银、锡和金中的一种或几种。

7.根据权利要求1所述的半导体器件，其特征在于，所述静电放电保护元件为二极管。

8.根据权利要求1所述的半导体器件，其特征在于，所述金属互连结构包括若干层金属层以及连接若干层金属层的金属通孔。

9.一种电子装置，其特征在于，包括如权利要求1-8中任一项所述的半导体器件。