WO2014191280A1 - Träger für einen optoelektronischen halbleiterchip und optoelektronisches bauteil - Google Patents

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WO2014191280A1
WO2014191280A1 PCT/EP2014/060456 EP2014060456W WO2014191280A1 WO 2014191280 A1 WO2014191280 A1 WO 2014191280A1 EP 2014060456 W EP2014060456 W EP 2014060456W WO 2014191280 A1 WO2014191280 A1 WO 2014191280A1
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carrier
optoelectronic semiconductor
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main surface
semiconductor chip
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PCT/EP2014/060456
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Jürgen Holz
Frank Singer
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Osram Opto Semiconductors Gmbh
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Definitions

  • WO 2012/034752 describes a carrier for an optoelectronic semiconductor chip and a
  • An object to be solved is to specify a carrier and an optoelectronic semiconductor component which can be produced particularly inexpensively.
  • the carrier is suitable as a carrier for an optoelectronic semiconductor chip.
  • the optoelectronic semiconductor chip may be, for example, a light-emitting diode chip, a
  • Laser diode chip or a radiation-detecting chip such as a photodiode chip act.
  • the carrier is suitable for the optoelectronic semiconductor chip
  • the carrier is intended to electrically contact the optoelectronic semiconductor chip.
  • the carrier can therefore be, in particular, a connection carrier or a printed circuit board which is connected to the optoelectronic device
  • the carrier comprises a base body.
  • the main body has a first main surface and a second main surface.
  • the first main surface is, for example, the top surface of the main body.
  • the second major surface is then around the bottom surface of the body, which is opposite to the top surface of the body.
  • the main body can be made homogeneous. That is, the body is in this case formed with a single material and consists, except for possible impurities and dopants, of this material.
  • the carrier comprises at least one recess.
  • the carrier may comprise two, three or a plurality of similar recesses.
  • the at least one recess of the carrier is introduced into the base body. In the region of the recess of the carrier, the material of the base body is removed.
  • the recess extends in the main body from the first main surface to the second main surface. In this case, the recess extends, for example, along a straight line between the first main surface and the second main surface, wherein the straight line can extend perpendicular to the first and / or the second main surface within the manufacturing tolerance.
  • the at least one recess penetrates the body completely. That is, the recess is
  • a hole in the base body which extends from the first main surface to the second main surface and in the region of which the material of the base body is completely removed.
  • the region of the recess can already be kept free during the production of the basic body, so that no removal of the material is necessary for the formation of the recess.
  • the carrier comprises a filling material, which in the at least one recess is introduced.
  • the filling material preferably completely fills the recess within the scope of the manufacturing tolerance.
  • the filler is of the material of the body
  • the filling material is introduced into the recess of the base body. That is, in the preparation of the carrier, first a recess is present or the recess is produced and then the filler material in the
  • Base body is thus not generated by doping or oxidation of the material of the body, but filling material is filled in the recess of the body.
  • the carrier is the
  • Basic body formed with silicon. It is possible that the base body consists of silicon.
  • the main body is formed in particular with crystalline silicon.
  • Base body has silicon of a first
  • Basic body is for example p-doped or n-doped.
  • the main body is electrically conductive in this way
  • the silicon of the main body can be any material educated.
  • the filling material is formed with polycrystalline silicon of a second conductivity type.
  • the filler material may consist of the polycrystalline silicon, or the filler may, in addition to the polycrystalline silicon another
  • Material such as a metal include.
  • Polycrystalline silicon consists of small ones
  • Basic body is formed. In polycrystalline silicon, however, there are crystalline regions which adjoin each other.
  • the polycrystalline silicon has a second one
  • Conductivity type is different.
  • the polycrystalline silicon may be n-doped or p-doped. That is, the first and second conductivity types
  • the filler material may be formed electrically conductive in this way.
  • this is polycrystalline
  • the base body and the filling material are in direct contact with each other in places. That is, there are areas between body and filler in which the body and the filler directly adjacent to each other and a
  • the thin layer of silicon oxide has, for example, a thickness of at most 5 nm, for example of 3 nm.
  • the thin layer For example, silicon oxide is useful if the polycrystalline silicon of the filler is to be deposited on the silicon of the main body since it is a
  • the carrier comprises a main body which has a first main area and a second main area
  • the main body has major surface, at least one recess which is introduced into the base body and which completely penetrates the base body from the first main surface to the second main surface and a filler material which is introduced into the at least one recess.
  • the main body is formed with silicon of a first conductivity type and the
  • Filler material is formed with polycrystalline silicon of a second conductivity type.
  • a carrier is specified, which is particularly inexpensive to produce.
  • the filler material forms through holes
  • Silicon is used, these vias can be generated particularly cost. Furthermore, the base body and the filler material have similar thermal properties due to the similar materials used
  • a space charge zone is formed in the region of the direct contact between the base body and the outdiffusion of the filling material. That is, in the area of direct contact, a depletion zone or barrier layer is created, and thus an area in which space charges face excess and lack of charge carriers. In this way, the area of direct contact between the body and the filler material appears to be charge neutral.
  • the base body and filling material have a conductivity type which is different from one another.
  • the filler is n-type and the base is p-type. In this way, in the region of the direct contact between the filler material and the main body, a pn junction also forms.
  • the space charge zone and the formed pn junction can be dispensed with at least in places along the recess on an electrical insulation between the base body and the filler material.
  • the base body and the filling material can adjoin one another directly along the complete recess. Nevertheless, the base body and the filler material for connection to p- and n-terminal areas of an optoelectronic
  • Discharge protection of the optoelectronic semiconductor chip acts when it is connected in anti-parallel to a pn junction of the optoelectronic semiconductor chip.
  • the n-type region of the carrier so for example the
  • Base body is electrically conductively connected to the n-type terminal region of the optoelectronic semiconductor chip.
  • the carrier is based on the knowledge that optoelectronic semiconductor chips often have no or only insufficient ESD protection. Therefore, must also, depending on the size of the optoelectronic
  • varistor be installed. This increases the
  • the component produced in this way can then be further processed and, for example as surface-mountable component can be used. It requires no further housing to integrate an ESD protection in the component. Due to the materials used, the pn junction in the carrier used as ESD protection is particularly simple and inexpensive even at the wafer level
  • the recesses can be integrated. That is, the recesses can be
  • the carrier is in the at least one recess, preferably then in each
  • the electrically insulating material may be, for example, a silicon dioxide or a
  • Silicon nitride act, which adheres particularly well to the body and the filler.
  • the area in which a space charge zone is formed is formed
  • the cross-sectional area of the filling material is in a plane parallel to the first and / or second
  • the filler material comprises a metal, wherein the polycrystalline silicon at least in places between the metal and the
  • Filler material not of the polycrystalline silicon but the filler comprises at least one other material, namely a metal such as tungsten, aluminum or titanium. Further, it is possible that the filler material comprises a combination of at least two of these metals.
  • the filling material then comprises, for example, the polycrystalline silicon, which is in direct contact with the main body in places.
  • the polycrystalline silicon may be, for example, a
  • Form lateral surface which encloses the metal.
  • the metal is in the manner of a metallic via within the via polycrystalline
  • the polycrystalline silicon serves to form a space charge zone and thus to form an ESD protection diode within the carrier.
  • the electrical resistance of the via is reduced, so that this example with a smaller
  • Cross-sectional area can be formed than this
  • the filler material consists of polycrystalline silicon.
  • the polycrystalline silicon is introduced in the production of the carrier, for example, only as a layer in the recess, which does not completely fill the recess. There remains a smaller recess, the body completely from the first to the second major surface
  • the metal may be, for example, via a CMP process, Sputtering or an alternating deposition ⁇ t zuze in the reduced by the polycrystalline silicon
  • a second electrically insulating material which completely surrounds the openings of the recess on the first main surface and / or the second main surface, is applied to the first main surface and / or the second main surface of the base body.
  • the second electrically insulating material can thus be structured on at least one of the main surfaces of the
  • the second electrically insulating material may be coated with materials such as
  • Silicon dioxide or silicon nitride may be formed
  • first electrically insulating material and the second electrically insulating material are formed with the same material and are applied or incorporated in the same production step onto the basic body or into the basic body.
  • a first cross-sectional area of the filling material at the first main area and / or the second main area is smaller than a second cross-sectional area within the main body between the first main area and / or the second
  • Main surface is arranged.
  • the two cross-sectional surfaces extend, for example, parallel to the first and / or the second main surface. In other words, that can
  • Fill material within the carrier have a larger cross-section than where it is at the top or
  • the maximum cross-sectional area is
  • the thickness of the filling material is for example at least 100 ⁇ m, e.g. 150 pm.
  • resistivity of the filler of 0.001 gauge, a cross-sectional area of 225,000 square micrometer and a thickness of the filler of 150 ⁇ m gives a resistance of approximately 0.07 ⁇ .
  • an electrically conductive material is applied to the first main area and / or the second main area in a first area of the carrier in direct contact with the filler material and in a second area of the carrier in direct contact with the base body stands.
  • the electrically conductive material is electrically insulated in the first region from the electrically conductive material in the second region by the second electrically insulating material.
  • the electrically conductive material may be any electrically conductive material.
  • a metal such as aluminum, copper, silver, gold or an alloy with at least one of these
  • the electrically conductive material serves to connect the carrier to its underside, for example at the place of use. At the top of the carrier, so at the Side of the first main surface of the body, the material is used for connection to the optoelectronic
  • the carrier is in the main body directly below the electrically conductive
  • the optoelectronic semiconductor component has a carrier described here. That is, all features disclosed to the wearer are also for the
  • Optoelectronic semiconductor device disclosed. Furthermore, the optoelectronic semiconductor device has a
  • optoelectronic semiconductor chip which comprises a first electrical connection region and a second electrical connection region.
  • Semiconductor component can also be a variety of
  • the optoelectronic semiconductor chip is on the side facing the first main surface of the base body, ie the
  • Connection area electrically connected to the carrier.
  • the optoelectronic semiconductor chip is, for example, a large semiconductor chip which
  • optoelectronic semiconductor chips have a lower inherent ESD protection than is the case for smaller optoelectronic semiconductor chips. Large optoelectronic
  • Luminance depending on the operating current in particular when the optoelectronic semiconductor chips are thin-film chips in which a growth substrate is removed from the epitaxially grown layers, has advantages.
  • the first electrical connection region of the semiconductor chip with the electrically conductive material is in the first region of the carrier and the second electrical
  • connection region of the semiconductor chip with the electrically conductive material in the second region of the carrier electrically conductively and mechanically connected, wherein the first electrical connection region and the second electrical connection region are each connected to an electrically unlike region of the carrier.
  • the optoelectronic semiconductor chip has a pn junction which leads to the pn junction of the carrier due to the connection of unlike connection points is connected in antiparallel of carrier and optoelectronic semiconductor chips.
  • the carrier can form an ESD protection for the optoelectronic semiconductor chip.
  • Optoelectronic semiconductor device can therefore measures without further ESD protection, for example as
  • the outer connection points of the optoelectronic semiconductor device are characterized by the electrically conductive material on the
  • insulating material is electrically isolated from each other.
  • a plurality of carriers as described herein are first prepared in combination.
  • the recesses in the material of the body which is present as a disc, introduced and filled with the filling material.
  • the main body is present, for example, as silicon wafers, for example as 6-inch, 8-inch or 12-inch silicon wafers.
  • a multiplicity of optoelectronic semiconductor chips are applied to the multiplicity of
  • the optoelectronic semiconductor chips may still be present in the wafer composite. That is to say, the optoelectronic semiconductor chips are connected to one another, for example, via a growth substrate and, when applied to the carriers, are not yet singulated into individual optoelectronic semiconductor chips. After the application of the optoelectronic semiconductor chips on the carriers then, for example, a detachment of the
  • Optoelectronic semiconductor device at least one
  • optoelectronic semiconductor chip comprises. When the arrangement is singulated, the composite of carriers is then severed by sawing, cutting or breaking.
  • Components such as layers, structures,
  • Base body 10 is provided, which may be, for example, a silicon single crystal wafer.
  • Base 10 is doped p-type, for example.
  • the main body has a first main surface 10a on the upper side and a second main surface 10b on the lower side.
  • the main body 10 is formed, for example, by silicon doped with boron.
  • the dopant concentration is at least 10 19 / cm 2 .
  • the second electrically insulating material 16 is structured on the first main surface 10a and on the second main surface 10b
  • the second electrically insulating material 16 is a dielectric material which serves as an etching mask and remains in the substrate in the course.
  • the second electrically insulating material may be silicon dioxide or silicon nitride.
  • the production of recesses 11 anisotropically takes place, for example, by means of reactive ion etching through the mask formed in the base body 10 by the second electrically insulating material 16.
  • the recesses 11 penetrate the base body 10 from the first main surface 10a to the second main surface 10b.
  • the filler material 12 may also be initially arranged on the upper side of the second electrically insulating material 16 facing away from the main body 10.
  • the filler material 12 is polycrystalline silicon, which may be n-doped with phosphorus, for example.
  • Recesses 11 is suitable, for example, a CVD process from the gas phase with an in situ doping of the filler.
  • a CVD process from the gas phase with an in situ doping of the filler.
  • SiH 4 silanes
  • pyrolysis of SiH 4 occurs in one PVCD method and doping with PH3, BH3, B2H6 or AsH3.
  • methods such as MBE or LPE for
  • Activation of the dopant may take place by heating, for example to temperatures higher than 900 ° C for 60 minutes or longer.
  • Filler can also be deposited amorphous silicon, which by a subsequent annealing step, for example in the activation of the dopant, to polycrystalline
  • the filling material 12 is removed from the upper side of the second electrically insulating material 16 facing away from the main body 10, for example by etching back dry-chemical or wet-chemical. Subsequently, a diffusion of, for example, by annealing takes place
  • the annealing may, for example, be at least 900 ° C for at least ten minutes.
  • the second electrically insulating material 16 is removed in places, so that the second electrically insulating material 16 completely surrounds the filling material 12 on the first main surface 10a and the second main surface 10b, and areas on the first main surface 10a and the second main surface 10b of the main body are exposed ,
  • next method step it is optionally possible to carry out a further p-doping, for example with boron, of the base body 10 by, for example, planar implantation or diffusion in the exposed areas of the base body 10.
  • dopant is introduced in such a concentration that no undotation takes place in the filler material 12.
  • an electrically conductive material 17, for example a metal in the first
  • Base 10 is in direct contact. In this way, by the electrically conductive material
  • Connection points of the carrier 1 is formed.
  • Filler 12 includes a metal 121 as another
  • the metal 121 is arranged, for example, in the recess 11 such that the polycrystalline silicon is arranged between the metal 121 and the base body 10.
  • the recess 11 for example, initially produced by etching and filled with polycrystalline silicon, wherein the recess 11, for example, not completely with the polycrystalline
  • Silicon is filled, but the base body 10 in the region of the recess 11 with the polycrystalline silicon
  • the metal 121 may, for example, be at least one of the following metals: W, Al, Ti.
  • the metal 121 may in any case comprise titanium which reacts with silicon to form TiSi, which is characterized by a low ohmic contact resistance.
  • the titanium can be introduced, for example, by sputtering. Subsequently, for example, an annealing is carried out at at least 600 ° C. In a next step, after removing the titanium from the electrically insulating material 16, a second annealing step may be performed at a higher temperature to produce the highly conductive TiSi. Further, it is possible that the metal 121 is titanium in
  • the titanium can, for example, the formation of unwanted
  • a plated-through hole is formed, which has a jacket surface which is formed with polycrystalline silicon which encloses a metallic core which is formed with the metal 121.
  • the space charge zone 13 is preferably formed before the introduction of the metal 121.
  • the first electrically insulating material 15 may be, for example, a silicon nitride or a silicon oxide. Further, it is possible that the first electrically insulating material and the second electrically insulating material are integrally formed
  • the recesses 11 thus coated with the first electrically insulating material 15 are filled with the filling material 12, see FIG. 2A.
  • FIG. 2B a back etching of the filling material takes place into the recesses 11, such that a part of the first electrically insulating material 15
  • first electrically insulating material 15 is used for the first electrically insulating material 15 and silicon nitride is used for the second electrically insulating material 16 or first electrically insulating material 15 and second electrically insulating material 16 are formed with the same material, wherein the second electrically insulating material 16 is thicker than the first electrically insulating material 15 is formed.
  • first electrically insulating material 15 is completely removed in places in the recess 11 and the second electrically
  • insulating material 16 in the dry or wet chemical Etch back remains on the first main surface 10a of the body 10.
  • Filler 12 'deposited which may also be doped polycrystalline silicon.
  • outdiffusion of the dopant of the filling material 12 takes place by annealing, for example, again at a temperature of at least 900 ° C. over a period of at least ten minutes. Furthermore, an etching of the other
  • the space charge zone 13 and the pn junction 14 arise.
  • the filling material 12 in the inner region of the main body 10 has a larger one
  • Cross-sectional area A2 as the smaller cross-sectional area AI at the top and the bottom of the carrier 1. In this way, the resistance of the via, which is formed with the filler material 12 can be reduced without the pads on the top for connecting an optoelectronic semiconductor chip or at the
  • Main surface 10 a of the main body 10 take place, wherein a Distance between the carrier bottom to the pn junction 14 of greater than 200 nm is advantageous.
  • a carrier 1 is first provided, as for example, by one of the in connection with the figures 1A to IG or 2A to 2F
  • optoelectronic semiconductor chips 2 take place.
  • these are light-emitting diode chips in which a growth substrate 27, which is formed, for example, with sapphire, remains in the semiconductor chip.
  • Each optoelectronic semiconductor chip 2 has the growth substrate 27, an n-type region 24, a p-type region 25, a mirror 26 and plated-through holes 28. Between the n-type region 24 and the p-type region 25, the pn junction 23 of the semiconductor chip 2 is arranged.
  • Vias 28 extend, for example, from of the second connection point 22 into the n-type region, so that the second connection region 22 forms the n-type connection point of the semiconductor chip 2.
  • the semiconductor chip 2 is connected via the first connection region 21.
  • the semiconductor chips 2 are individually connected to the composite of carriers 1 in such a way that the n-conducting connection point of the second connection region 22 is electrically conductively connected to the p-conducting second region B2 of the carrier. Accordingly, the p-type junction of the
  • optoelectronic semiconductor chip 2 include.
  • the optoelectronic semiconductor component is then connected on the n side in the p-type second region B2 and connected on the p-side in the n-type first region B1.
  • the optoelectronic semiconductor chip 2 is electrically contacted and the carrier 1 forms an ESD protection.
  • the polarities in the semiconductor chip 2 and in the carrier 1 can also be selected reversed. That is, the
  • Base 10 may be doped n-type, for example, and be electrically connected to the p-type region of the semiconductor chip 2.
  • Optoelectronic semiconductor chip 2 not individually, but also connected in the wafer composite with the carriers present in the composite 1 and electrically connected.
  • the semiconductor chips 2 are first mechanically connected to one another via the growth substrate 27 and are mounted in a composite on the composite of carriers 1. This is illustrated in connection with FIGS. 4A and 4B. In the next
  • Semiconductor chips 2 for example, by a mesa etch, wherein the mesa etch before the application of the semiconductor chips 2 on the carrier, so still on the growth substrate 27, can be done.
  • the mesa etching takes place from the side facing away from the growth substrate 27.
  • FIG. 4E separation takes place into individual optoelectronic semiconductor components.
  • Such an optoelectronic semiconductor component is shown again in FIG.
  • Semiconductor component comprises the carrier 1 with the base body 10, which is formed for example of p-doped crystalline silicon.
  • the recess 11 is introduced, which is partially covered on their side surfaces of the first electrically insulating material 15.
  • the filling material 12 is, for example, n-doped polycrystalline silicon. In the area of
  • the space charge zone 13 is generated by diffusion of the n-type dopant of the filling material into the p-doped material of the base body 10 during annealing.
  • the base body 10 of the carrier is structuredly covered by the second electrically insulating material 16.
  • the second electrically insulating material 16 constitutes an electrical insulation between the electrically conductive material applied in the first region B1 and in the second region B2 of the carrier.
  • a semiconductor chip 2 is arranged on the upper side of the carrier 1 facing the first main surface 10a of the carrier 10 an n-type region 24, a p-type region 25, and a pn junction 23 therebetween.
  • Through-holes 28 extend through the mirror 26, the p-type region 25 and the pn junction 23 into the n-type region 24. N-side, so on the second
  • the semiconductor chip 2 is connected to the p-type region of the carrier 1.
  • the carrier 1 is contacted on its underside via the electrically conductive material 17 on the p-side.
  • the invention is not limited by the description based on the embodiments of these, but includes each new feature and any combination of features, which in particular any combination of features in the

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Abstract

Es wird ein Träger für einen optoelektronischen Halbleiterchip angegeben mit - einem Grundkörper (10), der eine erste Hauptfläche (10a) und eine zweite Hauptfläche (10b) aufweist, - zumindest eine Ausnehmung (11), die in den Grundkörper (10) eingebracht ist und die den Grundkörper (10) von der ersten Hauptfläche zur zweiten Hauptfläche vollständig durchdringt, und - einem Füllmaterial (12), das in die zumindest eine Ausnehmung (11) eingebracht ist, wobei - der Grundkörper (10) mit Silizium eines ersten Leitfähigkeitstyps gebildet ist, - das Füllmaterial (12) mit polykristallinem Silizium eines zweiten Leitfähigkeitstyps gebildet ist, und - der Grundkörper (10) und das Füllmaterial (12) stellenweise in direktem Kontakt stehen.

Description

Beschreibung
Träger für einen optoelektronischen Halbleiterchip und optoelektronisches Bauteil
Die Druckschrift WO 2012/034752 beschreibt einen Träger für einen optoelektronischen Halbleiterchip sowie ein
optoelektronisches Halbleiterbauteil . Eine zu lösende Aufgabe besteht darin, einen Träger und ein optoelektronisches Halbleiterbauteil anzugeben, die besonders kostengünstig herstellbar sind.
Gemäß zumindest einer Ausführungsform des Trägers ist der Träger als Träger für einen optoelektronischen Halbleiterchip geeignet. Bei dem optoelektronischen Halbleiterchip kann es sich beispielsweise um einen Leuchtdiodenchip, einen
Laserdiodenchip oder einen strahlungsdetektierenden Chip wie beispielsweise einen Fotodiodenchip handeln. Der Träger ist dazu geeignet, den optoelektronischen Halbleiterchip
mechanisch zu stützen und zu tragen. Ferner ist der Träger dazu vorgesehen, den optoelektronischen Halbleiterchip elektrisch zu kontaktieren. Bei dem Träger kann es sich also insbesondere um einen Anschlussträger oder eine Leiterplatte handeln, der oder die mit dem optoelektronischen
Halbleiterchip mechanisch fest und elektrisch leitend
verbunden werden kann.
Gemäß zumindest einer Ausführungsform des Trägers umfasst der Träger einen Grundkörper. Der Grundkörper weist eine erste Hauptfläche und eine zweite Hauptfläche auf. Bei der ersten Hauptfläche handelt es sich beispielsweise um die Deckfläche des Grundkörpers. Bei der zweiten Hauptfläche handelt es sich dann um die Bodenfläche des Grundkörpers, die der Deckfläche des Grundkörpers gegenüberliegt. Der Grundkörper ist
beispielsweise mit einem elektrisch leitenden Material gebildet. Der Grundkörper kann dabei homogen ausgeführt sein. Das heißt, der Grundkörper ist in diesem Fall mit einem einzigen Material gebildet und besteht, bis auf mögliche Verunreinigungen und Dotierungen, aus diesem Material.
Gemäß zumindest einer Ausführungsform des Trägers umfasst der Träger zumindest eine Ausnehmung. Der Träger kann zwei, drei oder eine Vielzahl gleichartiger Ausnehmungen umfassen. Die zumindest eine Ausnehmung des Trägers ist in den Grundkörper eingebracht. Im Bereich der Ausnehmung des Trägers ist das Material des Grundkörpers entfernt. Die Ausnehmung erstreckt sich im Grundkörper von der ersten Hauptfläche zur zweiten Hauptfläche. Dabei verläuft die Ausnehmung beispielsweise entlang einer geraden Linie zwischen der ersten Hauptfläche und der zweiten Hauptfläche, wobei die gerade Linie im Rahmen der Herstellungstoleranz senkrecht zur ersten und/oder zur zweiten Hauptfläche verlaufen kann.
Die zumindest eine Ausnehmung durchdringt den Grundkörper dabei vollständig. Das heißt, die Ausnehmung ist
beispielsweise ein Loch im Grundkörper, das sich von der ersten Hauptfläche zur zweiten Hauptfläche erstreckt und in dessen Bereich das Material des Grundkörpers vollständig entfernt ist. Alternativ kann der Bereich der Ausnehmung schon bei der Herstellung des Grundkörpers freigehalten werden, so dass zur Ausbildung der Ausnehmung kein Entfernen des Materials notwendig ist.
Gemäß zumindest einer Ausführungsform des Trägers umfasst der Träger ein Füllmaterial, das in die zumindest eine Ausnehmung eingebracht ist. Das Füllmaterial füllt die Ausnehmung im Rahmen der Herstellungstoleranz vorzugsweise vollständig aus. Das Füllmaterial ist vom Material des Grundkörpers
verschieden .
Das Füllmaterial ist in die Ausnehmung des Grundkörpers eingebracht. Das heißt, bei der Herstellung des Trägers ist zunächst eine Ausnehmung vorhanden oder die Ausnehmung wird erzeugt und anschließend wird das Füllmaterial in die
Ausnehmung eingebracht. Der Bereich des Füllmaterials des
Grundkörpers ist damit nicht durch Dotierung oder Oxidation des Materials des Grundkörpers erzeugt, sondern Füllmaterial wird in die Ausnehmung des Grundkörpers verfüllt. Gemäß zumindest einer Ausführungsform des Trägers ist der
Grundkörper mit Silizium gebildet. Dabei ist es möglich, dass der Grundkörper aus Silizium besteht. Der Grundkörper ist insbesondere mit kristallinem Silizium gebildet. Der
Grundkörper weist dabei Silizium eines ersten
Leitfähigkeitstyps auf. Das heißt, das Silizium des
Grundkörpers ist beispielsweise p-dotiert oder n-dotiert. Der Grundkörper ist auf diese Weise elektrisch leitend
ausgebildet. Das Silizium des Grundkörpers kann
beispielsweise mit Bor p-dotiert sein.
Gemäß zumindest einer Ausführungsform des Trägers ist das Füllmaterial mit polykristallinem Silizium eines zweiten Leitfähigkeitstyps gebildet. Dabei kann das Füllmaterial aus dem polykristallinem Silizium bestehen oder das Füllmaterial kann neben dem polykristallinen Silizium ein weiteres
Material, wie zum Beispiel ein Metall umfassen. Das
polykristalline Silizium besteht aus kleinen
Siliziumkristallen und unterscheidet sich dadurch von einzelkristallinem Silizium, mit dem beispielsweise der
Grundkörper gebildet ist. Im polykristallinen Silizium sind jedoch kristalline Bereiche vorhanden, die jeweils aneinander grenzen .
Das polykristalline Silizium weist einen zweiten
Leitfähigkeitstyp auf, der vorzugsweise vom ersten
Leitfähigkeitstyp verschieden ist. Beispielsweise kann das polykristalline Silizium n-dotiert oder p-dotiert sein. Das heißt, der erste und der zweite Leitfähigkeitstyp
unterscheiden sich insbesondere durch ihre Polarität
voneinander .
Das Füllmaterial kann auf diese Weise elektrisch leitend ausgebildet sein. Beispielsweise ist das polykristalline
Silizium mit Phosphor dotiert und weist einen spezifischen Widerstand von höchstens 35 Ohm cm, insbesondere von
wenigstens 20 Ohm cm auf. Gemäß zumindest einer Ausführungsform des Trägers stehen der Grundkörper und das Füllmaterial stellenweise in direktem Kontakt miteinander. Das heißt, es gibt Bereiche zwischen Grundkörper und Füllmaterial, in denen der Grundkörper und das Füllmaterial direkt aneinander grenzen und eine
gemeinsame Schnittfläche aufweisen. In diesen Bereichen besteht dann auch eine elektrisch leitende Verbindung zwischen dem Grundkörper und dem Füllmaterial. Dabei kann zwischen dem Füllmaterial und dem Material des Grundkörpers eine dünne Schicht aus einem Siliziumoxid angeordnet sein, die zum Beispiel nach dem Erzeugen der Ausnehmung im
Grundkörper durch Oxidation des Grundkörpers erzeugt wird. Die dünne Schicht aus Siliziumoxid hat zum Beispiel eine Dicke von höchstens 5 nm, z.B. von 3 nm. Die dünne Schicht aus Siliziumoxid ist zum Beispiel hilfreich, wenn das polykristalline Silizium des Füllstoffs auf dem Silizium des Grundkörpers abgeschieden werden soll, da sie ein
epitaktisches und damit kristallines Aufwachsen des
abgeschiedenen Siliziums in der Ausnehmung unterbindet.
Gemäß zumindest einer Ausführungsform des Trägers für einen optoelektronischen Halbleiterchip umfasst der Träger einen Grundkörper, der eine erste Hauptfläche und eine zweite
Hauptfläche aufweist, zumindest eine Ausnehmung, die in den Grundkörper eingebracht ist und die den Grundkörper von der ersten Hauptfläche zur zweiten Hauptfläche vollständig durchdringt und ein Füllmaterial, das in die zumindest eine Ausnehmung eingebracht ist. Dabei ist der Grundkörper mit Silizium eines ersten Leitfähigkeitstyps gebildet und das
Füllmaterial ist mit polykristallinem Silizium eines zweiten Leitfähigkeitstyps gebildet. Der Grundkörper und das
Füllmaterial stehen stellenweise in direktem Kontakt
miteinander .
Durch die Verwendung von Silizium sowohl für den Grundkörper als auch für das Füllmaterial in den Ausnehmungen ist ein Träger angegeben, der besonders kostengünstig herstellbar ist. Das Füllmaterial bildet dabei Durchkontaktierungen
(Vias) im Träger aus, die sich durch den Grundkörper hindurch erstrecken. Dadurch, dass als Füllmaterial weniger Metalls als üblich oder kein Metall, sondern polykristallines
Silizium zum Einsatz kommt, können diese Durchkontaktierungen besonders kostengünstig erzeugt werden. Ferner weisen der Grundkörper und das Füllmaterial aufgrund der verwendeten ähnlichen Materialien ähnliche thermische
Ausdehnungskoeffizienten auf, was die Zyklenstabilität des Trägers im Einsatz als Träger für einen optoelektronischen Halbleiterchip erhöht. Weiter haftet das polykristalline Silizium sehr gut am Silizium des Grundkörpers, so dass sich keine mechanischen Probleme wie zum Beispiel eine
Delamination des Füllmaterials aus den Ausnehmungen des Grundkörpers ergeben.
Gemäß zumindest einer Ausführungsform des Trägers ist im Bereich des direkten Kontakts zwischen dem Grundkörper und der Ausdiffusion des Füllmaterials eine Raumladungs zone ausgebildet. Das heißt, im Bereich des direkten Kontakts entsteht eine Verarmungszone oder Sperrschicht und damit ein Bereich, in dem sich Raumladungen mit Überschuss und Mangel an Ladungsträger gegenüberstehen. Auf diese Weise erscheint der Bereich des direkten Kontakts zwischen dem Grundkörper und dem Füllmaterial als ladungsneutral. Dies ist dadurch erreicht, dass Grundkörper und Füllmaterial einen zueinander ungleichnamigen Leitfähigkeitstyp aufweisen. Beispielsweise ist das Füllmaterial n-leitend und der Grundkörper ist p- leitend. Auf diese Weise bildet sich im Bereich des direkten Kontakts zwischen dem Füllmaterial und dem Grundkörper auch ein pn-Übergang aus.
Aufgrund der Raumladungszone und des ausgebildeten pn- Übergangs kann auf eine elektrische Isolation zwischen dem Grundkörper und dem Füllmaterial zumindest stellenweise entlang der Ausnehmung verzichtet werden. Beispielsweise können der Grundkörper und das Füllmaterial entlang der kompletten Ausnehmung direkt aneinander grenzen. Dennoch können der Grundkörper und das Füllmaterial zum Anschluss an p- und n-Anschlussbereiche eines optoelektronischen
Halbleiterchips genutzt werden, ohne dass ein Kurzschluss auftritt. Darüber hinaus ergibt sich der Vorteil, dass der Träger insbesondere der pn-Übergang des Trägers als ESD (englisch: electrostatic discharge, elektrostatische
Entladung) Schutz des optoelektronischen Halbleiterchips wirkt, wenn er zu einem pn-Übergang des optoelektronischen Halbleiterchips antiparallel geschaltet wird. Dazu wird der n-leitende Bereich des Trägers, also beispielsweise das
Füllmaterial, elektrisch leitend mit dem p-Anschlussbereich des optoelektronischen Halbleiterchips verbunden und der p- leitende Bereich des Trägers, also beispielsweise der
Grundkörper, wird elektrisch leitend mit dem n-leitenden Anschlussbereich des optoelektronischen Halbleiterchips verbunden .
Der hier beschriebene Träger weist damit neben seinen
Eigenschaften zum mechanischen Tragen des optoelektronischen Halbleiterchips und zur elektrischen Kontaktierung des optoelektronischen Halbleiterchips die weitere Funktion eines ESD-Schutzes für den optoelektronischen Halbleiterchip auf. Dem Träger liegt dabei unter anderem die Erkenntnis zugrunde, dass optoelektronische Halbleiterchips häufig keinen oder nur einen unzureichenden ESD-Schutz aufweisen. Daher muss, auch abhängig von der Größe des optoelektronischen
Halbleiterchips, zusätzlich zum optoelektronischen
Halbleiterchip in einem optoelektronischen Halbleiterbauteil eine ESD-Schut zdiode oder ein anderer ESD-Schutz wie
beispielsweise Varistor verbaut werden. Dies erhöht die
Kosten und die Größe von entsprechenden optoelektronischen Halbleiterbauteilen .
Mit dem vorliegenden Träger kann eine ESD-Schut zdiode
kostengünstig im Bereich der Ausnehmungen in den Träger integriert werden, so dass weitere ESD-Schut zmaßnahmen nicht notwendig sind. Das derart hergestellte Bauteil kann dann weiterverarbeitet werden und beispielsweise als oberflächenmontierbares Bauteil Verwendung finden. Es bedarf keines weiteren Gehäuses, um einen ESD-Schutz in das Bauteil zu integrieren. Der als ESD-Schutz verwendete pn-Übergang im Träger ist aufgrund der verwendeten Materialien besonders einfach und kostengünstig bereits auf Wafer-Ebene
integrierbar. Das heißt, die Ausnehmungen können
beispielsweise in einem handelsüblichen 6-Zoll, 8-Zoll oder 12-Zoll Siliziumwafer erzeugt werden und auf Waferebene mit dem Füllmaterial gefüllt werden. Auf diese Weise ist die Herstellung einer Vielzahl der Träger im Verbund möglich.
Gemäß zumindest einer Ausführungsform des Trägers ist in der zumindest einen Ausnehmung, vorzugsweise dann in jeder
Ausnehmung, zwischen dem Füllmaterial und dem Grundkörper stellenweise ein erstes elektrisch isolierendes Material angeordnet. Bei dem elektrisch isolierenden Material kann es sich beispielsweise um ein Siliziumdioxid oder ein
Siliziumnitrid handeln, das besonders gut am Grundkörper und am Füllmaterial haftet. In dieser Ausführungsform ist der Bereich, in dem sich eine Raumladungszone ausbildet
verkleinert, da der Bereich des direkten Kontakts zwischen Grundkörper und Füllmaterial verkleinert ist. Durch die Verwendung eines elektrisch isolierenden Materials in der Ausnehmung zur Verkleinerung des Bereichs des direkten
Kontakts zwischen Grundkörper und Füllmaterial können also die elektrischen Eigenschaften des pn-Übergangs , der sich zwischen Grundkörper und Füllmaterial bildet, eingestellt werden. Ferner ist die Querschnittsfläche des Füllmaterials in einer Ebene parallel zur ersten und/oder zweiten
Hauptfläche des Grundkörpers einstellbar und zum Beispiel verringert . Gemäß zumindest einer Ausführungsform des Trägers umfasst das Füllmaterial ein Metall, wobei das polykristalline Silizium zumindest stellenweise zwischen dem Metall und dem
Grundkörper angeordnet ist. In diesem Fall besteht das
Füllmaterial nicht aus dem polykristallinem Silizium, sondern das Füllmaterial umfasst wenigstens ein weiteres Material, nämlich ein Metall wie zum Beispiel Wolfram, Aluminium oder Titan. Ferner ist es möglich, dass das Füllmaterial eine Kombination von zumindest zwei dieser Metalle umfasst. Das Füllmaterial umfasst dann beispielsweise das polykristalline Silizium, das stellenweise mit dem Grundkörper in direktem Kontakt steht.
Das polykristalline Silizium kann zum Beispiel eine
Mantelfläche ausbilden, die das Metall umschließt. Das Metall ist dabei nach Art einer metallischen Durchkontaktierung innerhalb der Durchkontaktierung aus polykristallinem
Silizium angeordnet. Das polykristalline Silizium dient zur Ausbildung einer Raumladungszone und damit zur Bildung einer ESD-Schut zdiode innerhalb des Trägers. Durch das Metall ist der elektrische Widerstand der Durchkontaktierung reduziert, so dass diese beispielsweise mit einer kleineren
Querschnittsfläche ausgebildet werden kann, als dies
notwendig ist, wenn das Füllmaterial aus polykristallinem Silizium besteht.
Das polykristalline Silizium wird bei der Herstellung des Trägers beispielsweise nur als Schicht in die Ausnehmung eingebracht, die die Ausnehmung nicht vollständig ausfüllt. Es verbleibt eine kleinere Ausnehmung, die den Grundkörper von der ersten zur zweiten Hauptfläche vollständig
durchdringt und die nachfolgend mit dem Metall gefüllt werden kann. Das Metall kann beispielsweise über ein CMP-Verfahren, Sputtern oder einen abwechselnden Depositions-Ät zschritt in die durch das polykristalline Silizium verkleinerte
Ausnehmung eingebracht werden.
Gemäß zumindest einer Ausführungsform des Trägers ist an der ersten Hauptfläche und/oder der zweiten Hauptfläche des Grundkörpers ein zweites elektrisch isolierendes Material aufgebracht, das die Öffnungen der Ausnehmung an der ersten Hauptfläche und/oder der zweiten Hauptfläche vollständig umgibt. Das zweite elektrisch isolierende Material kann also strukturiert auf zumindest einer der Hauptflächen des
Grundkörpers aufgebracht sein. Es dient dazu, elektrisch ungleichnamige Anschlussbereiche des Trägers elektrisch voneinander zu isolieren. Das zweite elektrisch isolierende Material kann mit Materialien wie beispielsweise
Siliziumdioxid oder Siliziumnitrid gebildet sein, die
besonders gut am Grundkörper haften. Ferner ist es möglich, dass das erste elektrisch isolierende Material und das zweite elektrisch isolierende Material mit dem gleichen Material gebildet sind und im gleichen Herstellungsschritt auf den Grundkörper beziehungsweise in den Grundkörper aufgebracht oder eingebracht werden.
Gemäß zumindest einer Ausführungsform des Trägers ist eine erste Querschnittsfläche des Füllmaterials an der ersten Hauptfläche und/oder der zweiten Hauptfläche kleiner als eine zweite Querschnittsfläche innerhalb des Grundkörpers der zwischen der ersten Hauptfläche und/oder der zweiten
Hauptfläche angeordnet ist. Die beiden Querschnittsflächen verlaufen dabei beispielsweise parallel zur ersten und/oder zur zweiten Hauptfläche. Mit anderen Worten kann das
Füllmaterial innerhalb des Trägers einen größeren Querschnitt aufweisen, als dort wo es an der Ober- beziehungsweise
Unterseite des Grundkörpers freiliegt. Durch den erhöhten Querschnitt innerhalb des Grundkörpers kann der elektrische Widerstand des Füllmaterials und damit der Durchkontaktierung reduziert werden. Durch die Verkleinerung der
Querschnittsfläche an der Oberseite und der Unterseite des Grundkörpers kann die Querschnittsfläche auf die Größe der Anschlussbereiche beispielsweise des optoelektronischen
Halbleiterchips, der auf dem Träger montiert werden soll, angepasst werden. Zum Beispiel beträgt die maximale Querschnittfläche
wenigstens 10000 Quadratmikrometer, zum Beispiel 225000 Quadratmikrometer. Die Dicke des Füllmaterials beträgt zum Beispiel wenigstens 100 pm, z.B. 150 pm. Bei einem
spezifischen Widerstand des Füllmaterials von 0,001 Gern, einer Querschnittsfläche von 225000 Quadratmikrometer und einer Dicke des Füllmaterials von 150 pm ergibt sich zum Beispiel ein Widerstand von cirka 0,07 Ω.
Gemäß zumindest einer Ausführungsform des Trägers ist an der ersten Hauptfläche und/oder der zweiten Hauptfläche ein elektrisch leitendes Material strukturiert aufgebracht, das in einem ersten Bereich des Trägers in direktem Kontakt mit dem Füllmaterial und in einem zweiten Bereich des Trägers in direktem Kontakt mit dem Grundkörper steht. Dabei ist das elektrisch leitende Material im ersten Bereich vom elektrisch leitenden Material im zweiten Bereich durch das zweite elektrisch isolierende Material elektrisch isoliert.
Bei dem elektrisch leitenden Material kann es sich
beispielsweise um ein Metall wie Aluminium, Kupfer, Silber, Gold oder um eine Legierung mit zumindest einem dieser
Materialien handeln. Das elektrisch leitende Material dient zum Anschluss des Trägers an seiner Unterseite beispielsweise am Einsatzort. An der Oberseite des Trägers, also an der Seite der ersten Hauptfläche des Grundkörpers, dient das Material zum Anschluss an den optoelektronischen
Halbleiterchip. Gemäß zumindest einer Ausführungsform des Trägers ist im Grundkörper direkt unterhalb des elektrisch leitenden
Materials im zweiten Bereich an der ersten Hauptfläche und/oder direkt oberhalb des elektrisch leitenden Materials im zweiten Bereich an der zweiten Hauptfläche ein dotierter Bereich angeordnet, der den ersten Leitfähigkeitstyp
aufweist. In diesem Bereich kann beispielsweise eine
zusätzliche Dotierung des Grundkörpers stattfinden, um die Leitfähigkeit des Grundkörpers in diesem Bereich gezielt zu erhöhen .
Es wird weiter ein optoelektronisches Halbleiterbauteil angegeben. Das optoelektronische Halbleiterbauteil weist einen hier beschriebenen Träger auf. Das heißt, sämtliche für den Träger offenbarten Merkmale sind auch für das
optoelektronische Halbleiterbauteil offenbart. Ferner weist das optoelektronische Halbleiterbauteil einen
optoelektronischen Halbleiterchip auf, der einen ersten elektrischen Anschlussbereich und einen zweiten elektrischen Anschlussbereich umfasst. Das optoelektronische
Halbleiterbauteil kann dabei auch eine Vielzahl von
optoelektronischen Halbleiterchips aufweisen, die jeweils erste und zweite elektrische Anschlussbereiche aufweisen.
Der optoelektronische Halbleiterchip ist an der der ersten Hauptfläche des Grundkörpers zugewandten Seite, also der
Oberseite, des Trägers angeordnet und der optoelektronische Halbleiterchip ist über den ersten elektrischen Anschlussbereich und den zweiten elektrischen
Anschlussbereich elektrisch leitend mit dem Träger verbunden.
Beim optoelektronischen Halbleiterchip handelt es sich beispielsweise um einen großen Halbleiterchip, der
Kantenlängen von 350 pm oder größer aufweist. Insbesondere für solch große optoelektronische Halbleiterchips erweist sich der zusätzliche ESD-Schutz, den der hier beschriebene Träger zur Verfügung stellen kann, als besonders vorteilhaft. Dabei hat sich herausgestellt, dass solch große
optoelektronische Halbleiterchips einen geringeren inhärenten ESD-Schutz aufweisen, als dies für kleinere optoelektronische Halbleiterchips der Fall ist. Große optoelektronische
Halbleiterchips weisen jedoch aufgrund ihrer höheren
Bestrombarkeit und ihrer verbesserten Linearität der
Leuchtdichte in Abhängigkeit vom Betriebsstrom, insbesondere wenn es sich bei den optoelektronischen Halbleiterchips um Dünnfilmchips handelt, bei denen ein Aufwachssubstrat von den epitaktisch gewachsenen Schichten entfernt ist, Vorteile auf.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterbauteils ist der erste elektrische Anschlussbereich des Halbleiterchips mit dem elektrisch leitenden Material im ersten Bereich des Trägers und der zweite elektrische
Anschlussbereich des Halbleiterchips mit dem elektrisch leitenden Material im zweiten Bereich des Trägers elektrisch leitend und mechanisch verbunden, wobei der erste elektrische Anschlussbereich und der zweite elektrische Anschlussbereich je mit einem elektrisch ungleichnamigen Bereich des Trägers verbunden sind. Der optoelektronische Halbleiterchip weist dabei einen pn-Übergang auf, der zum pn-Übergang des Trägers aufgrund der Verbindung von ungleichnamigen Anschlussstellen von Träger und optoelektronischen Halbleiterchips antiparallel verschaltet ist.
Auf diese Weise kann der Träger einen ESD-Schutz für den optoelektronischen Halbleiterchip bilden. Das
optoelektronische Halbleiterbauteil kann daher ohne weitere ESD-Schut zmaßnahmen beispielsweise als
oberflächenmontierbares Bauteil montiert werden. Die äußeren Anschlussstellen des optoelektronischen Halbleiterbauteils werden durch das elektrisch leitende Material an der dem
Halbleiterchip abgewandten Unterseite des Trägers gebildet, das mit dem Füllmaterial beziehungsweise dem Grundkörper in direktem Kontakt steht und über das zweite elektrisch
isolierende Material elektrisch voneinander isoliert ist.
Es wird weiter ein Verfahren zur Herstellung eines hier beschriebenen optoelektronischen Halbleiterbauteils
angegeben. Sämtliche für den hier beschriebenen Träger und sämtliche für das hier beschriebene optoelektronische
Halbleiterbauteil beschriebenen Merkmale sind auch für das Verfahren offenbart und umgekehrt.
Bei dem Verfahren wird zunächst eine Vielzahl von Trägern wie sie hier beschrieben sind im Verbund hergestellt. Dazu werden die Ausnehmungen in das Material des Grundkörpers, der als Scheibe vorliegt, eingebracht und mit dem Füllmaterial befüllt. Der Grundkörper liegt dabei beispielsweise als Siliziumwafer , zum Beispiel als 6-Zoll, 8-Zoll oder 12-Zoll- Siliziumwafer vor.
In einem nächsten Verfahrensschritt wird eine Vielzahl optoelektronischer Halbleiterchips auf die Vielzahl von
Trägern aufgebracht und elektrisch leitend mit den Trägern verbunden, wobei die optoelektronischen Halbleiterchips einzeln oder ebenfalls im Verbund auf die Vielzahl von
Trägern aufgebracht werden können. Beispielsweise können die optoelektronischen Halbleiterchips noch im Waferverbund vorliegen. Das heißt, die optoelektronischen Halbleiterchips sind beispielsweise über ein Aufwachssubstrat miteinander verbunden und beim Aufbringen auf die Träger noch nicht in einzelne optoelektronische Halbleiterchips vereinzelt. Nach dem Aufbringen der optoelektronischen Halbleiterchips auf den Trägern können dann beispielsweise ein Ablösen des
Aufwachssubstrats und ein Vereinzeln in einzelne
optoelektronische Halbleiterchips erfolgen.
Schließlich erfolgt ein Vereinzeln der Anordnung aus Trägern und optoelektronischen Halbleiterchips zu einzelnen
optoelektronischen Halbleiterbauteilen, wobei jedes
optoelektronische Halbleiterbauteil wenigstens einen
optoelektronischen Halbleiterchip umfasst. Bei dem Vereinzeln der Anordnung wird dann der Verbund aus Trägern durch Sägen, Schneiden oder Brechen zertrennt.
Im Folgenden werden der hier beschriebene Träger für einen optoelektronischen Halbleiterchip, das hier beschriebene optoelektronische Halbleiterbauteil und das hier beschriebene Verfahren zur Herstellung eines optoelektronischen Bauteils anhand von Ausführungsbeispielen und den dazugehörigen
Figuren näher erläutert.
Anhand der Figuren 1A bis 1H sowie 2A bis 2F sind
Teilschritte von Ausführungsbeispielen zur
Herstellung von hier beschriebenen
optoelektronischen Halbleiterbauteilen und Ausführungsbeispiele von hier beschriebenen Trägern näher erläutert.
Anhand der Figuren 3A, 3B und 4A bis 4E sind
Ausführungsbeispiele von Verfahren zur Herstellung hier beschriebenen optoelektronischen
Halbleiterbauteilen sowie hier beschriebene
optoelektronische Halbleiterbauteile näher erläutert .
Anhand der Figur 5 ist ein hier beschriebenes
optoelektronisches Halbleiterbauteil näher erläutert . In den Figuren können gleiche oder gleich wirkende
Bestandteile jeweils mit den gleichen Bezugszeichen versehen sein. Die dargestellten Bestandteile und deren
Größenverhältnisse untereinander sind nicht als
maßstabsgerecht anzusehen. Vielmehr können einzelne
Bestandteile wie beispielsweise Schichten, Strukturen,
Komponenten und Bereiche zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben dick oder groß dimensioniert dargestellt sein. Anhand der schematischen Schnittdarstellungen der Figuren 1A bis IG sind Teilschritte eines hier beschriebenen Verfahrens zur Herstellung eines optoelektronischen Halbleiterbauteils sowie ein hier beschriebener Träger näher erläutert . In einem ersten Verfahrensschritt, Figur 1A, wird ein
Grundkörper 10 bereitgestellt, bei dem es sich beispielsweise um einen Silizium-Einkristallwafer handeln kann. Der
Grundkörper 10 ist beispielsweise p-leitend dotiert. Der Grundkörper weist eine erste Hauptfläche 10a an der Oberseite und eine zweite Hauptfläche 10b an der Unterseite auf. Der Grundkörper 10 ist beispielsweise durch mit Bor dotiertes Silizium gebildet. Die Dotierstoffkonzentration beträgt dabei wenigstens 1019/cm2.
Im nächsten Verfahrensschritt, Figur 1B, wird das zweite elektrisch isolierende Material 16 strukturiert auf die erste Hauptfläche 10a und auf die zweite Hauptfläche 10b
aufgebracht. Bei dem zweiten elektrisch isolierenden Material 16 handelt es sich um ein dielektrisches Material, das als Ätzmaske dient und im Verlauf im Träger verbleibt.
Beispielsweise kann es sich bei dem zweiten elektrisch isolierenden Material um Siliziumdioxid oder Siliziumnitrid handeln. Über beispielsweise reaktives Ionenätzen erfolgt die Herstellung von Ausnehmungen 11 anisotrop durch die mit dem zweiten elektrisch isolierenden Material 16 gebildete Maske im Grundkörper 10. Die Ausnehmungen 11 durchdringen dabei den Grundkörper 10 von der ersten Hauptfläche 10a zur zweiten Hauptfläche 10b.
Im nächsten Verfahrensschritt, Figur IC, werden die
Ausnehmungen 11 insbesondere vollständig mit dem Füllmaterial 12 gefüllt. Das Füllmaterial 12 kann dabei auch an der dem Grundkörper 10 abgewandten Oberseite des zweiten elektrisch isolierenden Materials 16 zunächst angeordnet sein. Bei dem Füllmaterial 12 handelt es sich um polykristallines Silizium, das beispielsweise mit Phosphor n-dotiert sein kann. Zum Einbringen des polykristallinen Siliziums in die
Ausnehmungen 11 eignet sich zum Beispiel ein CVD Prozess aus der Gasphase mit einer in situ Dotierung des Füllstoffs. Zum Beispiel erfolgt eine Pyrolyse von SiH4 (Silane) in einem PVCD Verfahren und eine Dotierung mit PH3, BH3, B2H6 oder AsH3. Alternativ können Verfahren wie MBE oder LPE zum
Einsatz kommen. Eine Aktivierung des Dotierstoffs kann durch Erhitzen stattfinden, zum Beispiel auf Temperaturen von höher 900°C für 60 Minuten oder länger. Beim Einbringen des
Füllstoffs kann auch amorphes Silizium abgeschieden werden, das durch einen nachfolgenden Temperschritt, zum Beispiel bei der Aktivierung des Dotierstoffs, zu polykristallinem
Silizium wird.
Anschließend, Figur 1D, wird das Füllmaterial 12 von der dem Grundkörper 10 abgewandten Oberseite des zweiten elektrisch isolierenden Materials 16 beispielsweise durch Rückätzen trockenchemisch oder nasschemisch entfernt. Anschließend, erfolgt beispielsweise durch Tempern eine Diffusion von
Ladungsträgern zwischen dem Grundkörper 10 und dem
Füllmaterial 12, so dass sich Raumladungszonen 13 sowie ein pn-Übergang 14 ausbilden. Das Tempern kann beispielsweise für wenigstens zehn Minuten bei wenigstens 900°C erfolgen. Anhand der Figur 1F ist gezeigt, dass in einem nächsten
Verfahrensschritt das zweite elektrisch isolierende Material 16 stellenweise entfernt wird, so dass das zweite elektrisch isolierende Material 16 an der ersten Hauptfläche 10a und der zweiten Hauptfläche 10b das Füllmaterial 12 vollständig umgibt und Bereiche an der ersten Hauptfläche 10a und der zweiten Hauptfläche 10b des Grundkörpers freigelegt werden.
Im nächsten Verfahrensschritt kann optional eine weitere p- Dotierung, zum Beispiel mit Bor, des Grundkörpers 10 durch zum Beispiel flächige Implantation oder Diffusion in den freigelegten Bereichen des Grundkörpers 10 erfolgen. Dabei wird Dotierstoff in einer solchen Konzentration eingebracht, dass keine Undotierung im Füllmaterial 12 erfolgt. Im nächsten Verfahrensschritt wird ein elektrisch leitendes Material 17, beispielsweise ein Metall, in den ersten
Bereichen Bl des Trägers aufgebracht, das sich in direktem Kontakt mit dem Füllmaterial 12 befindet. In den zweiten Bereichen B2 des Trägers wird das elektrisch leitende
Material 17 derart aufgebracht, dass es sich mit dem
Grundkörper 10 in direktem Kontakt befindet. Auf diese Weise werden durch das elektrisch leitende Material
Anschlussstellen des Trägers 1 ausgebildet.
In Verbindung mit der Figur 1H ist ein alternatives
Ausführungsbeispiel eines hier beschriebenen Trägers näher beschrieben. In diesem Ausführungsbeispiel sind die
Ausnehmungen 11 nicht vollständig mit polykristallinem
Silizium als Füllmaterial 12 gefüllt, sondern das
Füllmaterial 12 umfasst ein Metall 121 als weiteres
Füllmaterial. Das Metall 121 ist beispielsweise derart in der Ausnehmung 11 angeordnet, dass das polykristalline Silizium zwischen dem Metall 121 und dem Grundkörper 10 angeordnet ist .
Zur Herstellung eines solchen Trägers 1 wird die Ausnehmung 11 beispielsweise zunächst durch Ätzen erzeug und mit polykristallinem Silizium gefüllt, wobei die Ausnehmung 11 zum Beispiel nicht vollständig mit dem polykristallinem
Silizium befüllt wird, sondern der Grundkörper 10 im Bereich der Ausnehmung 11 mit dem polykristallinem Silizium
beschichtet wird, ohne dass sich das Loch im Grundkörper vollständig schließt. Alternativ kann die Ausnehmung 11 vollständig mit polykristallinem Silizium gefüllt werden und dieses kann im Zentrum der Ausnehmung beispielsweise durch Ätzen stellenweise wieder entfernt werden. Der verbleibende Teil der Ausnehmung 11 wird mit dem Metall 121 gefüllt. Bei dem Metall kann es sich beispielsweise um zumindest eines der folgenden Metalle handeln: W, AI, Ti. Beispielsweise kann das Metall 121 in jedem Fall Titan umfassen, das mit Silizium zu TiSi reagiert, was sich durch einen geringen ohmschen Kontaktwiderstand auszeichnet. Das Titan kann beispielsweise durch Sputtern eingebracht werden. Nachfolgend wird zum Beispiel ein Ausglühen bei wenigstens 600 °C durchgeführt. In einem nächsten Schritt kann nach dem Entfernen des Titans vom elektrisch isolierenden Material 16 ein zweiter Ausglühschritt bei einer höheren Temperatur erfolgen, um das gut leitende TiSi zu erzeugen. Ferner ist es möglich, dass das Metall 121 Titan in
Kombination mit Wolfram und/oder Aluminium umfasst. Das Titan kann dabei beispielsweise die Bildung von ungewünschten
Verbindungen zwischen Wolfram und Silizium oder Aluminium und Silizium verhindern.
Insgesamt entsteht auf diese Weise eine Durchkontaktierung die eine Mantelfläche aufweist, die mit polykristallinem Silizium gebildet ist, welche einen metallischen Kern umschließt, der mit dem Metall 121 gebildet ist. Es
resultiert eine Durchkontaktierung, die mit dem Material des Grundkörpers 10 eine ESD-Schut zdiode ausgebildet und sich gleichzeitig durch einen geringen ohmschen Widerstand
auszeichnet. Die Raumladungszone 13 wird dabei vorzugsweise vor dem Einbringen des Metalls 121 ausgebildet.
In Verbindung mit den Figuren 2A bis 2F sind Teilschritte eines weiteren Ausführungsbeispiels eines hier beschriebenen Verfahrens sowie ein Ausführungsbeispiel eines hier
beschriebenen Trägers näher erläutert.
Im Unterschied zum Verfahren, das in Verbindung mit den
Figuren 1A bis 1H beschrieben ist sind in diesem Verfahren die Innenseiten der Ausnehmungen 11 mit dem ersten elektrisch isolierenden Material 15 bedeckt. Bei dem ersten elektrisch isolierenden Material 15 kann es sich beispielsweise um ein Siliziumnitrid oder ein Siliziumoxid handeln. Ferner ist es möglich, dass das erste elektrisch isolierende Material und das zweite elektrisch isolierende Material einstückig
miteinander ausgebildet sind und im gleichen
Verfahrensschritt aufgebracht werden.
Die derart mit dem ersten elektrisch isolierenden Material 15 beschichteten Ausnehmungen 11 werden mit dem Füllmaterial 12 befüllt, siehe Figur 2A.
Im nächsten Schritt, Figur 2B, erfolgt eine Rückätzung des Füllmaterials in die Ausnehmungen 11 hinein, derart, dass ein Teil des ersten elektrisch isolierenden Materials 15
innerhalb der Ausnehmung 11 abgetragen wird. Dazu kommt für das erste elektrisch isolierende Material 15 beispielsweise Siliziumdioxid und für das zweite elektrisch isolierende Material 16 Siliziumnitrid zum Einsatz oder erstes elektrisch isolierendes Material 15 und zweites elektrisch isolierendes Material 16 sind mit dem gleichen Material gebildet, wobei das zweite elektrisch isolierende Material 16 dicker als das erste elektrisch isolierende Material 15 ausgebildet ist. Auf beide Weisen kann erreicht werden, dass das erste elektrisch isolierende Material 15 in der Ausnehmung 11 stellenweise vollständig abgetragen wird und das zweite elektrisch
isolierende Material 16 bei der trocken- oder nasschemischen Rückätzung an der ersten Hauptfläche 10a des Grundkörpers 10 verbleibt .
Im nächsten Verfahrensschritt, Figur 2C, wird nochmals
Füllmaterial 12 ' abgeschieden, bei dem es sich ebenfalls um dotiertes polykristallines Silizium handeln kann.
Im nächsten Verfahrensschritt, siehe Figur 2D, erfolgt eine Ausdiffusion des Dotierstoffs des Füllmaterials 12 durch Tempern beispielsweise wiederum bei einer Temperatur von wenigstens 900°C über eine Zeitspanne von wenigstens zehn Minuten. Ferner erfolgt ein Abätzen des weiteren
Füllmaterials 12 ' , derart, dass die dem Grundkörper 10 abgewandte Oberseite des zweiten elektrisch isolierenden Materials 16 freigelegt wird.
Es entstehen die Raumladungszone 13 und der pn-Übergang 14.
Beim derart hergestellten Träger 1 weist das Füllmaterial 12 im Innenbereich des Grundkörpers 10 eine größere
Querschnittsfläche A2 als die kleinere Querschnittsfläche AI an der Oberseite und der Unterseite des Trägers 1. Auf diese Weise kann der Widerstand der Durchkontaktierung, die mit dem Füllmaterial 12 gebildet ist, verringert werden, ohne dass sich die Anschlussflächen an der Oberseite zum Anschließen eines optoelektronischen Halbleiterchips oder an der
Unterseite zum Anschließen des Trägers 1 am Bestimmungsort vergrößern . Wie in der Figur 2E angedeutet ist kann optional auch ein Dünnschleifen des Trägers 1 von der Seite der zweiten
Hauptfläche 10a des Grundkörpers 10 erfolgen, wobei ein Abstand zwischen der Trägerunterseite zum pn-Übergang 14 von größer 200 nm vorteilhaft ist.
Falls ein Dünnschleifen des Trägers 1 erfolgt, wird
nachfolgend an der Unterseite das zweite elektrisch
isolierende Material 16 nochmals aufgebracht und
strukturiert. Anschließend erfolgen die in Verbindung mit der Figur IG beschriebenen Verfahrensschritte der optionalen zusätzlichen Dotierung zur Bildung des dotierten Bereichs 18 und des Aufbringens des elektrisch leitenden Materials 17 zur Bildung der Kontaktstellen des Trägers 1. Es resultiert der in der Figur 2F dargestellte Träger 1.
In Verbindung mit den Figuren 3A und 3B ist ein
Ausführungsbeispiel zur Herstellung eines hier beschriebenen optoelektronischen Halbleiterbauteils näher erläutert. In diesem Ausführungsbeispiel wird zunächst ein Träger 1 bereitgestellt, wie er beispielsweise durch eines der in Verbindung mit den Figuren 1A bis IG oder 2A bis 2F
beschriebenen Verfahren hergestellt wird. Die Träger 1 liegen dabei noch im Verbund vor.
Anschließend erfolgt ein Aufbringen von optoelektronischen Halbleiterchips 2. Im Ausführungsbeispiel der Figuren 3A und 3B handelt es sich dabei um Leuchtdiodenchips, bei denen ein Aufwachssubstrat 27, das beispielsweise mit Saphir gebildet ist, im Halbleiterchip verbleibt. Jeder optoelektronische Halbleiterchip 2 weist das Aufwachssubstrat 27, einen n- leitenden Bereich 24, einen p-leitenden Bereich 25, einen Spiegel 26 und Durchkontaktierungen 28 auf. Zwischen dem n- leitenden Bereich 24 und dem p-leitenden Bereich 25 ist der pn-Übergang 23 des Halbleiterchips 2 angeordnet. Die
Durchkontaktierungen 28 erstrecken sich beispielsweise von der zweiten Anschlussstelle 22 in den n-leitenden Bereich hinein, so dass der zweite Anschlussbereich 22 die n-leitende Anschlussstelle des Halbleiterchips 2 bildet. P-seitig wird der Halbleiterchip 2 über den ersten Anschlussbereich 21 angeschlossen.
Die Halbleiterchips 2 werden einzeln derart mit dem Verbund von Trägern 1 verbunden, dass die n-leitende Anschlussstelle des zweiten Anschlussbereichs 22 mit dem p-leitenden zweiten Bereich B2 des Trägers elektrisch leitend verbunden wird. Entsprechend wird die p-leitende Anschlussstelle des
Halbleiterchips 2, also der erste Anschlussbereich 21 mit dem n-leitenden ersten Bereich Bl des Trägers verbunden. Auf diese Weise sind der pn-Übergang 14 des Trägers und der pn- Übergang 23 des Halbleiterchips antiparallel zueinander geschaltet und der Träger 1 bildet einen ESD-Schutz für die Halbleiterchips 2.
Nachfolgend kann ein Vereinzeln der Anordnung aus Träger 1 und optoelektronischem Halbleiterchip 2 zu einzelnen
optoelektronischen Halbleiterbauteilen erfolgen, die im
Ausführungsbeispiel der Figur 3B jeweils genau einen
optoelektronischen Halbleiterchip 2 umfassen. Das
optoelektronische Halbleiterbauteil wird dann im p-leitenden zweiten Bereich B2 n-seitig angeschlossen und im n-leitenden ersten Bereich Bl p-seitig angeschlossen. Auf diese Weise ist der optoelektronische Halbleiterchip 2 elektrisch kontaktiert und der Träger 1 bildet einen ESD-Schutz. Die Polaritäten im Halbleiterchip 2 und im Träger 1 können dabei auch vertauscht gewählt werden. Das heißt, der
Grundkörper 10 kann beispielsweise n-leitend dotiert sein und mit dem p-leitenden Bereich des Halbleiterchips 2 elektrisch leitend verbunden sein.
In Verbindung mit den Figuren 4A bis 4E ist ein weiteres Ausführungsbeispiel eines hier beschriebenen Verfahrens näher erläutert. In diesem Ausführungsbeispiel werden die
optoelektronischen Halbleiterchips 2 nicht einzeln, sondern ebenfalls im Waferverbund mit den im Verbund vorliegenden Trägern 1 verbunden und elektrisch leitend angeschlossen.
Die Halbleiterchips 2 sind zunächst über das Aufwachssubstrat 27 mechanisch miteinander verbunden und werden im Verbund auf den Verbund aus Trägern 1 montiert. Dies ist in Verbindung mit den Figuren 4A und 4B dargestellt. Im nächsten
Verfahrensschritt, Figur 4C, wird das Aufwachssubstrat 27, das beispielsweise mit Saphir oder Silizium gebildet sein kann, durch einen Laserabhebeprozess , einen Ätzprozess und/oder mechanisches Abtragen entfernt. Nachfolgend erfolgt eine Vereinzelung in einzelne
Halbleiterchips 2 beispielsweise durch eine Mesaätzung, wobei die Mesaätzung auch vor dem Aufbringen der Halbleiterchips 2 auf dem Träger, also noch auf dem Aufwachssubstrat 27, erfolgen kann. In diesem Fall erfolgt die Mesaätzung von der dem Aufwachssubstrat 27 abgewandten Seite her.
Ferner kann eine Aufrauhung der Außenfläche der
Halbleiterchips 2 beispielsweise durch Ätzen mit KOH
erfolgen .
Schließlich, Figur 4E, erfolgt ein Vereinzeln in einzelne optoelektronische Halbleiterbauteile . Ein derartiges optoelektronisches Halbleiterbauteil ist in der Figur 5 nochmals dargestellt. Das optoelektronische
Halbleiterbauteil umfasst den Träger 1 mit dem Grundkörper 10, der beispielsweise aus p-dotiertem kristallinem Silizium gebildet ist. In den Grundkörper 10 ist die Ausnehmung 11 eingebracht, die an ihren Seitenflächen teilweise vom ersten elektrisch isolierenden Material 15 bedeckt ist. Die
verbleibenden Bereiche der Ausnehmung 11 sind mit dem
Füllmaterial 12 gefüllt, das an der ersten Hauptfläche 10a und der zweiten Hauptfläche 10b des Grundkörpers eine
kleinere Querschnittsfläche AI als die Querschnittsfläche A2 im Inneren aufweist. Das Füllmaterial 12 ist beispielsweise n-dotiertes polykristallines Silizium. Im Bereich des
direkten Kontakts zwischen Füllmaterial 12 und Grundkörper 10 sind die Raumladungszone 13 und der pn-Übergang 14 des
Trägers ausgebildet.
Die Raumladungszone 13 wird durch Eindiffusion des n- Dotierstoffs des Füllmaterials in das p-dotierte Material des Grundkörpers 10 während des Temperns erzeugt.
An der ersten Hauptfläche 10a und der zweiten Hauptfläche 10b ist der Grundkörper 10 des Trägers strukturiert vom zweiten elektrisch isolierenden Material 16 bedeckt. Das zweite elektrisch isolierende Material 16 stellt eine elektrische Isolierung zwischen dem im ersten Bereich Bl und im zweiten Bereich B2 des Trägers aufgebrachten elektrisch leitenden Materials dar. An der der ersten Hauptfläche 10a des Trägers 10 zugewandten Oberseite des Trägers 1 ist ein Halbleiterchip 2 angeordnet, der einen n-leitenden Bereich 24, einen p-leitenden Bereich 25 und dazwischen einen pn-Übergang 23 aufweist. Durchkontaktierungen 28 erstrecken sich durch den Spiegel 26, den p-leitenden Bereich 25 und den pn-Übergang 23 in den n- leitenden Bereich 24 hinein. N-seitig, also am zweiten
Anschlussbereich 22 ist der Halbleiterchip 2 mit dem p- leitenden Bereich des Trägers 1 verbunden. An der dem
Halbleiterchip 2 abgewandten Unterseite des Trägers 1 kann der Träger über das elektrisch leitende Material 17 im zweiten Bereich B2 n-seitig elektrisch kontaktiert werden. P-leitend ist der Halbleiterchip 2 über den ersten
Anschlussbereich 21 des Halbleiterchips 2 mit dem n-leitenden ersten Bereich Bl, also im Bereich des Füllmaterials 12, elektrisch leitend verbunden. In diesem ersten Bereich Bl wird der Träger 1 an seiner Unterseite über das elektrisch leitende Material 17 p-seitig kontaktiert.
Insgesamt resultiert ein optoelektronisches
Halbleiterbauteil, das besonders kostengünstig herstellbar ist und das besonders platzsparend ist, da ein ESD-Schutz über den Träger 1 integriert ist.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt, sondern umfasst jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den
Patentansprüchen beinhaltet, auch wenn diese Merkmale oder diese Kombinationen selbst nicht explizit in den Ansprüchen oder Ausführungsbeispielen angegeben sind. Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 102013105631.8, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird. Bezugs zeichenliste
1 Träger
10 Grundkörper
10a erste Hauptfläche
10b zweite Hauptfläche
11 Ausnehmung
12 Füllmaterial
12 ' weiteres Füllmaterial
121 Metall
13 Raumladungszone
14 pn-Übergang des Trägers
15 erstes elektrisch isolierendes Material
16 zweites elektrisch isolierendes Material
17 elektrisch leitendes Material
18 dotierter Bereich
19 Überhang
AI erste Querschnittsfläche
A2 zweite Querschnittsfläche
Bl erste Bereich des Trägers
B2 zweite Bereich des Trägers
2 Halbleiterchip
21 erster Anschlussbereich
22 zweiter Anschlussbereich
23 pn-Übergang des Halbleiterchips
24 n-leitende Bereich
25 p-leitende Bereich
26 Spiegel
27 AufwachsSubstrat
28 Durchkontaktierung

Claims

Patentansprüche
1. Träger (1) für einen optoelektronischen Halbleiterchip (2) mit
- einem Grundkörper (10), der eine erste Hauptfläche (10a) und eine zweite Hauptfläche (10b) aufweist,
- zumindest eine Ausnehmung (11), die in den Grundkörper (10) eingebracht ist und die den Grundkörper (10) von der ersten Hauptfläche zur zweiten Hauptfläche vollständig durchdringt, und
- einem Füllmaterial (12), das in die zumindest eine
Ausnehmung (11) eingebracht ist, wobei
- der Grundkörper (10) mit Silizium eines ersten
Leitfähigkeitstyps gebildet ist,
- das Füllmaterial (12) mit polykristallinem Silizium eines zweiten Leitfähigkeitstyps gebildet ist, dessen Polarität sich insbesondere vom ersten Leitfähigkeitstyp unterscheidet, und
- der Grundkörper (10) und das Füllmaterial (12) stellenweise in direktem zueinander Kontakt stehen.
2. Träger (1) nach dem vorherigen Anspruch,
bei dem im Bereich des direktem Kontakts eine Raumladungszone (13) ausgebildet ist.
3. Träger (1) nach einem der vorherigen Ansprüche,
bei dem im Bereich des direktem Kontakts ein pn-Übergang (14) ausgebildet ist.
4. Träger (1) nach einem der vorherigen Ansprüche,
bei dem in der zumindest einen Ausnehmung (11) zwischen dem
Füllmaterial (12) und dem Grundkörper (10) stellenweise ein erstes elektrisch isolierendes Material (15) angeordnet ist.
5. Träger (1) nach einem der vorherigen Ansprüche,
bei dem das Füllmaterial (121) ein Metall (121) umfasst, wobei das polykristalline Silizium zumindest stellenweise zwischen dem Metall (121) und dem Grundkörper (10) angeordnet ist .
6. Träger (1) nach einem der vorherigen Ansprüche,
bei dem an der ersten Hauptfläche (10a) und/oder der zweiten Hauptfläche (10b) ein zweites elektrisch isolierendes
Material (16) aufgebracht ist, das die Öffnung der Ausnehmung
(11) an der ersten Hauptfläche (10a) und/oder der zweiten Hauptfläche (10b) vollständig umgibt.
7. Träger (1) nach einem der vorherigen Ansprüche,
bei dem eine erste Querschnittsfläche (AI) des Füllmaterials
(12) an der ersten Hauptfläche (10a) und/oder der zweiten Hauptfläche (10b) kleiner ist als eine zweite
Querschnittsfläche (A2) innerhalb des Grundkörpers (10), der zwischen der ersten Hauptfläche (10a) und/oder der zweiten Hauptfläche (10b) angeordnet ist.
8. Träger (1) nach einem der vorherigen Ansprüche,
bei dem an der ersten Hauptfläche (10a) und/oder der zweiten Hauptfläche (10b) ein elektrisch leitendes Material (17) strukturiert aufgebracht ist, das in einem ersten Bereich (Bl) des Trägers (1) in direktem Kontakt mit dem Füllmaterial (12) und in einem zweiten Bereich (B2) des Trägers (1) in direktem Kontakt mit dem Grundkörper (10) steht, wobei das elektrisch leitende Material (17) im ersten Bereich (Bl) und das elektrisch leitende Material (17) im zweiten Bereich (B2) durch das zweite elektrisch isolierende Material elektrisch voneinander isoliert sind.
9. Träger (1) nach dem vorherigen Anspruch,
bei dem im Grundkörper (10) direkt unterhalb des elektrisch leitenden Materials (17) im zweiten Bereich (B2) an der ersten Hauptfläche (10a) und/oder direkt oberhalb des
elektrisch leitenden Materials (17) im zweiten Bereich (B2) an der zweiten Hauptfläche (10a) ein dotierter Bereich (18) angeordnet ist, der den ersten Leitfähigkeitstyp aufweist.
10. Optoelektronisches Halbleiterbauteil mit
- einem Träger (1) nach einem der vorherigen Ansprüche, und
- einem optoelektronischen Halbleiterchip (2) mit einem ersten elektrischen Anschlussbereich (21) und einem zweiten elektrischen Anschlussbereich (22), wobei
- der optoelektronische Halbleiterchip (2) an der der ersten Hauptfläche (10a) des Grundkörpers (10) zugewandten Seite des Trägers (10) angeordnet ist, und
- der optoelektronische Halbleiterchip (2) über den ersten elektrischen Anschlussbereich (21) und den zweiten
elektrischen Anschlussbereich (22) elektrisch leitend mit dem Träger (1) verbunden ist.
11. Optoelektronisches Halbleiterbauteil nach dem vorherigen Anspruch,
bei dem der erste elektrische Anschlussbereich (21) des
Halbleiterchips (2) mit dem elektrisch leitenden Material (17) im ersten Bereich (Bl) des Trägers (1) und der zweite elektrische Anschlussbereich (22) des Halbleiterchips (2) mit dem elektrisch leitende Material (17) in zweiten Bereich (B2) des Trägers (1) elektrisch leitend und mechanisch verbunden ist, wobei der erste elektrische Anschlussbereich (21) und der zweite elektrische Anschlussbereich (22) je mit einem elektrisch ungleichnamigen Bereich des Trägers (1) verbunden sind .
12. Optoelektronisches Halbleiterbauteil nach einem der
beiden vorherigen Ansprüche,
bei dem der optoelektronische Halbleiterchip (2) einen pn- Übergang (23) aufweist, wobei der pn-Übergang (14) des
Trägers zum pn-Übergang (23) des Halbleiterchips antiparallel geschaltet ist.
13. Optoelektronisches Halbleiterbauteil nach einem der drei vorherigen Ansprüche,
bei dem der Träger (1) eine ESD-Schut zdiode für den
optoelektronischen Halbleiterchip (2) bildet.
14. Verfahren zur Herstellung eines optoelektronischen
Halbleiterbauteils nach einem der vier vorherigen
Ansprüche mit den folgenden Schritten
- Herstellung einer Vielzahl von Trägern (1) nach einem der Ansprüche 1 bis 8 im Verbund,
- Aufbringen und elektrisch leitendes Anschließend einer Vielzahl von optoelektronischen Halbleiterchips (2) auf die Vielzahl von Trägern (1), und
- Vereinzeln der Anordnung aus Trägern (1) und
optoelektronischen Halbleiterchips (2) zu einzelnen
optoelektronischen Halbleiterbauteilen, wobei jedes
optoelektronische Halbleiterbauteil wenigstens einen
optoelektronischen Halbleiterchip (2) umfasst.
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