KR100770451B1 - 마이크로 칩의 정전 방전 구조 - Google Patents

마이크로 칩의 정전 방전 구조 Download PDF

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Abstract

본 발명은 마이크로 칩의 정전 방전 구조에 관한 것으로, 모스 전계효과 트랜지스터와, 상기 모스 전계효과 트랜지스터의 게이트에 일단이 접속되는 커플링 저항과, 상기 모스 전계효과 트랜지스터의 더블 가드에 위치하며, 일단이 상기 모스 전계효과 트랜지스터의 게이트에 연결되는 커플링 커패시터를 포함한다. 이와 같은 본 발명은 정전 방전 스트레스에 보다 효과적으로 동작하는 커플링 디바이스를 파워 클램프로 사용하면서도 이를 구현하기 위한 면적을 줄여 마이크로 칩의 집적도를 향상시킬 수 있는 효과가 있으며, 정전 방전 스트레스에 대한 마이크로 칩의 안정성을 확보하고, 제조원가를 절감할 수 있는 효과가 있다.
정전 방지, 커플링 디바이스, 파워 클램프

Description

마이크로 칩의 정전 방전 구조{Structure for electrostatic discharge in micro chip}
도 1 및 도 2는 일반적인 마이크로 칩의 내부 보호 회로도이다.
도 3은 종래 GCNMOS를 이용한 파워 클램프의 평면 레이아웃이다.
도 4는 도 3의 A-A'방향을 따라 절단하여 나타낸 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 마이크로 칩의 정전 방전 구조를 나타낸 레이아웃이다.
도 6은 도 5의 B-B'방향을 따라 절단하여 나타낸 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 마이크로 칩의 정전 방전 구조를 나타낸 레이아웃이다.
도 8은 도 6의 C-C'방향을 따라 절단하여 나타낸 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
200 : GCNMOS 210 : P형 웰
220 : 게이트 230 : 드레인
240 : 소스 250 : 고농도 P형 이온주입영역
300 : 커플링 커패시터 310 : 더블 가드 N형 웰
320 : 상부전극 330 : 유전막
340 : 하부전극
본 발명은 마이크로 칩의 정전 방전 구조에 관한 것으로, 특히 집적도의 저하를 유발하지 않으면서 마이크로 칩의 내부회로를 정전기로부터 보호할 수 있는 마이크로 칩의 정전 방전 구조에 관한 것이다.
마이크로 칩(micro chip)의 입출력 셀(Input/Output cell)을 구성하는 전극에는 접지 패드(pad)와 전원 패드 및 입출력 패드가 있다.
이때, 마이크로 칩 내부의 손상을 일으킬 수 있는 정전기 방전(Electronic Discharge ; 이하 ESD라 함)으로부터 마이크로 칩의 내부 회로를 보호하기 위해서는 상기 ESD를 일으키는 전류(이하 ESD 전류)가 상기 3개의 패드 사이로 흐르는 것을 차단하여야 한다.
그러나, 상기 ESD 전류는, 상기 3개의 패드 중 어떠한 2개의 패드 사이에 무작위로 흐를 수 있으므로, 발생할 수 있는 모든 형태의 ESD 전류에 대해 마이크로 칩의 내부 회로를 효과적으로 보호할 수 있는 내부 보호 회로를 설계하여야 한다.
도 1 및 도 2는 일반적인 마이크로 칩의 내부 보호 회로도이다.
이를 참조하면, 상기 3개의 패드 조합(입출력 패드-전원 패드, 입출력 패드-접지 패드, 전원 패드-접지 패드)에 대해 3종류의 ESD 보호 디바이스를 구성함으로써, 상기 마이크로 칩의 내부 회로(110)를 보호하는 ESD 방지 회로를 설계할 수 있다.
특히, 입출력 패드(107)-전원 패드(105)와 입출력 패드(107)-접지 패드(106) 간에 구성된 ESD 보호 디바이스(101a, 101b)를 로컬(local) ESD 보호 디바이스(101)라고 하며, 전원 패드(105)-접지 패드(106) 간에 구성된 ESD 보호 디바이스를 파워 클램프(Power Clamp ; 102)라고 하며, 상기 ESD 보호 디바이스(101a, 101b)의 접점과 내부 회로(110)의 사이에는 정전 저항(Resd)이 위치한다.
이때, 상기 3종류의 ESD 보호 디바이스(101a, 101b, 102) 중 파워 클램프(102)는 특히 중요한 역할을 수행한다. 왜냐하면, 일반적으로 개별 입출력 패드(107)에 ESD 전류가 유입되어도 상기 ESD 전류는 상기 로컬 ESD 보호 디바이스(101)에 포함된 다이오드(또는 기생 다이오드)와 전원 파워 링(103) 또는 접지 파워 링(104)을 통해 상기 파워 클램프(102)로 유입된 후, 상기 파워 클램프(102)를 거쳐 외부로 방출되기 때문이다.
즉, 상기 3개의 패드 중 어느 패드로 ESD 전류가 유입되어도, 유입된 ESD 전류는 상기 파워 클램프(102)를 거쳐 외부로 방출되기 때문에, ESD 전류에 대해 효과적으로 대응하는 파워 클램프(102)를 설계하는 것을 매우 중요하다.
우선, 도 1은 게이트를 접지에 연결한 N형 모스 트랜지스터(102a, ZGate Ground N-Type MOSFET ; 이하 GGNMOS)를 파워 클램프(102)로 사용한 정전 방전 방지 회로이다.
대부분의 ESD 전류에 대해 상기 GGNMOS(102a)를 사용한 파워 클램프(102)는 비교적으로 효과적으로 대응한다.
그러나 CDM-Type(Charge Device Model Type)의 ESD 전류와 같이 빠르게 유입 또는 유출되는 ESD 전류에 대해서는 상기 GGNMOS(102a)를 사용한 파워 클램프(102)는 빠르게 대응하지 못하여 마이크로 칩의 내부 회로가 상기 CDM-Type의 ESD 전류에 의해 손상되는 경우가 발생한다.
이러한 문제점을 개선하기 위하여 상기 GGNMOS(102a)를 사용한 파워 클램프(102)보다 더 빠르게 동작하는 파워 클램프를 개발할 필요성이 대두 되었으며, 상기 필요성에 의해 고안된 파워 클램프를 사용한 마이크로 칩의 내부 보호 회로가 도 2에 도시되어 있다.
도 2는 게이트에 커플링 커패시터(Cc) 및 커플링 저항(Rc)을 연결한 N형 모스 트랜지스터(102b, Gate Coupled N-Type MOSFET; 이하 GCNMOS)을 사용한 마이크로 칩의 내부 보호 회로도이다.
도 2에 도시한 회로도에서, 입출력 패드(107) 또는 전원 패드(105)에 (+)극성의 ESD 전류가 유입되면 커플링 커패시터(Cc)를 통해 전원 패드(105)에 인가된 전원 전압이 상기 GCNMOS(102b)의 게이트에 그대로 인가되기 때문에, 상기 GCNMOS(102b)의 채널(channel)이 바로 열리게 되며, 이에 따라, 상기 GCNMOS(102b)을 사용한 파워 클램프(102)는 ESD 전류에 대해 보다 빨리 대응할 수 있다.
즉, 상기 GCNMOS(102b)을 사용한 파워 클램프(102)는 CDM-Type의 ESD 전류에 대해 보다 효과적으로 대응할 수 있는 장점을 가지며, 이때, 전원 패드에 인가된 전원 전압이 상기 GCNMOS(102b)의 게이트에 인가된 상태가 유지되는 시간 τ는 커플링 커패시터(Cc)의 캐패시턴스 및 커플링 저항(Rc)의 저항값에 의해 좌우되는데, 보통 τ가 10 내지 100㎱ 가 되도록 상기 캐패시턴스 및 저항값을 설정한다.
도 3은 종래 GCNMOS(102b)를 이용한 파워 클램프(102)의 평면 레이아웃이고, 도 4는 도 3의 A-A'방향을 따라 절단하여 나타낸 단면도이다.
이를 각각 참조하면, 상기 GCNMOS(102b)는 P형 웰(10)의 상부에 위치하여 커플링 저항(Rs)을 통해 접지전압(Vss)을 인가받는 다수의 게이트(11)와, 상기 게이트(11)의 측면 P형 웰(10)에 위치하여 각각 접지전압(Vss)과 전원전압(Vdd)을 인가받는 고농도 N형의 드레인(12)과 소스(13), 상기 소스(13)와 드레인(12)의 측면측 P형 웰(10)에 위치하여 그 P형 웰(10)에 접지전압(Vss)을 인가하기 위한 고농도 P형 이온주입영역(14), 상기 P형 웰(10)의 측면에 위치하는 N형 웰(15)의 상부에 위치하며, 전원전압을 공급받는 고농도 N형 확산층(16)을 포함한다.
또한, 상기 GCNMOS(102b)의 주변에 위치하는 커플링 커패시터(Cc)는 N형 웰(20)의 중앙상부측에서 상기 커플링 저항(Rc)를 통해 접지전압(Vss)이 인가되는 커패시터 상부전극(21)과, 상기 상부전극(21)의 하부에 위치하는 유전막(22)과, 상기 상부전극(21)의 측면 N형 웰(20)에 위치하며, 전원전압(Vdd)이 공급되는 고농도 P형 이온주입영역인 커패시터 하부전극(23)과, 상기 N형 웰(20)에 전원전압(Vdd)을 공급하기 위한 고농도 N형 이온주입영역(24)과, 상기 N형 웰(20)의 주변부에 위치하는 P형 웰(25)과, 그 P형 웰(25)에 접지전압을 공급하기 위한 고농도 P형 이온주입영역(26)을 포함한다.
여기서, 미설명한 도면 부호 30은 소자격리막(Isolation)이다.
이와 같은 종래 GCNMOS(102b), 커플링 커패시터(Cc) 및 커플링 저항(Rc)을 이용한 파워 클램프(102)는 상기 커플링 커패시터(Cc)의 구현을 위하여 P형 모스 전계효과 트랜지스터(이하 PMOS라 약칭함)를 사용하고 있다.
즉, 상기 커패시터 상부전극(21)은 PMOS의 게이트전극이며, 유전막(22)은 그 PMOS의 게이트산화막이고, 커패시터 하부전극(23)은 동일하게 전원전압(Vdd)이 공급되는 PMOS의 소스 및 드레인이다.
이처럼, PMOS를 이용하여 커플링 커패시터(Cc)를 구현하는 방식은 내부회로의 제조공정과 동시에 커플링 커패시터(Cc)를 구현할 수 있어 제조비용의 측면에서 유리한 방식이다.
그러나, 상기 커플링 커패시터(Cc)의 커패시턴스 값을 적당하게 하기 위해서는 PMOS가 차지하는 면적이 대단히 커 집적도가 저하되는 문제점이 있었다.
또한, 상기 GCNMOS(102b)와 인접하게 위치하는 PMOS의 구현에 의하여 두 종류의 모스 전계효과 트랜지스터 사이에 NPNP 접합 기생 바이폴라 트랜지스터가 발생한다.
이와 같은 기생 바이폴라 트랜지스터에 의해 SCR(Silicon Controlled Rectifier) 동작이 발생하여 마이크로 칩이 파괴되는 래치업(Latch-up) 현상이 발생할 수 있다.
또한, 종래에는 상기 SCR 동작의 발생을 방지하기 위하여 상기 커플링 커패시터(Cc)인 PMOS의 주변에 P형 웰(25)과 그 P형 웰(25)에 접지전압(Vss)을 공급하기 위한 고농도 P형 이온주입영역(26)을 배치하고, 상기 GCNMOS(102b)의 주변에 N형 웰(15)과 그 N형 웰(15)에 전원전압(Vdd)을 공급하기 위한 고농도 N형 이온주입영역(16)을 배치한다.
이와 같은 구조를 더블 가드(Double Guard)라고 하며, 상기 SCR에 의한 래치업 현상을 방지하기 위해서는 상기 더블 가드를 충분히 넓게 만들어야 하며, 이 또한 마이크로 칩의 집적도를 저하시키는 원인이 된다.
상기와 같은 문제점을 감안한 본 발명은 레이아웃 면적을 줄일 수 있는 마이크로 칩의 정전 방전 구조를 제공함에 그 목적이 있다.
또한 본 발명은 상기 레이아웃의 면적을 줄이면서도 특성의 열화가 없으며, 래치업의 발생을 방지할 수 있는 마이크로 칩의 정전 방전 구조를 제공함에 다른 목적이 있다.
상기와 같은 목적은 달성하기 위한 본 발명은, 모스 전계효과 트랜지스터와, 상기 모스 전계효과 트랜지스터의 게이트에 일단이 접속되는 커플링 저항과, 상기 모스 전계효과 트랜지스터의 더블 가드에 위치하며, 일단이 상기 모스 전계효과 트랜지스터의 게이트에 연결되는 커플링 커패시터를 포함하는 마이크로 칩의 정전 방전 구조를 제공한다.
또한, 상기 마이크로 칩의 정전 방전 구조에서, 상기 커플링 커패시터는, 상기 모스 전계효과 트랜지스터를 전기적으로 절연시키는 더블 가드를 하부전극으로 사용하며, 그 더블 가드 상에 적층된 유전막과 상부전극을 포함하는 것이 바람직하다.
또한, 상기 마이크로 칩의 정전 방전 구조에서, 상기 더블 가드는, 상기 모스 전계효과 트랜지스터가 위치하는 제1도전형 웰과는 반대의 제2도전형의 웰이며, 그 웰에 전원전압 또는 접지전압을 공급하기 위한 고농도의 제2도전형 이온주입영역을 더 포함하는 것이 바람직하다.
또한, 상기 마이크로 칩의 정전 방전 구조에서, 상기 고농도 제2도전형 이온주입영역은, 상기 유전막과 상부전극 적층구조의 측면 제2도전형 웰에 위치하는 것이 바람직하다.
또한, 상기 마이크로 칩의 정전 방전 구조에서, 상기 더블 가드는, 상기 모스 전계효과 트랜지스터가 위치하는 제1도전형 웰과는 표면부에 소자분리막을 사이에 두고 상호 접하여, 그 제1도전형 웰의 주변부 전체에 위치하는 것이 바람직하다.
또한, 상기 마이크로 칩의 정전 방전 구조에서, 상기 제1도전형 웰은 P형이며, 그 제1도전형 웰에 형성된 모스 전계효과 트랜지스터는 N형이며, 더블 가드는 N형인 것이 바람직하다.
또한, 상기 마이크로 칩의 정전 방전 구조에서, 상기 제1도전형 웰에는 접지전압이 공급되며, 그 제1도전형 웰에 위치하는 모스 전계효과 트랜지스터의 게이트에는 커플링 저항을 통해 접지전압이 공급되고, 더블 가드에는 전원전압이 공급되는 것이 바람직하다.
또한, 상기 마이크로 칩의 정전 방전 구조에서, 상기 제1도전형 웰은 N형이며, 그 제1도전형 웰에 형성된 모스 전계효과 트랜지스터는 P형이며, 더블 가드는 P형인 것이 바람직하다.
또한, 상기 마이크로 칩의 정전 방전 구조에서, 상기 제1도전형 웰에는 전원전압이 공급되고, 그 제1도전형 웰에 위치하는 모스 전계효과 트랜지스터에는 커플링 저항을 통해 전원전압이 공급되며, 더블 가드에는 접지전압이 공급되는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기 하였다.
이제 본 발명의 실시예에 따른 마이크로 칩의 정전 방전 구조에 대하여 도면을 참고로 하여 상세하게 설명한다.
실시예 1
도 5는 본 발명의 제1 실시예에 따른 마이크로 칩의 정전 방전 구조를 나타낸 레이아웃이고, 도 6은 도 5의 B-B'방향을 따라 절단하여 나타낸 단면도이다.
이를 참조하면, 본 발명의 제1 실시예에 따른 마이크로 칩의 정전 방전 구조는, GCNMOS(200)의 둘레를 커플링 커패시터(300)가 둘러싼 구조이다.
상기 GCNMOS(200)는 P형 웰(210)의 상부에 위치하여 각각 커플링 저항(Rc)을 통해 접지전압(Vss)을 공급받는 다수의 게이트(220)와, 상기 게이트(220)의 측면 P형 웰(210)에 위치하여 각각 접지전압(Vss)과 전원전압(Vdd)을 공급받는 드레인(230) 및 소스(240)와, 상기 P형 웰(210)에 접지전압(Vss)을 공급하기 위한 고농도 P형 이온주입영역(250)을 포함하여 구성된다.
또한, 커플링 커패시터(300)는 상기 GCNMOS(200)의 P형 웰(210)에 소자분리막(30)을 사이에 두고 그 둘레 전체에 접해있는 더블 가드 N형 웰(310)과, 상기 더블 가드 N형 웰(310) 상에 위치하는 유전막(330)과, 그 유전막(330) 상에 위치하여 상기 커플링 저항(Rc)을 통해 접지전압(Vss)을 공급받는 상부전극(320)과, 상기 상부전극(320)의 측면 하부의 더블 가드 N형 웰(310)에 위치하여 전원전압(Vdd)을 공급받는 하부전극(340)을 포함하여 구성된다.
이하, 상기와 같이 구성되는 본 발명에 따른 마이크로 칩의 정전 방전 구조의 일실시예의 구조 및 작용을 보다 상세히 설명한다.
먼저, GCNMOS(200)이 중앙부에 위치하며 그 GCNMOS(200)의 둘레에 일단이 그 GCNMOS(200)의 게이트(220)에 연결되는 커플링 커패시터(300)로 구성하되, 그 커플링 커패시터(300)는 GCNMOS(200)의 더블 가드에 위치한다.
상기 GCNMOS(200)의 더블 가드는 N형의 웰과 그 N형의 웰에 전원전압(Vdd)을 공급하기 위한 고농도 N형 이온주입영역의 구조를 가지고 있으며, 그 상부에 유전막(330)과 상부전극(320)을 적층시켜 커플링 커패시터(300)를 구현할 수 있다.
즉, 더블 가드의 고농도 N형 이온주입영역을 하부전극(340)으로 사용하며, 그 하부전극(340) 상에 유전막(330)과 상부전극(320)을 배치하여 커플링 커패시터(300)를 구현할 수 있다. 이때의 커플링 커패시터(300)는 종래와 같은 PMOS가 아닌 NMOS의 형태이며 따라서 종래와 같은 PNPN 기생 바이폴라 트랜지스터를 형성하지 않는다.
이와 같이 기본적인 구조가 PNPN 기생 바이폴라 트랜지스터를 형성하지 않기 때문에 종래와 같은 래치업의 발생을 방지하기 위한 구조가 요구되지 않으며, 배치 면적을 줄여 집적도를 향상시킬 수 있게 된다.
상기 더블 가드 N형 웰(310)에는 상기 하부전극(340)을 통해 전원전압(Vdd)가 인가되어 상기 GCNMOS(200)를 전기적으로 완전히 분리시킬 수 있다.
상기 커플링 커패시터(300)의 상부전극(320)은 GCNMOS(200)의 게이트(210)에 연결되며, 그 상부전극(320)은 디자인 룰이 허용하는 범위 내에서 가장 넓은 면적으로 배치시켜 적당한 커패시턴스를 유지하도록 한다.
이와 같이 본 발명은 기판 수준에서의 면적을 줄일 수 있을 뿐만 아니라 종래에 비하여 웰에 전압을 공급하기 위한 이온주입영역의 수를 줄여, 그 이온주입영역에 전원전압(Vdd) 또는 접지전압(Vss)을 선택적으로 공급하기 위한 금속배선을 단순화하여 설계 및 제조가 용이한 효과를 기대할 수 있다.
실시예 2
도 7은 본 발명의 제2 실시예에 따른 마이크로 칩의 정전 방전 구조를 나타낸 레이아웃이고, 도 8은 도 7의 C-C'방향을 따라 절단하여 나타낸 단면도이다.
이를 참조하면, 본 발명의 제2 실시예에 따른 마이크로 칩의 정전 방전 구조는 게이트에 커플링 커패시터(500) 및 커플링 저항(Rc)을 연결한 P형 모스 트랜지스터(400, Gate Coupled P-Type MOSFET; 이하 GCPMOS)를 이용하여 파워 클램프를 구성한 것이다.
상기 GCPMOS(400)는 N형 웰(410)의 상부에 위치하여 각각 커플링 저항(Rc)을 통해 전원전압(Vdd)을 공급받는 다수의 게이트(420)와, 상기 게이트(420)의 측면 N형 웰(410)에 위치하여 각각 전원전압(Vdd)과 접지전압(Vss)을 공급받는 드레인(430) 및 소스(440)와, 상기 N형 웰(410)에 전원전압(Vdd)을 공급하기 위한 고농도 N형 이온주입영역(450)을 포함하여 구성된다.
또한, 커플링 커패시터(500)는 상기 GCPMOS(400)의 N형 웰(410)에 소자분리 막(30)을 사이에 두고 그 둘레 전체에 접해 있는 더블 가드 P형 웰(510)과, 상기 더블 가드 P형 웰(510) 상에 위치하는 유전막(530)과, 그 유전막(530) 상에 위치하여 상기 커플링 저항(Rc)을 통해 전원전압(Vdd)을 공급받는 상부전극(520)과, 상기 상부전극(520)의 측면 하부의 더블 가드 P형 웰(510)에 위치하여 접지전압(Vss)을 공급받는 하부전극(540)을 포함하여 구성된다.
이와 같이 구성되는 본 발명에 따른 마이크로 칩의 정전 방전 구조의 제2 실시예는 상기 제1 실시예에서 설명한 구조와 기본적으로 동일한 구조이며, GCNMOS를 사용하지 않고 GCPMOS(400)를 사용한 것이다.
즉, GCPMOS(400)가 중앙부에 위치하며 그 GCPMOS(400)의 둘레에 일단이 그 GCPMOS(400)의 게이트(420)에 연결되는 커플링 커패시터(500)로 구성하되, 그 커플링 커패시터(500)는 GCPMOS(400)의 더블 가드에 위치한다.
이는 GCPMOS(400)의 더블 가드에 P형 모스 전계효과 트랜지스터를 형성하고, 그 P형 모스 전계효과 트랜지스터의 소스와 드레인 및 그 소스와 드레인 사이의 더블 가드를 모두 하부전극으로 이용하는 커플링 커패시터(500)를 구현한 것이다.
이때 역시 종래와 같은 PNPN 기생 바이폴라 트랜지스터를 형성하지 않으며, 기본적인 구조가 PNPN 기생 바이폴라 트랜지스터를 형성하지 않기 때문에 종래와 같은 래치업의 발생을 방지하기 위한 구조가 요구되지 않으며, 배치 면적을 줄여 집적도를 향상시킬 수 있게 된다.
상기 더블 가드 P형 웰(510)에는 상기 하부전극(540)을 통해 접지전압(Vdd) 이 인가되어 상기 GCPMOS(400)를 전기적으로 완전히 분리시킬 수 있다.
상기와 같은 구조 역시 제1 실시예의 구조와 같이 금속배선을 단순화하여 설계 및 제조가 용이한 효과를 기대할 수 있음은 물론이다.
한편, 상기 GCPMOS(400)는 파워 클램프로는 잘 사용되지 않고 있으나, GCNMOS를 사용하여 정전 방전 스트레스에 대한 대응 능력이 취약할 때는 GCPMOS(400)를 사용할 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다.
상기한 바와 같이 본 발명 마이크로 칩의 정전 방전 구조는 정전 방전 스트레스에 보다 효과적으로 동작하는 커플링 디바이스를 파워 클램프로 사용하면서도 이를 구현하기 위한 면적을 줄여 마이크로 칩의 집적도를 향상시킬 수 있는 효과가 있으며, 정전 방전 스트레스에 대한 마이크로 칩의 안정성을 확보하고, 제조원가를 절감할 수 있는 효과가 있다.
또한, 본 발명은 커플링 디바이스를 파워 클램프로 사용하면서도 전원전압 또는 접지전압을 공급할 영역의 수를 줄여 금속배선을 단순화함으로써, 설계 및 제조공정을 보다 용이하게 할 수 있는 효과가 있다.
아울러, 본 발명은 더블 가드 내에 커패시터를 형성함으로써, PNPN형 기생 바이폴라 트랜지스터의 발생을 방지하여, 래치업에 의해 마이크로 칩이 파괴되는 것을 방지함으로써, 마이크로 칩의 신뢰성을 향상시키는 효과가 있다.

Claims (9)

  1. 모스 전계효과 트랜지스터;
    상기 모스 전계효과 트랜지스터의 게이트에 일단이 접속되는 커플링 저항; 및
    상기 모스 전계효과 트랜지스터의 더블 가드(double guard) 상에 위치하며, 일단이 상기 모스 전계효과 트랜지스터의 게이트에 연결되는 커플링 커패시터를 포함하는 마이크로 칩의 정전 방전 구조.
  2. 제1항에 있어서,
    상기 커플링 커패시터는,
    상기 모스 전계효과 트랜지스터를 전기적으로 절연시키는 더블 가드를 하부전극으로 사용하며, 그 더블 가드 상에 적층된 유전막과 상부전극을 포함하는 것을 특징으로 하는 마이크로 칩의 정전 방전 구조.
  3. 제2항에 있어서,
    상기 더블 가드는,
    상기 모스 전계효과 트랜지스터가 위치하는 제1도전형 웰과는 반대의 제2도전형의 웰이며, 그 웰에 전원전압 또는 접지전압을 공급하기 위한 고농도의 제2도전형 이온주입영역을 더 포함하는 마이크로 칩의 정전 방전 구조.
  4. 제3항에 있어서,
    상기 고농도 제2도전형 이온주입영역은,
    상기 유전막과 상부전극 적층구조의 측면 제2도전형 웰에 위치하는 것을 특징으로 하는 마이크로 칩의 정전 방전 구조.
  5. 제3항에 있어서,
    상기 더블 가드는,
    상기 모스 전계효과 트랜지스터가 위치하는 제1도전형 웰과는 표면부에 소자분리막을 사이에 두고 상호 접하여, 그 제1도전형 웰의 주변부 전체에 위치하는 것을 특징으로 하는 마이크로 칩의 정전 방전 구조.
  6. 제5항에 있어서,
    상기 제1도전형 웰은 P형이며, 그 제1도전형 웰에 형성된 모스 전계효과 트랜지스터는 N형이며, 더블 가드는 N형인 것을 특징으로 하는 마이크로 칩의 정전 방전 구조.
  7. 제6항에 있어서,
    상기 제1도전형 웰에는 접지전압이 공급되며, 그 제1도전형 웰에 위치하는 모스 전계효과 트랜지스터의 게이트에는 커플링 저항을 통해 접지전압이 공급되고, 더블 가드에는 전원전압이 공급되는 것을 특징으로 하는 마이크로 칩의 정전 방전 구조.
  8. 제5항에 있어서,
    상기 제1도전형 웰은 N형이며, 그 제1도전형 웰에 형성된 모스 전계효과 트랜지스터는 P형이며, 더블 가드는 P형인 것을 특징으로 하는 마이크로 칩의 정전 방전 구조.
  9. 제8항에 있어서,
    상기 제1도전형 웰에는 전원전압이 공급되고, 그 제1도전형 웰에 위치하는 모스 전계효과 트랜지스터에는 커플링 저항을 통해 전원전압이 공급되며, 더블 가드에는 접지전압이 공급되는 것을 특징으로 하는 마이크로 칩의 정전 방전 구조.
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