JP3191209B2 - 静電破壊防止装置 - Google Patents

静電破壊防止装置

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JP3191209B2 JP31802297A JP31802297A JP3191209B2 JP 3191209 B2 JP3191209 B2 JP 3191209B2 JP 31802297 A JP31802297 A JP 31802297A JP 31802297 A JP31802297 A JP 31802297A JP 3191209 B2 JP3191209 B2 JP 3191209B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に静電気（ＥＳＤ）から内部回路を保護することがで
きる静電破壊防止装置に関する。
【０００２】
【従来の技術】チップサイズの減少とともに静電気保護
回路のサイズも減少する。特に超高集積素子や超高速素
子は、静電気保護回路の接合付近で発生する静電容量が
ＲＣ遅延の主要な原因となってきた。従って、接合面積
をより減少させなければならないという課題を抱えるこ
とになった。しかし、既存の寄生バイポーラトランジス
タ（一般にフィールドトランジスタを用いる）を用いて
静電気保護回路を形成させる場合、接合静電容量を減少
させかつ静電気保護の性能をそのまま維持するのには限
界があった。なお、上記中フィールドトランジスタと
は、フィールド絶縁層の正面にゲートが形成され、基板
のその両隣に不純物領域を形成させたトランジスタであ
る。したがって、通常のＦＥＴとは異なり、ゲート酸化
膜が厚いためにしきい値電圧が高くなる。通常、サイリ
スタは、バイポーラトランジスタより単位面積当たり２
倍以上の電流排出能力があるために、小さい接合面積で
もバイポーラトランジスタを使用した時より効率的に静
電気保護を実現することができる。このようなサイリス
タ（ＳＣＲ）を用いた静電気保護回路が、米国特許
（Ｕ.Ｓ.Ｐ４，８９６，２４３）に記述されている。
【０００３】一般的な静電破壊防止装置は、図１に示す
ように、ウェルの耐圧を用いて静電気保護回路を形成し
ている。Ｐ形基板１内の所定領域に低濃度の不純物が注
入されたＮウェル２を形成し、Ｎウェル２内にそれぞれ
高濃度の第１Ｎ+ 不純物領域３と第１Ｐ+ 不純物領域４
を形成する。そして、Ｎウェル２以外のＰ形基板１内の
所定領域に第２Ｎ+ 不純物領域３ａと第２Ｐ+ 不純物領
域４ａを形成する。この静電破壊防止装置を等価回路に
して示すと、図２の通りである。
【０００４】即ち、図１のＮウェル２は図２の第１Ｎ層
２２に該当する。そして、図１の第１Ｐ+ 不純物領域４
はＮウェル２内に不純物拡散によって形成され、これは
図２の第１Ｐ層２４に該当する。従って、第１Ｎ層２２
と第１Ｐ層２４によってＰＮ接合がなされる。そして、
第１Ｐ層２４はパッドＰＡＤに連結される。また、図１
の第２Ｎ+ 不純物領域３ａは、図２の第２Ｎ層２３に該
当する。したがって、図１のＰ形基板１とともにＰＮ接
合を成す。そして、第２Ｎ+ 不純物領域３ａと第２Ｐ+
不純物領域４ａはグラウンドまたはＶssに連結される。
【０００５】このような静電破壊防止装置では、図１に
示すように、パッドに静電気が印加されると、Ｎウェル
２でブレークダウンが発生してキャリアがＰ形基板１に
注入され、注入されたキャリアがＰ形基板１の第２Ｎ+
不純物領域３ａとの接合に流入してＮＰＮバイポーラト
ランジスタが動作し、最終的にＰＮＰＮ経路が形成され
て、静電気によって印加されたキャリアが抜け出す。
【０００６】しかし、このようにウェルの耐圧を用いた
サイリスタの場合、トリガ電圧が３０〜５０Ｖ程度とた
いへん高いために、静電気保護素子それ自体は別に問題
が無いが、内部回路のゲート絶縁膜や接合部などが破壊
される現象が生じる。従って、サイリスタのトリガ電圧
を低くするためウェルの耐圧を用いる代わりに、接合の
耐圧を用いる方法が試みられた。図３は接合の耐圧を用
いた静電破壊防止装置を示す図面である。図３に示すよ
うに接合の耐圧を用いた静電破壊防止装置は、接合の耐
圧がおおよそ１０〜１５Ｖ程度に低くなる。しかし、ゲ
ート絶縁膜の厚さが１００Å以下の場合には、ゲート絶
縁膜の破壊電圧が約１２Ｖ程度であるので、接合の耐圧
とゲート絶縁膜の破壊電圧がほとんど同一である。従っ
て、静電気によるゲート絶縁膜の特性がかなり劣化す
る。特に、２５６ＭＤＲＡＭ以上の超高集積素子のゲー
ト絶縁膜の厚さは非常に薄いため、このようなゲート絶
縁膜の特性が劣化する問題点は一層深刻である。従っ
て、このような問題を改善するために、サイリスタを用
いて静電気保護素子を形成させ、かつ別の同期回路を構
成して静電気印加時にホットキャリアを発生させて、こ
れを用いてサイリスタのトリガ電圧を低くする方法が試
みられた。
【０００７】このようなサイリスタ及びホットキャリア
発生回路を用いた静電破壊防止装置を図４に示した。Ｖ
ssに対するＶccの正（＋）極性ストレスに対する初期静
電気保護回路はＮＰＮ，ＰＮＰを用いて形成したバイポ
ーラトランジスタＱ１とＱ２からなるＳＣＲ構造によっ
て与えられる。Ｎ−ウェルとＰ−ウェルの抵抗は図４に
示すようにそれぞれＲNW，ＲPNで表れる。ＳＣＲは、Ｎ
ＭＯＳトランジスタＭ１で生成されたホットキャリアの
トランジスタＱ１のベースの注入によって低インピーダ
ンス状態にトリガされる。トランジスタＭ２〜Ｍ５はＳ
ＣＲのトリガを制御し、ＥＳＤが発生している間だけホ
ットキャリアを生成させるようにする回路である。トラ
ンジスタＭ２はキャパシタとして働き、トランジスタＭ
１のゲートにＶcc電源を供給する。トランジスタＭ１の
ゲートは、トランジスタＭ５のターンオンによってオン
するトランジスタＭ３を介してＶssに接続される。トラ
ンジスタＭ２とＭ３はＥＳＤが発生している間にＮＭＯ
Ｓ ＦＥＴのＶｔ より大きいゲート電圧Ｖgateが確実に
得られるようにするのに利用される。
【０００８】このようなホットキャリア発生回路を用い
た静電破壊防止回路の正常動作時には、トランジスタＭ
３がトランジスタＭ１のゲート電圧をＶssに保持し、Ｓ
ＣＲのトリガを防止する。そして、トランジスタＭ４は
トランジスタＭ２のゲート酸化膜を横切る電圧を制限す
るためのＥＳＤクランプとして動作する。
【０００９】しかし、従来のホットキャリアを用いた静
電破壊防止方法は、次のような問題点があった。接合の
耐圧を用いる場合においては、ゲート絶縁膜の厚さは超
高速素子になればなるほど薄くなり、これにより絶縁膜
の耐圧もこれに比例して低くなる。ところが、接合の耐
圧は低くならないので、接合の耐圧を用いて静電気を保
護するのはほとんど不可能である。ホットキャリアを用
いる場合においては、ホットキャリア発生による素子自
体の劣化によって、静電気が累積すると同期回路が動作
しなくなる。また、ホットキャリアを発生させるために
別途の等価回路を追加しなければならないので、構成が
複雑になる。
【００１０】
【発明が解決しようとする課題】本発明はかかる問題点
を解決するためのもので、その目的はサイリスタのトリ
ガ電圧を低くするための別途の回路を追加せずに、ゲー
ト絶縁膜に損傷を与えずに静電気を保護することができ
る静電破壊防止装置を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の静電破壊防止装置は、第１，第２不純物
領域を有し、第１導電型の半導体基板内に互いに一定の
間隔を置いて形成されたバイポーラトランジスタと、そ
れぞれが隔離膜を間においてその両側に形成された２つ
の不純物領域を有し、前記バイポーラトランジスタの両
側にそれぞれ形成させたフィールドトランジスタと、前
記各フィールドトランジスタの不純物領域のうちの一つ
に連結され、前記バイポーラトランジスタの第１不純物
領域と第２不純物領域との間の半導体基板上に形成され
るゲートラインと、前記フィールドトランジスタの不純
物領域のうち、ゲートラインに連結されていない不純物
領域及び前記バイポーラトランジスタの第１不純物領域
にコンタクトホールを通じて連結されたＶssラインと、
前記バイポーラトランジスタの第２不純物領域上でコン
タクトホールを通じてそれらに連結され且つパッドに連
結される金属層とを有することを特徴とする。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
実施形態の静電破壊防止装置を説明する。図５は本実施
形態の静電破壊防止装置のレイアウト図であり、図６は
図５のＩ−Ｉ’線に沿った断面図で、図７は図５のII−
II’線に沿った断面図である。本実施形態は、第１導電
型の半導体基板３１内に第１導電型の第１不純物領域３
２を間に挟んでその両側に第２導電型の第１不純物領域
３３と第２不純物領域３４とが形成されている。半導体
基板３１にはさらに第２導電型のウェル３５が形成され
ている。この第２導電型のウェル３５は、第１導電型の
第１不純物領域３２と第２導電型の第２不純物領域３４
との全体を含んでおり、そして第２導電型の第１不純物
領域３３に一部がかかっているように、これらの下側に
形成されている。半導体基板３１の表面部には、第２導
電型の第１不純物領域３３と一定の間隔をおいて、さら
に第２導電型の第３不純物領域３６が形成されている。
これらの不純物領域は、図５に示すように細長い矩形状
に形成され、互いにほぼ並行に配置されている。
【００１３】これらの平行に配置された不純物領域と直
角方向に少し離れた位置にこれらの不純物領域とは垂直
な方向に形成された第２導電型の第４、第５不純物領域
３８，３８ａが形成されている。これらの不純物領域も
図示のようにそれぞれ矩形に間を離して形成され、それ
らの間に第１素子隔離膜３７を介在させて配置されてい
る。そして、前記した第２導電型の第１、第２、第３不
純物領域を間に挟んで第４、第５不純物領域と対称的な
位置に第２導電型の第６、第７不純物領域３９，３９ａ
が配置されている。
【００１４】図５において斜線を施した部分はいずれも
金属層である。第１金属層４０は、第２導電型の第３，
第５，第７不純物領域３６，３８ａ，３９ａの上側に形
成され、それぞれコンタクトホールを通じてそれらに連
結されている。第２金属層４１は、第２導電型の第４，
第６不純物領域３８，３９の上側に配置され、コンタク
トホールを通じてそれらに連結されている。図示のよう
に、この第２金属層４１は図面上上下に分かれている。
これらを連結するようにゲートライン４２が形成されて
いる。このゲートライン４２は、半導体基板３１上で第
２導電型の第１不純物領域３３と第２導電型の第３不純
物領域３６との間に形成されている（図６参照）。第
１，第２素子隔離膜３７，３７ａの上にはそれぞれ第３
金属層４３が形成されている。最後に、第４金属層４４
が第２導電型の第１，第２不純物領域３３，３４と第１
導電型の第１不純物領域３２の上側に形成されている。
第１導電型の第１不純物領域３２と第２導電型の第２不
純物領域３４とにはコンタクトホールを通じて連結され
ている。第４金属層４４は第２導電型の第１不純物領域
３３とは連結されていない。第３，第４金属層４３，４
４にはパッド４５が電気的に連結されている。上記した
第１導電型の第１不純物領域３２、第２導電型の第１不
純物領域３３、及び第２導電型の第２不純物領域３４に
よってバイポーラトランジスタが形成されている。ま
た、第２導電型の第３，第５，第７不純物領域３６，３
８ａ，３９ａの上側に形成された第１金属層４０は電源
電圧を印加するＶssラインとして用いられる。さらに、
第２導電型の第４不純物領域３８と、第２導電型の第５
不純物領域３８ａと隔離膜３７の上に形成された第３金
属層４３とによってフィールドトランジスタが形成され
ている。本実施形態においては、第１導電型はＰ導電型
であり、第２導電型はＮ導電型である。
【００１５】以下に、断面形状を説明する。図６は図５
のＩ−Ｉ’線に沿った断面図であり、図７は図５のII−
II’線に沿った断面図である。まず、図６に示すよう
に、本実施形態の静電破壊防止装置は、第１導電型の半
導体基板３１のフィールド酸化膜６１によって区画され
た活性領域の所定領域に第２導電型のウェル３５が形成
されている。その第２導電型のウェル３５内には第１導
電型の第１不純物領域３２が形成され、かつその一方の
側に並んで第２導電型の第２不純物領域３４が形成され
ている。また、第１導電型の第１不純物領域３２の他方
の側に第２導電型の第１不純物領域３３が形成されてい
るが、それは領域３２、３４と異なり、第２導電型のウ
ェル３５内には一部が入っているだけである。この領域
３３と離れて基板表面部には第２導電型の第３不純物領
域３６が形成させてある。半導体基板３１上に絶縁層を
介して第２導電型の第１不純物領域３３と第３不純物領
域３６との間にゲートライン４２が配置されている。第
２導電型の第３不純物領域に電気的に連結されてＶssラ
イン４０が形成されている。これが第５不純物領域３８
ａ、第７不純物領域３９ａにも接続されているのは前記
の通りである。さらに、第１導電型の第１不純物領域３
２と第２導電型の第２不純物領域３４の上側にそれぞれ
のコンタクトホールを通じて連結される第４金属層４４
が形成されている。不純物領域３２，３３，３４、３６
とゲートライン４２とによってバイポーラトランジスタ
が形成され、第２導電型の第３不純物領域３６はＶssラ
インに連結される。
【００１６】次に、図７は図５のII−II’線に沿ったフ
ィールドトランジスタの断面図である。即ち、第１導電
型の半導体基板３１と、基板３１内の所定領域に素子隔
離膜３７を介して形成された第２導電型の第４，第５不
純物領域３８，３８ａと、素子隔離膜３７の上側に形成
され、パッド５と電気的に連結される第３金属層４３
と、第２導電型の第５不純物領域３８ａにコンタクトホ
ールを通じて連結されるＶssラインと、前記第２導電型
の第４不純物領域３８とゲートライン４２を電気的に連
結させる第２金属層４１とで構成されている。図５の下
側の第６、第７不純物領域３９、３９ａに対しても同様
にフィールドトランジスタが形成されている。
【００１７】以下、このように構成された本実施形態の
静電破壊防止装置の動作を説明する。本実施形態におい
てはバイポーラトランジスタのゲート電極４２にがアー
スされずに、フィールドトランジスタのＮ+ 層３８に接
続されているので、パッドを通って静電気が印加される
と、バイポーラトランジスタのゲート電極４２のブレー
クダウン電圧が、フィールドトランジスタのキャパシタ
ンス及びバイポーラトランジスタのゲートキャパシタン
スのカップリングの程度に応じて誘導される。したがっ
て、バイポーラトランジスタのゲート電極４２を接地端
に連結するより低い電圧でバイポーラトランジスタを動
作させることができる。すなわち、ゲート電極に所定の
電圧が誘導されるので、ＢＶＤＳＳ（Breakdown Voltag
e Drain Source Short）を低くするのと同一の効果を得
ることができる。従って、低い電圧でもバイポーラトラ
ンジスタは動作することができる。上記構成から分かる
ように、バイポーラトランジスタのゲート電極４２は、
電源端子に連結されずに、フィールドトランジスタに連
結されている。従って、静電気が印加されると、ゲート
に所定の電圧が印加される効果をもたらす。トランジス
タの特性を評価する項目中のスナップバック(snap bac
k) 電圧を測定することで寄生バイポーラトランジスタ
の動作電圧を測定する。一般に、スナップバック電圧が
ＢＶＤＳＳ電圧より低いので、これを用いると、静電気
を効果的に除去することができる。本実施形態は、サイ
リスタを同期させてサイリスタの動作電圧を１０Ｖ以下
に低くすることにより、酸化膜の厚さが１００Å以下の
工程にも適用可能にした。
【００１８】
【発明の効果】本発明の静電破壊防止装置は、サイリス
タのトリガ電圧を低くするのに別途の回路を必要としな
いので、レイアウトの設計が容易であり、回路劣化特性
が改善される。また、サイリスタのトリガ電圧を低くす
るために能動素子を使用してもＢＶＤＳＳ電圧を低くす
るための別の静電気保護素子が必要ではない。さらに、
本発明は、ゲート酸化膜の厚さが１００Å未満の工程で
も、静電気保護素子の工程変更無しに使用することが出
来る。
【図面の簡単な説明】
【図１】従来の静電破壊防止装置による構造断面図。
【図２】図１による等価回路図。
【図３】従来の接合の耐圧を用いた静電破壊防止装置の
構造断面図。
【図４】従来のホットキャリアを用いた静電破壊防止装
置の回路構成図。
【図５】本発明の静電破壊防止装置のレイアウト図。
【図６】図５のＩ−Ｉ’線に沿った断面図。
【図７】図５のII−II’線に沿った断面図。
【符号の説明】
３１ 第１導電型の半導体基板 ３２ 第１導電型の不純物領域 ３３，３４ 第２導電型の第１及び第２不純物領域 ３５ 第２導電型のウェル ３６ 第２導電型の第３不純物基板 ３７，３７ａ 第１，第２素子隔離膜 ３８，３８ａ 第２導電型の第４，第５不純物領域 ３９，３９ａ 第２導電型の第６，第７不純物領域 ４０ 第１金属層 ４１ 第２金属層 ４２ ゲートライン ４３ 第３金属層 ４４ 第４金属層 ４５ パッド
フロントページの続き (72)発明者 ヨン・ジョン・ヒョ 大韓民国・チュンチョンブク−ド・チョ ンズ−シ・フンズク−ク・ガギョン−ド ン・ヒョンショク１ アパートメント 101−907 (56)参考文献 特開 平７−263633（ＪＰ，Ａ) 特開 平８−293583（ＪＰ，Ａ) 特開 昭62−166556（ＪＰ，Ａ) 特開 平５−183107（ＪＰ，Ａ) ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ ｉｃｅ Ｌｅｔｔｅｒｓ，ｖｏｌ．ＥＤ Ｌ−12，ｎｏ．１，ｐｐ．21−22 （1991) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 21/331 H01L 29/73

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板内に第１導電型
    の第１不純物領域と、この第１導電型の第１不純物領域
    を間においてその両側に形成された第２導電型の第１不
    純物領域及び第２不純物領域とを有するバイポーラトラ
    ンジスタと、 それぞれが隔離膜を間においてその両側に形成された第
    ２導電型の第４不純物領域及び第５不純物領域、第６不
    純物領域及び第７不純物領域を有し、平面的に前記バイ
    ポーラトランジスタの両側にそれぞれ形成されたフィー
    ルドトランジスタと、 前記第４不純物領域、第６不純物領域に連結され、前記
    第２導電型の第１不純物領域と、この第２導電型の第１
    不純物領域から一定の間隔を置いて形成された第２導電
    型の第３不純物領域との間の半導体基板上に形成される
    ゲートラインと、 前記第５不純物領域、第７不純物領域及び前記第３不純
    物領域にコンタクトホールを通じて連結されたＶssライ
    ンと、 前記第１導電型の第１不純物領域及び前記第２導電型の
    第２不純物領域上でコンタクトホールを通じてそれらに
    連結され且つパッドに連結される金属層とを有すること
    を特徴とする静電破壊防止装置。
  2. 【請求項２】 前記フィールドトランジスタの隔離膜の
    上側には金属層が形成され、その金属層はパッドに連結
    されることを特徴とする請求項１記載の静電破壊防止装
    置。
  3. 【請求項３】 前記ゲートラインと各フィールドトラン
    ジスタの前記第４不純物領域、第６不純物領域は金属層
    によって連結されることを特徴とする請求項１記載の静
    電破壊防止装置。
  4. 【請求項４】 前記第１導電型の第１不純物領域及び第
    ２導電型の第２不純物領域全体の下部並びに前記第２導
    電型の第１不純物領域の一部の下部には第２導電型のウ
    ェルが形成されていることを特徴とする請求項１記載の
    静電破壊防止装置。
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