KR100223923B1 - 정전기 방지장치 - Google Patents

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Abstract

본 발명은 정전기 방지장치에 관한 것으로 별도로 추가되는 회로가 필요치않아 설계가 용이하고 얇은 게이트산화막 공정에서도 적용가능 한 정전기 방지장치를 제공하기 위한 것이다.
이를 위한 본 발명의 정전기 방지장치는 제 1도전형 반도체기판내에 제 1도전형 불순물영역을 사이에 두고 그 양측에 형성된 제 2 도전형 제 1 불순물영역 및 제 2 불순물영역, 상기 불순물영역들을 포함하도록 그 하부에 형성된 제 2 도전형 웰, 상기 제 2 도전형 제 1 불순물영역과 일정간격을 갖고 제 2 도전형 웰 이외의 소정영역에 형성된 제 2 도전형 제 3 불순물영역, 상기 제 2도전형 제 1 불순물영역과 제 3 불순물영역 사이의 제 1 도전형 반도체기판상에 형성된 게이트라인과, 상기 제 2 도전형 제 1 불순물영역, 제 2, 제 3 불순물영역, 그리고 제 1도전형 불순물영역에 형성된 금속층과, 상기 각각의 불순물영역에 수직한 방향에서 소자격리막을 사이에 두고 상기 불순물영역들의 일측에 형성된 제 2 도전형 제 4, 제 5불순물영역 그리고 상기 불순물영역들의 또 다른 일측에 형성된 제 2 도전형 제 6,제 7 불순물영역을 포함하여 구성된다.

Description

정전기 방지 장치
본 발명은 반도체장치에 관한 것으로 특히, 정전기(ESD: Electro Static Discharge)로부터 내부회로를 보호하는데 적당한 정전기 방지장치에 관한 것이다.
최근들어 칩의 사이즈가 감소하면서 정전기 보호회로의 사이즈도 함께 감소추세에 있으며 특히, 초고집적 소자나 초고속 소자의 출현으로 정전기 보호회로의 접합부근에 발생하는 정전용량은 RC 지연의 주요한 원인으로 대두되었다.
따라서 접합면적을 최대한 감소시켜야 하는 과제를 앉게 되었다.
그러나 기존에 사용되는 기생 바이폴라 트랜지스터(일반적으로 필드 트랜지스터를 이용함)를 이용하여 정전기 보호회로를 구현 할 경우 접합 정전용량을 감소시키면서 정전기 보호의 성능을 그대로 유지하는데에는 한계가 있다.
일반적으로 사이리스터는 바이폴라 트랜지스터 보다 단위면적당 2배 이상의 전류배출 능력이 있기 때문에 적은 접합면적으로 바이폴라트랜지스터를 사용한 것보다 효율적으로 정전기 보호회로를 구현할 수 있다.
상기와 같은 한계성을 극복하기 위한 방법으로 미국 등록특허 (U. S. P 4,896,243)에 기술된 바와같이 사아리스터(SCR : Silicon Controlled Rectifier)를 이용한 방법이 제시되었다.
일반적인 정전기 방지방치는 도 1에 도시한 바와같이 웰(Well)의 내압을 이용하여 정전기 보호회로를 구현한 것이다.
즉, 도 1에 도시한 바와같이 P형기판(1)내의 소정영역에 저농도의 불순물이 주입된 N웰(2)을 형성하고 N웰(2)내에 각각 고농도의 제 1 N+불순물영역(3)과 제 1 P+불순물영역(4)을 형성한다.
그리고 N웰(2) 이외의 P형기판(1)내의 소정영역에 제 2 N+불순물영역(3a)과 제 2 P+불순물영역(4a)을 형성한다.
이와같이 정전기 방지장치를 등가회로로 나타내면 도 2와 같다.
즉, 도 1의 N웰(2)은 도 2의 제 1 N층(22)에 해당한다.
그리고 도 1의 제 1 P+불순물영역(4)은 N웰(2)내에 불순물 확산에 의해 형성되고 이는 도 2의 제 1 P층(24)에 해당한다.
따라서 제 1 N층(22)과 제 1 P층(24)에 의해 PN접합이 이루어진다. 그리고 제 1 P층(24)은 패드(PAD)와 연결된다.
또한 도 1의 제 2 N+불순물영역(3a)은 도 2의 제 2 N층(23)에 해당하고 따라서 도 1의형 기판(1)과 함께 PN 접합을 이룬다.
그리고 제 2 N+불순물영역(3a)과 제 2 P+불순물영역(4a)은 그라운드 또는 Vss와 연결된다.
이와같은 정전기 방지장치는 도 1에 도시한 바와같이 패드에 정전기가 인가되면 N웰(2)에서 브레이크다운이 발생하여 캐리어가 P형 기판(1)으로 주입되고 주입된 캐리어가 P형 기판(1)의 제 2 N+불순물영역(4a)과의 접합에 유입되어 NPN 바이폴라 트랜지스터가 동작되고 최종적으로 PNPN경로가 형성되어 정전기로 인해 인가된 캐리어들이 빠져 나가게 된다.
하지만, 이와같이 웰(Well)의 내압을 이용한 사이리스터의 경우 동기전압(Trigger Voltage)이 30∼50V정도로 매우 높기 때문에 정전기 보호소자는 별 다른 문제가 없다고 하더라도 내부회로의 게이트절연막 이나 접합등이 파괴되는 현상이 발생한다.
따라서 사이리스터의 동기전압을 낮추기 위해서 웰의 내압을 이용하는 것이 아니라 정션(junction)의 내압을 이용하는 방법이 시도되었다.
도 3은 정션의 내압을 이용한 정전기 방지장치를 나타내었다.
도 3에 도시한 바와같이 정션의 내압을 이용한 정전기 방지장치는 정션의 내압이 대략 10∼15V 정도로 낮아진다.
하지만 게이트절연막의 두께가 100Å이하인 경우에는 게이트절연막의 파괴전압이 약 12V정도가 되므로 정션의 내압과 게이트절연막의 파괴전압이 거의 동일하기 때문에 정전기에 의한 게이트절연막의 특성이 상당히 열화된다.
특히, 256M 디램(DRAM)이상의 초고집적 소자의 게이트절연막의 두께는 더욱 얇기 때문에 이러한 게이트절연막의 특성이 열화되는 문제점은 더욱 심각하다.
따라서 이와같은 문제점을 개선하기 위해서 사이리스터를 이용하여 정전기 보호소자를 구현하고 별도의 동기회로를 구성하여 정전기 인가시 핫 캐리어를 발생시켜 이를 이용하여 사이리스터의 동기전압을 낮추는 방법이 시도되었다.
이와같은 사이리스터 및 핫 캐리어 발생회로를 이용한 정전기 방지장치를 도 4에 도시하였다.
Vss에 대한 Vcc의 정(+)극성을 강조하기 위한 초기 정전기 보호회로는 NPN, PNP를 사용하여 형성한 바이폴라 트랜지스터 Q1과 Q2로 구성된 SCR에 의해 제공되었다.
N-웰과 P-웰의 저항은 도 4에 도시한 바와같이 각각 RNW, RPW로 보여진다.
SCR은 Q1의 베이스에 연결된 NMOS 트랜지스터(M1)으로부터 주입된 핫-캐리어가 생성된 기판전류에 의한 저임피던스 상태에서 트리거된다.
트랜지스터 M2-M5는 트리거 FET(M1)의 변화에 따라 SCR의 트리거를 컨트롤하고 ESD가 발생하는 동안에만 핫-캐리어 생성을 허락한다.
트랜지스터 M2는 Vcc전원을 공급하기 위한 트랜지스터 M1의 게이트와 결합하여 캐패시터로서 연결된다.
여기서 트랜지스터 M1의 게이트는 트랜지스터 M5의 턴-온에 의한 트랜지스터 M3가 턴-온됨에 따라 Vss로 방전된다.
트랜지스터 M2와 M3의 기하학적인 구성은 ESD가 발생된 동안 NMOS FET의 Vt보다 더 큰 게이트전압(Vgate)을 확실하게 하는데 활용된다.
이와같은 핫-캐리어 발생회로를 이용한 정전기 방지회로의 정상동작시에는 상기 트랜지스터 M3는 SCR이 트리거되는 것을 방지하고 Vss로부터 트랜지스터 M1의 게이트전압을 유지한다.
그리고 상기 트랜지스터 M4는 상기 트랜지스터 M2의 게이트산화막을 가로지르는 전압을 제한하기 위한 ESD클램프로서 사용된다.
그러나 종래의 핫 캐리어를 이용한 정전기 방지 방법은 다음과 같은 문제점이 있었다.
첫째, 접합의 내압을 이용하는 경우에 있어서, 게이트절연막의 두께는, 초고속소자로 진행될수록 얇아지며 이에따라 절연막의 내압도 이와 비례하여 낮아진다.
하지만 접합의 내압은 낮아지지 않으므로 접합의 내압을 이용하여 정전기를 보호하는 것은 거의 불가능하다.
둘째, 핫 캐리어를 이용하는 경우에 있어서, 핫 캐리어 발생으로 인한 소자자체의 열화에 의해 정전기가 누적되면 동기회로가 제대로 동작하지 않는다.
셋째, 핫 캐리어를 발생시키기 위해 별도의 동기회로를 추가하여야 하므로 구성이 복잡해진다.
본 발명은 상기의 문제점들을 해결하기 위해 안출한 것으로서 사이리스터의 동기전압을 낮추기 위한 별도의 회로를 추가하지 않으며 게이트절연막에 손상을 가하지 않고 정전기를 보호하는데 적당한 정전기 방지장치를 제공하는데 그 목적이 있다.
도 1은 종래의 정전기 방지장치에 따른 구조단면도
도 2는 도 1에 따른 등가회로도
도 3은 종래 정션의 내압을 이용한 정전기 방지장치의 구조단면도
도 4는 종래 핫-캐리어를 이용한 정전기 방지 장치의 회로적 구성도
도 5은 본 발명의 정전기 방지장치의 레이아웃도
도 6은 도 5의 I-I'선에 따른 단면도
도 7는 도 5의 II-II'선에 따른 단면도
* 도면의 주요부분에 대한 부호의 설명
31 : 제 1도전형 반도체기판 32 : 제 1 도전형 불순물영역
33, 34 : 제 2도전형 제 1, 제 2 불순물영역 35 : 제 2도전형 웰
36 : 제 2도전형 제 3 불순물영역
37, 37a : 제 1, 제 2 소자격리막
38, 38a : 제 2도전형 제 4, 제 5불순물영역
39, 39a : 제 2도전형 제 6, 제 7불순물영역 40 : 제 1금속층
41 : 제 2 금속층 42 : 게이트라인
43 : 제 3 금속층 44 : 제 4 금속층
45 : 패드
상기의 목적을 달성하기 위한 본 발명의 정전기 방지장치는 제 1도전형 반도체기판내에 제 1도전형 불순물영역을 사이에 두고 그 양측에 형성된 제 2도전형 제 1불순물영역 및 제 2 불순물영역, 상기 불순물영역들을 포함하도록 그 하부에 형성된 제 2 도전형 웰, 상기 제 2 도전형 제 1 불순물영역과 일정간격을 갖고 제 2도전형 웰 이외의 소정영역에 형성된 제 2 도전형 제 3불순물영역, 상기 제 2 도전형 제 1 불순물영역과 제 3 불순물영역 사이의 제 1도전형 반도체기판상에 형성된 게이트라인과, 상기 제 2도전형 제 1 불순물영역, 제 2 제 3 불순물영역, 그리고 제 1도전형 불순물영역상에 형성되는 금속층과, 상기 각각의 불순물영역에 수직한 방향에서 소자격리막을 사이에 두고 상기 불순물영역들의 일측에 형성된 제 2 도전형 제 4, 제 5 불순물영역 그리고 상기 불순물영역들의 또 다른 일측에 형성된 제 2 도전형 제 6, 제 7 불순물영역을 포함하여 구성된다.
이하 첨부된 도면을 참조하여 본 발명의 정전기 방지장치를 설명하면 다음과 같다.
도 5는 본 발명의 정전기 방지장치의 레이아웃도이다. 그리고 도 6은 도 5의 I-I'선에 따른 단면도이고 도 7 은 도3의 II-II'선에 따른 단면도이다.
먼저 도 5에 도시한 바와같이 본 발명의 레이아웃도는 제 1 도전형 반도체기판(31)내에 제 1도전형 제 1 불순물영역(32)을 사이에 두고 그 양측에 형성된 제 2도전형 제 1 불순물영역(33)과 제 2 불순물영역(34), 상기 제 1 도전형 제 1 불순물영역(32)과 제 2도전형 제 2 불순물영역(34)을 포함하여 상기 제 2도전형 제 1 불순물영역(33)에 걸치도록 그 하부에 형성된 제 2 도전형 웰(35), 상기 제 2 도전형 제 1 불순물영역(33)과 일정간격을 갖고 제 2 도전형 웰(35) 이외의 기판(31)에 형성된 제 2 도전형 제 3 불순물영역(36), 상기 불순물영역들에 수직한 방향으로 형성되고 그들의 양측면에 제 1 소자격리막(37)을 사이에 두고 형성되는 제 2 도전형 제 4, 제 5 불순물영역(38,38a)과, 상기 제 2 도전형 제 4, 제 5 불순물영역(38,38a)에 대향되고 제 2 소자격리막(37a)을 사이에 두고 형성되는 제 2 도전형 제 6, 제 7 불순물영역(39,39a)과, 상기 제 2 도전형 제 3, 제 5, 제 7 불순물영역(36,38a,39a)들 상측에서 각각 콘택홀을 통해 그들과 연결되는 제 1 금속층(40)과, 상기 제 2 도전형 제 4, 제 6 불순물영역(38,39)들의 상측에서 콘택홀을 통해 그들과 연결되는 제 2 금속층(41)과, 상기 제 4 불순물영역(38)의 제 2 금속층(41)과 상기 제 6 불순물영역(39)상측의 제 2 금속층(41)에 각각 콘택홀을 통해 연결되고 상기 제 2 도전형 제 1 불순물영역(33)과 제 2 도전형 제 3 불순물영역(36)사이의 반도체기판(31)상측에 형성되는 게이트라인(42)과, 상기 제 1, 제 2 소자격리막(37,37a)상측에 형성된 제 3 금속층(43)과, 상기 제 2 도전형 제 1, 제 2 불순물 영역(33,34)과 제 1 도전형 제 1 불순물영역(32)의 상측에서 각각 콘택홀을 통해 그들과 연결되는 제 4 금속층(44)과, 상기 제 3, 제 4금속층(43,44)들과 전기적으로 연결된 패드(45)를 포함하여 구성된다.
여기서 상기 제 1 도전형 제 1 불순물영역(33)과 제 4 금속층(44)과는 연결되지 않는다.
그리고 상기 제 1 도전형 제 1 불순물영역(32)과 제 2 도전형 제 1 불순물영역(33), 그리고 제 2도전형 제 2 불순물영역(34)에 의해 바이폴라 트랜지스터가 구현된다.
또한 제 2 도전형 제 3, 제 5, 제 7 불순물영역(36,38a,39a)의 상측에 형성된 제 1 금속층(40)은 전원전압을 인가하는 Vss라인으로 사용된다.
따라서, 상기 제 2 도전형 제 4 불순물영역(38), 그리고 제 2 도전형 제 4 불순물영역(38)과 연결된 게이트라인과(42), 상기 제 2도전형 제 5 불순물영역(38a)에 의해 필드 트랜지스터가 구현된다.
그리고 상기 제 1 도전형은 P 도전형이고 제 2 도전형은 N 도전형이다.
한편 도 6는 도5의 I-I'선에 따른 단면도이고 도 7는 도 5의 II-II'선에 따른 단면도이다.
먼저 도 6에 도시한 바와 같이 본 발명의 정전기 방지장치는 필드산화막(62)에 의해 활성영역이 정의된 제1도전형 반도체기판(31)내의 소정영역에 형성된 제 2 도전형 웰(35)과, 상기 제 2도전형 웰(35) 내에 제 1 도전형 제1불순물영역(32)을 사이에 두고 그 일측에서 상기 제 1 도전형 반도체기판(31)의 소정부분과 상기 제 2 도전형 웰(35)에 걸쳐 형성된 제 2 도전형 제 1 불순물영역(33)과, 상기 제 1 도전형 제 1 불순물영역(33)의 또다른 일측에 형성된 제 2 도전형 제 2 불순물영역(34), 그리고 제 2 도전형 제 1 불순물영역(33)과 일정간격을 두고 상기 제 1 도전형 반도체기판(31)내의 소정영역에 형성된 제 2 도전형 제 3 불순물영역(36)과, 제 2 도전형 제 1 불순물영역(33)과 제 3 불순물영역(36) 사이의 제 1 도전형 반도체기판(31)상에 절연층을 사이로 하여 형성된 게이트라인(42)과, 상기 제 2 도전형 제 3 불순물영역과 전기적으로 연결된 Vss라인(40)과, 상기 제 1 도전형 제 1 불순물영역(32)과 제 2 도전형 제 2불순물영역(34)의 상측에서 각각의 접촉홀을 통해 연결되는 금속층(44)을 포함하여 구성된다.
여기서, 상기 게이트라인(42) 및 각각의 불순물영역(32,33,34,36)들에 의해 바이폴라 트랜지스터가 구현되고 되고 상기 제 2 도전형 제 3 불순물영역(36) 은 Vss라인과 연결된다.
이어 도 7은 도5의 II-II'선에 따른 필드 트랜지스터의 단면도이다.
즉, 제 1 도전형 반도체기판(31)과, 상기 기판(31)내의 소정영역에 소자격리막(44)을 사이에 두고 형성된 제 2 도전형 제 4, 제 5 불순물영역(38,38a)과, 상기 소자격리막(37,37a)의 상측에 형성되어 패드(45)와 전기적으로 연결되는 제 3 금속층(43)과, 상기 제 2도전형 제 7 불순물영역(39a)과 콘택홀을 통해 연결되는 Vss라인과, 상기 제 2 도전형 제 6불순물영역(38a)과 게이트라인(42)을 전기적으로 연결시키는 제 2 금속층(41)을 포함하여 구성된다.
이와같이 구성된 본 발명의 정전기 방지장치의 동작설명은 다음과 같다.
먼저 패드를 통해 정전기가 인가되면 상기 필드 트랜지스터와 연결된 바이폴라 트랜지스터의 게이트전극(42)의 브레이크다운 전압은 필드 트랜지스터의 캐패시턴스와 바이폴라 트랜지스터의 게이트 캐패시턴스의 커플링(Coupling)정도에 따라 상기 바이폴라 트랜지스터의 게이트전극(42)에 임의의 전압이 유도된다.
이는 바이폴라 트랜지스터의 게이트전극(42)을 접지단에 연결하는 것 보다 낮은 전압에서 상기 바이폴라 트랜지스터를 동작 시킬수 있다.
즉, 게이트전극에 임의의 전압이 유도되어 BVDSS를 낮추어주는 것과 동일한 효과를 얻는다.
따라서 낮은 전압에서도 상기 바이폴라 트랜지스터는 동작하게 된다.
그리고 위의 구성에서 살펴본 바와같이 바이폴라 트랜지스터의 게이트전극(42)이 전원단자에 연결된 것이 아니라 필드 트랜지스터에 연결된다.
따라서 정전기가 인가되면 게이트에 임의의 전압이 인가되는 효과를 가져온다.
즉, 트랜지스터의 특성을 평가하는 항목중에서 스냅 백(Snap back) 전압을 측정하여 기생 바이폴라 트랜지스터의 동작전압을 측정한다.
일반적으로 스냅 백(Snap back) 전압이 BVDSS 전압보다 낮으므로 이를 이용하면 정전기를 효과적으로 제거할 수 있다.
본 발명은 사이리스터를 동기시켜 사이리스터의 동작전압을 10V 이하로 낮추어 산화막의 두께가 100Å이하의 공정에도 적용가능 하도록 하였다.
본 발명의 정전기 방지장치는 다음과 같은 효과가 있다.
첫째, 사이리스터의 동기전압을 낮추기 위해 별도의 회로가 필요치 않으므로 레이아웃 설계가 용이하고 회로열화 특성이 개선된다.
둘째, 사이리스터의 동기전압을 낮추기 위해 능동소자를 사용하여도 BVDSS 전압을 낮추기 위한 별도의 정전기 보호소자가 필요치 않다.
셋째, 게이트산화막의 두께가 100Å미만의 공정에서도 정전기 보호소자의 공정변경이 없이 사용할 수 있다.

Claims (9)

  1. 제 1 도전형 반도체기판내에 서로 일정간격을 두고 형성된 바이폴라 트랜지스터의 제 1, 제 2 불순물영역과, 상기 제 1, 제 2 불순물영역들에 수직한 방향의 양측에서 각각 격리막을 사이에 두고 형성된 필드트랜지스터의 제 1, 제 2 불순물영역과, 상기 각 필드트랜지스터의 불순물영역들중 일 불순물영역과 연결되고 상기 바이폴라 트랜지스터의 제 1 불순물영역과 제 2 불순물영역 사이의 반도체기판상에 형성되는 게이트라인과, 상기 필드트랜지스터의 불순물영역중 게이트라인과 연결되지 않은 불순물영역들 및 상기 바이폴라 트랜지스터의 제 1 불순물영역에 접속홀을 통해 연결된 Vss라인과, 상기 바이폴라 트랜지스터의 제 1 불순물영역상에서 접속홀을 통해 그들과 연결되고 동시에 패드에 연결되는 금속층을 포함하여 구성됨을 특징으로 하는 정전기 방지장치.
  2. 제 1 항에 있어서, 상기 바이폴라 트랜지스터의 제 1 불순물영역은 제 1 도전형 불순물영역을 사이에 두고 그 양측에 제 2 도전형 제 1, 제 2 불순물영역이 형성되어 구성됨을 특징으로 하는 정전기 방지장치.
  3. 제 1 항에 있어서, 상기 필드트랜지스터의 격리막상측에는 금속층이 형성되고 그 금속층은 패드와 연결됨을 특징으로 하는 정전기 방지장치.
  4. 제 1 항에 있어서, 상기 게이트라인과 각 필드트랜지스터의 일불순물영역은 금속층에 의해 연결됨을 특징으로 하는 정전기 방지장치.
  5. 제 1 항에 있어서, 상기 바이폴라 트랜지스터의 제 1 불순물영역의 하부에는 제 2 도전형 웰이 형성됨을 특징으로 하는 정전기 방지장치.
  6. 제 1 항에 있어서, 상기 제 1 도전형은 P도전형임을 특징으로 하는 정전기 방지장치.
  7. 제 1 항에 있어서, 상기 필드트랜지스터의 불순물영역은 N도전형임을 특징으로 하는 정전기 방지장치.
  8. 제 1 항에 있어서, 상기 필드트랜지스터는 소자격리막에 의해 활성영역이 정의된 제 1 도전형 반도체기판과; 상기 활성영역의 기판내에 형성된 제 2도전형의 제 1, 제 2 불순물영역과, 상기 제 2 도전형의 제 1 불순물영역과 연결된 Vss라인과, 상기 제 2 도전형의 제 2 불순물영역과 연결되는 게이트라인과 제 2 도전형 제 1 불순물영역과 제 2 불순물영역 사이의 소자격리막상에 형성된 금속층과, 상기 금속층과 전기적으로 연결되는 패드를 포함하여 구성됨을 특징으로 하는 정전기 방지장치.
  9. 제 1 항에 있어서, 상기 바이폴라 트랜지스터는 필드산화막에 의해 활성영역이 정의된 제 1 도전형 반도체기판내의 소정영역에 형성된 제 2 도전형 웰과, 상기 제 2도전형 웰내에 제 1 도전형 제 1 불순물영역을 사이에 두고 그 일측에서 상기 제 1 도전형 반도체기판의 소정부분과 상기 제 2 도전형 웰에 걸쳐 형성된 제 2 도전형 제 1 불순물영역과, 상기 제 1 도전형 제 1 불순물영역의 또다른 일측에 형성된 제 2 도전형 제 2 불순물영역, 상기 제 2 도전형 제 1 불순물영역과 일정간격을 두고 상기 제 1 도전형 반도체기판내의 소정영역에 형성된 제 2 도전형 제 3 불순물영역과, 상기 제 2 도전형 제 1 불순물영역과 제 3 불순물영역사이의 제 1 도전형 반도체기판상에 절연층을 사이로 하여 형성된 게이트라인과, 상기 제 2 도전형 제 3 불순물영역과 전기적으로 연결된 Vss 라인과, 상기 제 1도전형 제 1 불순물영역과 제 2 도전형 제 2 불순물영역의 상측에서 각각의 접촉홀을 통해 연결되는 금속층을 포함하여 구성됨을 특징으로 하는 정전기 방지 장치.
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