KR20000060695A - 이에스디(ｅｓｄ) 보호회로 - Google Patents

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Abstract

본 발명은 ESD(Electro Static Discharge) 인가전압 및 ESD 파형에 따른 게이트 전압의 변화를 최소화하여 ESD 방전 능력을 향상시키도록 한 ESD 보호회로에 관한 것으로서, 입력패드에 연결되어 ESD 전하를 방전시키는 제 1 트랜지스터와, 상기 입력패드에 ESD 전하인가시 상기 제 1 트랜지스터의 게이트에 바이어스 전압을 인가하여 제 1 트랜지스터의 바이폴라 구동능력을 향상시키는 커패시터 및 다이오드와, 칩의 동작시 상기 제 1 트랜지스터의 구동을 제어하는 제 2 트랜지스터와, 상기 입력패드로 ESD 전하가 인가될 때 내부회로로의 ESD 전하가 전달되는 것을 지연시키는 저항을 포함하여 구성됨을 특징으로 한다.

Description

이에스디(ＥＳＤ) 보호회로{ELECTRO STATIC DISCHARGE PROTECTION CIRCUIT}
본 발명은 ESD(Electro Static Discharge) 보호회로에 관한 것으로, 특히 ESD 방전능력을 향상시키는데 적당한 ESD 보호회로에 관한 것이다.
일반적으로 반도체 칩의 신뢰성에 영향을 미치는 정전기는 순간적이고 높은 전압이며, 우리 주위의 모든 곳에서 접할 수 있으므로 이에 대한 보호대책은 매우 중요하다. 최소 큰 소자를 사용하던 때에는 특별한 보호대책이 없어도 정전기로 인한 문제가 야기되지 않았으나 고집적화와 다핀화 경향에 따른 소자의 축소와 핀수의 증가로 인하여 제품 실패의 원인이 증가하면서 지금에는 품질보증 조건중의 하나로 중요시되고 있다.
이러한 정전기에 대한 반도체 칩의 대책은 정전기를 접하는 외부핀과 내부회로 사이에 보호회로를 삽입하여 이를 거치는 동안 높은 정전기로부터 내부회로를 보호하고 적정전압이 유지되도록 설계되어야 하며 특히 제품 특성에 영향을 주지 않는 범위에서 보호회로가 설계되어야 한다.
이러한 이유로 일반적으로 자유롭게 설계하여 사용될 수 있는 입력단 보호회로 보다 제품의 출력특성으로 인하여 소자 사용에 제한을 받는 출력단 보호회로의 연구가 진행되고 있다.
한편, DRAM은 CMOS로 제조되며 세대가 진전되어 집적 용량이 증가함에 따라 정션(Junction)의 파괴(Break Down) 전압이 낮아지고 특히 입력단자, 출력단자는 정전기에 따라서 파괴될 기회가 많다.
정전기에 의한 정전방전(Electro Static Discharge : ESD)에는 크게 두 가지 종류가 있다.
첫째가 패키지(Package)로 어셈블리(Assembly)된 후에 제품 출하 테스트시에 핸더 래인(Handler Lane)을 DRAM이 통과할 때 발생하는 정전기 형태로 전압은 약 250V로 낮으나 임피던스(Impedance)가 작아서 전하량은 상대적으로 많으며 머신 모드(Machine Mode)라 불린다.
두 번째가 DRAM에 사용자의 손이 닿을 때 인체에 유기 되어 있던 정전기가 방전되는 형태로 약2000V의 고전압이나 큰 임피던스를 통해서 방전되며 휴맨 바디 모드(Human Body Mode)라 부른다.
이러한 정전기의 유입에 따른 파괴로부터 DRAM을 보호하기 위해 DRAM내부에는 다양한 입력 보호 회로가 설치된다. 이들은 고전압 펄스, 고전류 펄스를 내부 회로에 유입시키지 않고 그라운드나 파워 라인(Power Line)과 같이 다량의 메탈 라인을 갖는 배선을 통해 뽑아내는 방법을 이용한다.
이하, 첨부된 도면을 참고하여 종래의 ESD 보호회로를 설명하면 다음과 같다.
도 1은 종래의 ESD 보호회로를 나타낸 회로도이다.
도 1에 도시한 바와 같이, 입력패드(PAD)(10)에 연결되어 ESD 전하가 인가되면 ESD 전하를 방전하는 트랜지스터(11)와, 상기 입력패드(10)에 연결되어 입력패드(10)로 ESD 전하가 인가되면 상기 트랜지스터(11)의 게이트에 게이트 전압을 인가하여 트랜지스터(11)의 바이폴라(Bipolar) 구동능력을 향상시키는 커패시터(12) 및 제 1 저항(13)과, 상기 입력패드(PAD)에 인가되는 ESD 전하가 내부회로로 전달되는 것을 지연(Delay)시켜주는 제 2 저항(14)으로 구성된다.
여기서 상기 트랜지스터(11)의 드레인은 입력패드(PAD)에 연결되고 소오스는 접지단(Vss)에 연결되며, 상기 커패시터(12) 및 제 1 저항(13)은 입력패드(10)와 접지단(Vss)사이에 직렬로 연결된다.
한편, 상기 트랜지스터(11)의 게이트는 상기 커패시터(12) 및 제 1 저항(13) 사이의 접점(A)에 연결된다.
상기와 같이 구성된 종래의 ESD 보호회로의 동작을 설명하면 다음과 같다.
먼저, 입력패드(PAD)(10)로 ESD 전하(약 200V ~ 3000V)가 인가되면, 입력패드(PAD)에 연결된 커패시터(12)를 통해 트랜지스터(11)의 게이트로 바이어스(Bias)가 인가된다.
이어, 상기 트랜지스터(11)의 게이트에 인가된 바이어스는 트랜지스터(11)의 파괴(Breakdown)전압을 강하시키어 트랜지스터(11)가 빨리 바이폴라로 동작할 수 있도록 도와 주어 입력패드(PAD)에 인가된 ESD 전하를 방전(Discharge)시킨다.
이때 상기 트랜지스터(11)의 게이트 전압이 2V 이상으로 높게 올라가면 많은 전류가 트랜지스터(11)를 통해 방전되어 트랜지스터(11)의 파괴전압이 낮아지게 되기 때문에 제 1 저항(13)을 통해 전류를 뽑아서 게이트 전압을 0.7~2V 이내로 유지하여 주어야 한다.
만약, 상기 트랜지스터(11)의 게이트에 인가되는 전압이 2V 이상으로 되어버리면 트랜지스터(11)가 정상적으로 작동되지 않아 효율적으로 ESD 전하를 방전시킬 수 없게 된다.
그러나 상기와 같은 종래의 ESD 보호회로에 있어서 다음과 같은 문제점임이 있었다.
즉, 게이트 전압이 입력패드와 접지단 사이에 직렬로 연결된 커패시터와 저항에 인가되는 ESD 인가전압 및 ESD 파형(Frequency)에 의해서 변동이 되기 때문에 HBM(Human Body Mode), MM(Machine Mode), CDM(Charged Device Mode) 등의 다양한 ESD 모드에서 모두 잘 동작하도록 트랜지스터의 게이트에 인가되는 커패시터 및 저항의 값을 최적화(0.7~2V)하기가 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 ESD 인가전압 및 ESD 파형에 따른 게이트 전압의 변화를 최소화하여 ESD 방전 능력을 향상시키도록 한 ESD 보호회로를 제공하는데 그 목적이 있다.
도 1은 종래의 ESD 보호회로를 나타낸 회로도
도 2는 본 발명에 의한 ESD 보호회로를 나타낸 회로도
도 3은 본 발명에 의한 ESD 보호회로를 나타낸 구조단면도
도면의 주요부분에 대한 부호의 설명
20 : 입력패드 21 : 제 1 트랜지스터
22 : 커패시터 23 : 다이오드
24 : 제 2 트랜지스터 25 : 저항
상기와 같은 목적을 달성하기 위한 본 발명에 의한 ESD 보호회로는 입력패드에 연결되어 ESD 전하를 방전시키는 제 1 트랜지스터와, 상기 입력패드에 ESD 전하인가시 상기 제 1 트랜지스터의 게이트에 바이어스 전압을 인가하여 제 1 트랜지스터의 바이폴라 구동능력을 향상시키는 커패시터 및 다이오드와, 칩의 동작시 상기 제 1 트랜지스터의 구동을 제어하는 제 2 트랜지스터와, 상기 입력패드로 ESD 전하가 인가될 때 내부회로로의 ESD 전하가 전달되는 것을 지연시키는 저항을 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 ESD 보호회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 ESD 보호회로를 나타낸 회로도이다.
도 2에 도시한 바와 같이, 입력패드(PAD)(20)에 연결되어 ESD 전하를 방전시키는 제 1 트랜지스터(21)와, 상기 입력패드(PAD)에 연결되어 ESD 전하가 인가되면 상기 제 1 트랜지스터(21)의 게이트에 게이트 전압을 인가하여 제 1 트랜지스터(21)의 바이폴라(Bipolar) 구동능력을 향상시키는 커패시터(22) 및 다이오드(23)와, 칩(Chip)의 동작시 상기 제 1 트랜지스터(21)의 구동을 제어(Control)하는 제 2 트랜지스터(24)와, 상기 입력패드(PAD)에 ESD 전하가 인가될 때 내부회로로의 ESD 전하가 전달되는 것을 지연시키는 저항(25)을 포함하여 구성된다.
여기서 상기 제 1 트랜지스터(21)의 드레인은 입력패드(PAD)에 연결되고 소오스는 접지단(Vss)에 연결된다.
그리고 상기 입력패드(PAD)(20)와 접지단(Vss)사이에는 커패시터(22)와 다이오드(23)가 직렬로 연결되고, 상기 커패시터(22)와 다이오드(23)의 접점(A)에 상기 제 1 트랜지스터(21)의 게이트가 연결된다.
한편, 상기 다이오드(23)의 애노드(Anode)는 커패시터(22)와 연결되고 캐소드(Cathode)는 접지단(Vss)에 연결된다.
그리고 상기 제 2 트랜지스터(24)의 드레인은 상기 커패시터(22)와 다이오드(23)의 접점(A)에 연결되고 소오스는 접지단(Vss)에 연결되며 게이트는 전원단(Vcc)에 연결된다.
여기서 상기 커패시터(22)는 제 1 트랜지스터(21)의 드레인과 게이트간의 오버랩 커패시터(Overlap Capacitor)를 사용한다.
상기와 같이 구성된 본 발명에 의한 ESD 보호회로의 동작을 설명하면 다음과 같다.
먼저, 입력패드(PAD)(20)로 ESD 전하가 인가되면 커패시터(22)를 통해 제 1 트랜지스터(21)의 게이트에 바이어스(Bias)를 인가한다.
이어, 상기 제 1 트랜지스터(21)의 게이트로 인가된 바이어스는 제 1 트랜지스터(21)의 파괴전압을 강하시키어 제 1 트랜지스터(21)가 빨리 바이폴라(Bipolar)로 동작할 수 있도록 한다.
이때 상기 제 1 트랜지스터(21)의 게이트 전압의 0.7V이상으로 높게 올라가면 다이오드(23)가 온(ON)되어 제 1 트랜지스터(21)의 게이트 전압이 0.7V이상으로 올라가는 것을 방지한다.
그리고 칩(Chip)의 동작시 전원단(Vcc)에 전원이 인가되면 제 2 트랜지스터(24)가 온(ON)되어 제 1 트랜지스터(21)의 게이트 전압은 항상 0V로 유지하므로 정상적인 동작상태에서의 제 1 트랜지스터(21)의 작동을 막아준다.
도 3은 본 발명에 의한 ESD 보호회로를 나타낸 구조단면도이다.
도 3에 도시한 바와 같이, P형 반도체 기판(31)의 일정영역에 소자 격리막(32)이 형성되어 있고, 상기 소자 격리막(32)이 형성되어 있지 않는 반도체 기판(31)의 일정영역에 게이트 절연막(도시되지 않음)을 개재하여 제 1 게이트(33)가 형성되어 있다.
이어, 상기 제 1 게이트(33) 일측의 반도체 기판(31) 표면내에 제 1 게이트(33)와 오버랩(Overlap)되게 드레인영역(34)이 형성되어 있고 제 1 게이트(33)의 타측의 반도체 기판(31) 표면내에는 소오스영역(35)이 형성되어 있다.
이어, 상기 반도체 기판(31)의 일정영역에 n-웰영역(36)이 형성되어 있고, 상기 n-웰영역(36)이 형성된 반도체 기판(31)의 표면내에 일정한 간격을 갖고 P형 불순물영역(37) 및 N형 불순물영역(38)이 형성되어 있으며, 상기 소자 격리막(32)의 상측에 제 2 게이트(39)가 형성되어 있다.
그리고 상기 드레인영역(34)에 입력패드(40)가 연결되어 있고, 상기 제 1 게이트(33) 및 제 2 게이트(39)의 드레인영역(도시되지 않음) 및 P형 불순물영역(37)은 배선라인(41)으로 연결되어 있으며, N형 불순물 영역(38)과 소오스영역(35)에는 접지라인(Vss)(42)이 연결되고, 상기 제 2 게이트(39)에 전원(Vcc)라인(43)이 연결된다.
한편, 상기 제 1 게이트(33) 및 제 2 게이트(39) 그리고 입력패드(40) 및 각 라인들은 절연막(도시되지 않음)에 의해 절연되어 있다.
여기서 상기 제 1 게이트(33) 및 제 1 게이트(33)와 오버랩되어 형성되는 드레인영역(34)에 의해 커패시터가 형성된다.
이상에서 설명한 바와 같이 본 발명에 의한 ESD 보호회로에 있어서 ESD 전하를 방전시키는 트랜지스터가 커패시터와 다이오드에 의해 제어되기 때문에 ESD 방전시 게이트 전압은 입력패드에 인가되는 파형의 주파수 및 전압에 무관하게 다이오드의 문턱(Threshold) 전압인 0.5~0.7V로 유지하므로 ESD 모드에 무관하게 ESD 보호회로의 동작을 최적화시킬 수 있는 효과가 있다.

Claims (4)

  1. 입력패드에 연결되어 ESD 전하를 방전시키는 제 1 트랜지스터와,
    상기 입력패드에 ESD 전하인가시 상기 제 1 트랜지스터의 게이트에 바이어스 전압을 인가하여 제 1 트랜지스터의 바이폴라 구동능력을 향상시키는 커패시터 및 다이오드와,
    칩의 동작시 상기 제 1 트랜지스터의 구동을 제어하는 제 2 트랜지스터와,
    상기 입력패드로 ESD 전하가 인가될 때 입력버퍼로의 ESD 전하가 전달되는 것을 지연시키는 저항을 포함하여 구성됨을 특징으로 하는 ESD 보호회로.
  2. 제 1 항에 있어서, 상기 커패시터는 제 1 트랜지스터의 드레인과 게이트간의 오버랩 커패시터인 것을 특징으로 하는 ESD 보호회로.
  3. 제 1 도전형 반도체 기판의 일정영역에 형성되는 소자 격리막과,
    상기 반도체 기판상의 일정영역에 형성되는 제 1 게이트와,
    상기 제 1 게이트 일측의 반도체 기판 표면내에 제 1 게이트와 오버랩되게 형성되는 드레인영역과,
    상기 제 1 게이트의 타측의 반도체 기판 표면내에 형성되는 소오스영역과,
    상기 반도체 기판의 일정영역에 형성되는 제 2 도전형 웰영역과,
    상기 제 2 도전형 웰영역의 반도체 기판 표면내에 일정한 간격을 갖고 형성되는 제 1 도전형 불순물 영역 및 제 2 도전형 불순물 영역과,
    상기 소자 격리막의 상측에 형성되는 제 2 게이트와,
    상기 드레인영역에 연결되는 입력패드와,
    상기 소오스영역 및 제 2 도전형 불순물 영역에 연결되는 접지라인과,
    상기 제 1 게이트 및 제 2 게이트의 드레인영역 및 제 1 도전형 불순물 영역은 연결되는 배선라인과,
    상기 제 2 게이트에 연결되는 전원라인을 포함하여 형성됨을 특징으로 하는 ESD 보호회로.
  4. 제 2 항에 있어서, 상기 제 1 게이트 및 제 1 게이트와 오버랩되어 형성되는 드레인영역에 의해 커패시터가 형성되는 것을 특징으로 하는 ESD 보호회로.
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