JP4010336B2 - 集積回路装置及び電子機器 - Google Patents
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Description
図1(A)に本実施形態の比較例となる集積回路装置500を示す。図1(A)の集積回路装置500はメモリブロックMB(表示データRAM)とデータドライバブロックDBを含む。そしてメモリブロックMBとデータドライバブロックDBはD2方向に沿って配置されている。またメモリブロックMB、データドライバブロックDBは、D1方向に沿った長さがD2方向での幅に比べて長い超扁平なブロックになっている。
以上のような問題を解決できる本実施形態の集積回路装置10の構成例を図3に示す。本実施形態では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図3では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
図7に集積回路装置10の回路構成例を示す。なお集積回路装置10の回路構成は図7に限定されるものではなく、種々の変形実施が可能である。メモリ20(表示データRAM)は画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。この場合、1画素は例えばR、G、Bの3サブピクセル(3ドット)で構成され、各サブピクセルについて例えば6ビット(kビット)の画像データが記憶される。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)はローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。なおメモリセルアレイ22のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。
4.1 グローバル配線手法
図2(B)のようなスリムな細長の集積回路装置を実現するためには、集積回路装置のD2方向での幅Wを小さくする必要がある。そして幅Wを小さくするためには、D1方向に沿って配置される回路ブロック間の信号線、電源線を、効率良く配線する必要がある。そこで本実施形態では、グローバル配線手法により、これらの回路ブロック間の信号線、電源線を配線している。
図13にグローバル線の更に具体的な配線例を示す。図13では、ロジック回路ブロックLBからのドライバ制御信号をデータドライバブロックDB1〜DB3に供給するためのドライバ用グローバル線GLDが、バッファ回路BF1〜BF3、ローアドレスデコーダRD1〜RD3上に配線される。即ちトップメタルである第5のアルミ配線層ALEで形成されるドライバ用グローバル線GLDが、ロジック回路ブロックLBからバッファ回路BF1〜BF3及びローアドレスデコーダRD1〜RD3上を、D1方向に沿ってほぼ一直線に配線される。そしてこれらのドライバ用グローバル線GLDにより供給されるドライバ制御信号が、バッファ回路BF1〜BF3にてバッファリングされて、バッファ回路BF1〜BF3のD2方向側に配置されるデータドライバDR1〜DR3に入力される。
図14にリピータブロックの構成例を示す。図14において、ロジック回路ブロックLBからのライトデータ信号(WD0、WD1・・・)は、2つのインバータから構成されるバッファBFA1、BFA2・・・によりバッファリングされて、次段のリピータブロックに出力される。具体的には図13において、メモリブロックMB1のD1方向側に配置されるリピータブロックRP1から、メモリブロックMB2のD1方向側に配置される次段のリピータブロックRP2に対して、バッファリングされた信号が出力される。またロジック回路ブロックLBからのライトデータ信号は、バッファBFB1、BFB2・・・によりバッファリングされて、メモリブロックに出力される。具体的には図13において、メモリブロックMB1のD1方向側に配置されるリピータブロックRP1からメモリブロックMB1に対して、バッファリングされた信号が出力される。このように本実施形態では、ライトデータ信号については、次段のメモリブロックへの出力用のバッファBFA1、BFA2・・・のみならず、各メモリブロック用のバッファBFB1、BFB2・・・が設けられている。このようにすることで、メモリブロックのメモリセルの寄生容量が原因でライトデータ信号の波形が鈍り、書き込み時間の長期化や書き込みエラーが生じるのを効果的に防止できる。
図15では、D1方向に配置される回路ブロックCB1〜CBNが、電源電圧を生成する電源回路ブロックPBと、データドライバブロックDB1、DB2と、ロジック回路ブロックLBを含む。また走査ドライバブロックSB1、SB2を含む。
図16に、走査ドライバブロックSB1とロジック回路ブロックLBの付近の詳細なレイアウトを示す。図16では、走査ドライバブロックSB1の出力線である走査ドライバ用グローバル線GLS1が、ロジック回路ブロックLB上を、走査ドライバブロックSB1から、出力側I/F領域12の走査ドライバ用パッドに対して配線される。また図17に、走査ドライバブロックSB2と電源回路ブロックPBの付近の詳細なレイアウトを示す。図17では、走査ドライバブロックSB2の出力線である走査ドライバ用グローバル線GLS2が、電源回路ブロックPB上を、走査ドライバブロックSB2から、出力側I/F領域12の走査ドライバ用パッドに対して配線される。
図21にロジック回路ブロックLB、階調電圧生成回路ブロックGBの詳細なレイアウト例を示す。図21では、ロジック回路ブロックLBと階調電圧生成回路ブロックGBはD1方向において隣接して配置される。また図21ではバッファ回路BFLが設けられる。このバッファ回路BFLは、入力側I/F領域14(第2のインターフェース領域)に配置されるロジック用パッドからの信号(ロジック信号)をバッファリングするバッファを含む。そして図21では、このバッファ回路BFLが、ロジック回路ブロックLB及び階調電圧生成回路ブロックGBのD4方向側に配置される。またロジック用パッドからバッファ回路BFLへのグローバル線GLBFが、入力側I/F領域14上をD1方向に沿って配線される。
5.1 ブロック分割
図23(A)に示すように表示パネルが、垂直走査方向(データ線方向)での画素数がVPN=320であり、水平走査方向(走査線方向)での画素数がHPN=240であるQVGAのパネルであったとする。また1画素分の画像(表示)データのビット数PDBが、R、G、Bの各々が6ビットであり、PDB=18ビットであったとする。この場合には、表示パネルの1フレーム分の表示に必要な画像データのビット数は、VPN×HPN×PDB=320×240×18ビットになる。従って集積回路装置のメモリは、少なくとも320×240×18ビット分の画像データを記憶することになる。またデータドライバは、1水平走査期間毎(1本の走査線が走査される期間毎)に、HPN=240本分のデータ信号(240×18ビット分の画像データに対応するデータ信号)を表示パネルに対して出力する。
5.2 1水平走査期間に複数回読み出し
図23(B)では、各データドライバブロックDB1〜DB4は、1水平走査期間に60本分(R、G、Bを3本とすると、60×3=180本)のデータ信号を出力する。従ってDB1〜DB4に対応するメモリブロックMB1〜MB4からは、1水平走査期間毎に240本分のデータ信号に対応する画像データを読み出す必要がある。
図25にデータドライバと、データドライバが含むドライバセルの配置例を示す。図25に示すように、データドライバブロックは、D1方向に沿ってスタック配置される複数のデータドライバDRa、DRb(第1〜第mのデータドライバ)を含む。また各データドライバDRa、DRbは、複数の30個(広義にはQ個)のドライバセルDRC1〜DRC30を含む。
図26にデータドライバブロックの更に詳細なレイアウト例を示す。図26では、データドライバブロックは、その各々が1サブピクセル分の画像データに対応するデータ信号を出力する複数のサブピクセルドライバセルSDC1〜SDC180を含む。そしてこのデータドライバブロックでは、D1方向(サブピクセルドライバセルの長辺に沿った方向)に沿って複数のサブピクセルドライバセルが配置されると共にD1方向に直交するD2方向に沿って複数のサブピクセルドライバセルが配置される。即ちサブピクセルドライバセルSDC1〜SDC180がマトリクス配置される。そしてデータドライバブロックの出力線と表示パネルのデータ線とを電気的に接続するためのパッド(パッドブロック)が、データドライバブロックのD2方向側に配置される。
図27にメモリブロックのレイアウト例を示す。図27は、メモリブロックのうちの1画素(R、G、Bが各々6ビットで合計18ビット)に対応する部分を詳細に示している。
図28にサブピクセルドライバセルの詳細なレイアウト例を示す。図28に示すように各サブピクセルドライバセルSDC1〜SDC180は、ラッチ回路LAT、レベルシフタL/S、D/A変換器DAC、出力部SSQを含む。なおラッチ回路LATとレベルシフタL/Sの間に、階調制御のためのFRC(Frame Rate Control)回路などの他のロジック回路を設けてもよい。
圧レベル(広義には第1の電圧レベル)の電源で動作する回路が配置されるLV領域(広義には第1の回路領域)と、LVよりも高いMV(Middle Voltage)の電圧レベル(広義には第2の電圧レベル)の電源で動作する回路が配置されるMV領域(広義には第2の回路領域)を有する。ここでLVは、ロジック回路ブロックLB、メモリブロックMB等の動作電圧である。またMVは、D/A変換器、演算増幅器、電源回路等の動作電圧である。なお走査ドライバの出力トランジスタは、HV(High Voltage)の電圧レベル(広義には第3の電圧レベル)の電源が供給されて走査線を駆動する。
図29(A)(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図29(A)(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
DB、DB1、DB2 データドライバブロック、GB 階調電圧生成回路ブロック、
MB、MB1、MB2 メモリブロック、LB ロジック回路ブロック、
GLL、GLP、GLD、GLM、GLG グローバル線、
LLG、LLM1、LLM2 ローカル線、DMC1〜DMC4 ドライバマクロセル、DRC1〜DRC30 ドライバセル、
SDC1〜SDC180 サブピクセルドライバセル、
10 集積回路装置、12 出力側I/F領域、14 入力側I/F領域、
20 メモリ、22 メモリセルアレイ、24 ローアドレスデコーダ、
26 カラムアドレスデコーダ、28 ライト/リード回路、
40 ロジック回路、42 制御回路、44 表示タイミング制御回路、
46 ホストインターフェース回路、48 RGBインターフェース回路、
50 データドライバ、52 データラッチ回路、54 D/A変換回路、
56 出力回路、70 走査ドライバ、72 シフトレジスタ、
73 走査アドレス生成回路、74 アドレスデコーダ、76 レベルシフタ、
78 出力回路、90 電源回路、92 昇圧回路、94 レギュレータ回路、
96 VCOM生成回路、98 制御回路、110 階調電圧生成回路、
112 選択用電圧生成回路、114 階調電圧選択回路、116 調整レジスタ
Claims (14)
- 集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)と、
前記第1〜第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、
前記第2の方向の反対方向を第4の方向とした場合に、前記第1〜第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含み、
前記第1〜第Nの回路ブロックのうちの隣接する回路ブロック間では、第I(Iは3以上の整数)の層よりも下層の配線層で形成されるローカル線が、信号線及び電源線の少なくとも一方として配線され、
前記第1〜第Nの回路ブロックのうちの隣接しない回路ブロック間では、前記第Iの層以上の配線層で形成されるグローバル線が、信号線及び電源線の少なくとも一方として、隣接しない回路ブロック間に介在する回路ブロック上を前記第1の方向に沿って配線され、
前記第1〜第Nの回路ブロックは、
データ線を駆動するための少なくとも1つのデータドライバブロックと、
前記データドライバブロックを制御するロジック回路ブロックを含み、
前記ロジック回路ブロックからのドライバ制御信号を前記データドライバブロックに供給するためのドライバ用グローバル線が、前記ロジック回路ブロックと前記データドライバブロックの間に介在する回路ブロック上を前記第1の方向に沿って配線されることを特徴とする集積回路装置。 - 請求項1において、
前記第1〜第Nの回路ブロックは、
階調電圧を生成する階調電圧生成回路ブロックを含み、
前記階調電圧生成回路ブロックからの階調電圧を前記データドライバブロックに供給するための階調用グローバル線が、前記階調電圧生成回路ブロックと前記データドライバブロックの間に介在する回路ブロック上を前記第1の方向に沿って配線されることを特徴とする集積回路装置。 - 請求項2において、
前記階調電圧生成回路ブロックとロジック回路ブロックは前記第1の方向に沿って隣接して配置されることを特徴とする集積回路装置。 - 請求項1乃至3のいずれかにおいて、
前記第1〜第Nの回路ブロックは、
画像データを記憶する少なくとも1つのメモリブロックを含み、
前記ロジック回路ブロックからの少なくともライトデータ信号を前記メモリブロックに供給するためのメモリ用グローバル線が、前記ロジック回路ブロックと前記メモリブロックの間に介在する回路ブロック上を前記第1の方向に沿って配線されることを特徴とする集積回路装置。 - 請求項4において、
前記データドライバブロックと前記メモリブロックは前記第1の方向に沿って隣接して
配置されることを特徴とする集積回路装置。 - 請求項5において、
前記ロジック回路ブロックからの少なくともライトデータ信号をバッファリングして前記メモリブロックに出力するバッファを含むリピータブロックを含み、
前記リピータブロックと前記メモリブロックは前記第1の方向に沿って隣接して配置されることを特徴とする集積回路装置。 - 請求項1乃至6のいずれかにおいて、
前記第1〜第Nの回路ブロックは、
電源電圧を生成する電源回路ブロックを含み、
前記電源回路ブロックで生成された電源電圧を前記データドライバブロックに供給するための電源用グローバル線が、前記電源回路ブロックと前記データドライバブロックの間に介在する回路ブロック上を前記第1の方向に沿って配線されることを特徴とする集積回路装置。 - 請求項7において、
前記データドライバブロックは、前記電源回路ブロックと前記ロジック回路ブロックの間に配置されることを特徴とする集積回路装置。 - 集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)と、
前記第1〜第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、
前記第2の方向の反対方向を第4の方向とした場合に、前記第1〜第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含み、
前記第1〜第Nの回路ブロックのうちの隣接する回路ブロック間では、第I(Iは3以上の整数)の層よりも下層の配線層で形成されるローカル線が、信号線及び電源線の少なくとも一方として配線され、
前記第1〜第Nの回路ブロックのうちの隣接しない回路ブロック間では、前記第Iの層以上の配線層で形成されるグローバル線が、信号線及び電源線の少なくとも一方として、隣接しない回路ブロック間に介在する回路ブロック上を前記第1の方向に沿って配線され、
隣接しない回路ブロック間に介在する回路ブロックにおいて、前記グローバル線の下層にシールド線が配線され、
前記第1〜第Nの回路ブロックは、
画像データを記憶するメモリブロックを含み、
前記メモリブロックのビット線と前記グローバル線との間に前記シールド線が配線されることを特徴とする集積回路装置。 - 集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)と、
前記第1〜第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、
前記第2の方向の反対方向を第4の方向とした場合に、前記第1〜第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含み、
前記第1〜第Nの回路ブロックは、
走査線を駆動するための走査ドライバブロックと、
前記走査ドライバブロックを制御するロジック回路ブロックを含み、
前記走査ドライバブロックの出力線である走査ドライバ用グローバル線が、前記ロジック回路ブロック上を、前記走査ドライバブロックから、前記第1のインターフェース領域に配置される走査ドライバ用パッドに対して配線され、
前記ロジック回路ブロックでは、前記走査ドライバ用グローバル線の下層にシールド線が配線されることを特徴とする集積回路装置。 - 集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の
方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)と、
前記第1〜第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、
前記第2の方向の反対方向を第4の方向とした場合に、前記第1〜第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含み、
前記第1〜第Nの回路ブロックは、
走査線を駆動するための走査ドライバブロックと、
電源電圧を生成する電源回路ブロックを含み、
前記走査ドライバブロックの出力線である走査ドライバ用グローバル線が、前記電源回路ブロック上を、前記走査ドライバブロックから、前記第1のインターフェース領域に配置される走査ドライバ用パッドに対して配線され、
前記電源回路ブロックでは、前記走査ドライバ用グローバル線の下層にシールド線が配線されることを特徴とする集積回路装置。 - 集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)と、
前記第1〜第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、
前記第2の方向の反対方向を第4の方向とした場合に、前記第1〜第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含み、
前記第1〜第Nの回路ブロックは、
階調電圧を生成する階調電圧生成回路ブロックと、
データ線を駆動するための少なくとも1つのデータドライバブロックと、
前記データドライバブロックを制御するロジック回路ブロックを含み、
前記ロジック回路ブロックと前記階調電圧生成回路ブロックは前記第1の方向において隣接して配置され、
前記第2のインターフェース領域に配置されるロジック用パッドからの信号をバッファリングするバッファを含むバッファ回路が、前記ロジック回路ブロック及び前記階調電圧生成回路ブロックの前記第4の方向側に配置され、
前記ロジック用パッドから前記バッファ回路へのグローバル線が、前記第2のインターフェース領域上を前記第1の方向に沿って配線されることを特徴とする集積回路装置。 - 請求項12において、
前記ロジック回路ブロックは、第1の電圧レベルの電源で動作し、
前記バッファ回路は、
前記ロジック用パッドからの信号の電圧レベルを、前記第1の電圧レベルに変換するレベルシフタを含むことを特徴とする集積回路装置。 - 請求項1乃至13のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。
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