JP4839737B2 - 集積回路装置及び電子機器 - Google Patents

Description

本発明は、集積回路装置及び電子機器に関する。

液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。

しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。

また集積回路装置は複数のパッドを含み、各パッドに静電気保護素子が接続される。従って、パッドと静電気保護素子のレイアウト面積を小さくできれば、チップサイズを小さくできる。

しかしながら、レイアウト面積を小さくするために、内部トランジスタが容易に静電破壊するようになると集積回路装置の信頼性を低下させてしまう。
特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、スリムな細長の集積回路装置及びこれを含む電子機器を提供することにある。

また本発明の別の目的は、静電破壊が生じにくくチップサイズを縮小できる集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、パッドと、前記パッドと電気的に接続される静電気保護素子と、前記静電気保護素子によって保護されるトランジスタとを含み、前記静電気保護素子を構成する不純物領域の一部又は全部と重なるように、該不純物領域の上層に前記パッドが配置され、前記不純物領域及び前記トランジスタのゲート電極を電気的に接続するための導電層、又は前記不純物領域及び前記トランジスタのドレイン領域を電気的に接続するための導電層が、前記パッドと電気的に接続されると共に、該不純物領域上に設けられた層間絶縁膜のコンタクトホールを介して該不純物領域と電気的に接続される集積回路装置に関係する。

また本発明に係る集積回路装置では、前記静電気保護素子が、ゲート制御トランジスタであり、前記不純物領域が、前記ゲート制御トランジスタのドレイン領域であってもよい。

上記のいずれかの発明によれば、パッドに静電気が印加された場合、静電気を必ず導電層に流し込むことができ、該導電層とコンタクトホールを介して電気的に接続される不純物領域までの経路のインピーダンスを低くできる。その結果、確実に静電気を不純物領域に逃がすことができる。このため、トランジスタの静電破壊を招かずに済む。またトランジスタを保護するために挿入される静電気保護用の抵抗素子を省略できる構成を採用でき、パッド数が多い場合に、集積回路装置のレイアウト面積を大幅に縮小させることができるようになる。

また本発明は、静電気保護素子と該静電気保護素子によって保護されるトランジスタとを有する集積回路装置であって、前記静電気保護素子を構成する第１の不純物領域と前記トランジスタを構成する第２の不純物領域とが形成される基板と、前記第１及び第２の不純物領域上に形成され、前記第１の不純物領域上の第１のコンタクトホールと前記第２の不純物領域上の第２のコンタクトホールとを有する第１層間絶縁膜と、前記第１層間絶縁膜上に形成され前記第１のコンタクトホールを介して前記第１の不純物領域と電気的に接続される第１導電層と、前記第１導電層上に形成され第３のコンタクトホールを有する第２層間絶縁膜と、パッドである金属層とを含み、前記金属層が、少なくとも前記第３のコンタクトホールを介して前記第１導電層と電気的に接続されると共に、前記第１の不純物領域の一部又は全部と重なるように配置され、前記第２の不純物領域が、前記第２のコンタクトホールを介して前記第１導電層と電気的に接続される集積回路装置に関係する。

また本発明に係る集積回路装置では、前記静電気保護素子が、ゲート制御トランジスタであり、前記第１の不純物領域が、前記ゲート制御トランジスタのドレイン領域であってもよい。

上記のいずれかの発明によれば、パッドは第１導電層と電気的に接続され、該第１導電層が第１のコンタクトホールを介して静電気保護素子を構成する第１の不純物領域と電気的に接続される。そして第１導電層がトランジスタの第２の不純物領域と電気的に接続される。この結果、パッドに印加された静電気を、確実に静電気保護素子の第１の不純物領域に逃がすことができ、内部のトランジスタを保護できるようになる。また静電気保護用の抵抗素子を省略しても、確実に静電気を逃がすことができるようになる。

また本発明は、静電気保護素子と該静電気保護素子によって保護されるトランジスタとを有する集積回路装置であって、前記静電気保護素子を構成する第１の不純物領域が形成される基板と、前記第１の不純物領域及び前記トランジスタのゲート電極上に形成され、前記第１の不純物領域上の第１のコンタクトホールと前記ゲート電極上の第２のコンタクトホールとを有する第１層間絶縁膜と、前記第１層間絶縁膜上に形成され前記第１のコンタクトホールを介して前記第１の不純物領域と電気的に接続される第１導電層と、前記第１導電層上に形成され第３のコンタクトホールを有する第２層間絶縁膜と、パッドである金属層とを含み、前記金属層が、少なくとも前記第３のコンタクトホールを介して前記第１導電層と電気的に接続されると共に、第１の不純物領域の一部又は全部と重なるように配置され、前記ゲート電極が、前記第２のコンタクトホールを介して前記第１導電層と電気的に接続される集積回路装置に関係する。

本発明によれば、パッドは第１導電層と電気的に接続され、該第１導電層が第１のコンタクトホールを介して静電気保護素子を構成する第１の不純物領域と電気的に接続される。そして第１導電層がトランジスタのゲート電極と電気的に接続される。この結果、パッドに印加された静電気を、確実に静電気保護素子の第１の不純物領域に逃がすことができ、内部のトランジスタを保護できるようになる。また静電気保護用の抵抗素子を省略しても、確実に静電気を逃がすことができるようになる。

また本発明に係る集積回路装置では、前記第２層間絶縁膜の上層に形成された１又は複数の導電層を介して、前記第２の不純物領域又は前記ゲート電極が、前記第１導電層と電気的に接続されてもよい。

本発明によれば、トランジスタへの静電気の経路のインピーダンスをより高くできるので、より一層確実に静電気を静電気保護素子の第１の不純物に逃がすことができるようになる。

また本発明に係る集積回路装置では、前記トランジスタが、前記静電気保護素子と並列に接続されてもよい。

また本発明に係る集積回路装置では、前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、前記第１〜第Ｎの回路ブロックの前記第２の方向と反対の第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含み、前記静電気保護素子及び前記トランジスタが、前記第１又は第２のインターフェース領域に形成され、前記第１〜第Ｎの回路ブロックは、データ線を駆動するための少なくとも１つのデータドライバブロックと、前記データドライバブロック以外の回路ブロックとを含み、前記第１のインターフェース領域、前記第１〜第Ｎの回路ブロック、前記第２のインターフェース領域の前記第２の方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合に、集積回路装置の前記第２の方向での幅Ｗは、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２であってもよい。

本発明では、第１〜第Ｎの回路ブロックが、データドライバブロックとデータドライバブロック以外の回路ブロックを含む。そして、第１のインターフェース領域、第１〜第Ｎの回路ブロック、第２のインターフェース領域の幅Ｗ１、ＷＢ、Ｗ２について、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２が成り立つ。このような関係式が成り立つ集積回路装置によれば、第２の方向における回路ブロックの幅を確保しつつ（過度な扁平レイアウトにすることなく）、第２の方向での幅を小さくでき、スリムな細長の集積回路装置を提供できる。これにより実装の容易化と装置の低コスト化を両立できる。また、回路ブロックが過度に扁平ではないので、レイアウト設計が容易になり、装置の開発期間を短縮できる。

また本発明に係る集積回路装置では、集積回路装置の前記第２の方向での幅Ｗは、Ｗ＜２×ＷＢであってもよい。

このようにすれば、第１〜第Ｎの回路ブロックの第２の方向での幅を大きく確保しながらも、集積回路装置の第２の方向での幅を小さくできる。また本発明のようにパッドの下層に静電気保護素子を配置することで、集積回路装置の第２の方向の幅を大幅に縮小させることができる。そのため、容易にＷ＜２×ＷＢを成り立たせることができるようになり、より一層スリムな集積回路装置を提供できるようになる。

また本発明に係る集積回路装置では、前記第１のインターフェース領域は、前記データドライバブロックの前記第２の方向側に、他の回路ブロックを介さずに配置され、前記第２のインターフェース領域は、前記データドライバブロックの前記第４の方向側に、他の回路ブロックを介さずに配置されてもよい。

このようにすれば、データドライバブロックの第２の方向での幅を基準に第１〜第Ｎの回路ブロックの第２の方向での幅を設定できる。そして、少なくともデータドライバブロックが存在する部分において、第２の方向において１つの回路ブロック（データドライバブロック）だけが存在するようになるため、データドライバブロックのレイアウトを過度に扁平にすることなく、細長の集積回路装置を実現できる。

また本発明に係る集積回路装置では、前記データドライバブロックが含むデータドライバは、その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、前記ドライバセルの前記第２の方向での幅をＷＤとした場合に、前記第１〜第Ｎの回路ブロックの前記第２の方向での幅ＷＢは、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤであってもよい。

このように第２の方向に沿って複数のドライバセルを配置すれば、第１の方向に沿って配置される他の回路ブロックからの画像データの信号を、これらのドライバセルに効率的に入力できる。そしてデータドライバブロックの第２の方向での幅を最小限に抑えて、集積回路装置の第２の方向での幅を小さくできる。

また本発明に係る集積回路装置では、表示パネルの水平走査方向の画素数をＨＰＮとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとした場合に、前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）であってもよい。

このようにすれば、第１〜第Ｎの回路ブロックの第２の方向での幅を、データドライバブロックのブロック数や画像データの入力回数に応じた最適な幅に設定できる。

また本発明に係る集積回路装置では、前記第１〜第Ｎの回路ブロックは、画像データを記憶する少なくとも１つのメモリブロックを含み、前記データドライバブロックが含むデータドライバは、その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、前記ドライバセルの前記第２の方向での幅をＷＤとし、前記メモリブロックが含む周辺回路部分の前記第２の方向での幅をＷＰＣとした場合に、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣであってもよい。

このようにすれば、メモリブロックの幅を基準に第１〜第Ｎの回路ブロックの幅を設定できる。そして、少なくともメモリブロックが存在する部分において、第２の方向において１つの回路ブロック（メモリブロック）だけが存在するようになるため、細長の集積回路装置を実現できる。そして、データドライバブロックの第２の方向での幅を最小限に抑えて、集積回路装置の第２の方向での幅を小さくできる。

また本発明に係る集積回路装置では、表示パネルの水平走査方向の画素数をＨＰＮとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとした場合に、前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）であってもよい。

このようにすれば、メモリブロックの第２の方向での幅を最小限に抑えて、集積回路装置の第２の方向での幅を小さくできる。

また本発明に係る集積回路装置では、前記メモリブロックと前記データドライバブロックは前記第１の方向に沿って隣接して配置されてもよい。

このようにすれば、メモリブロックとデータドライバブロックを第２の方向に沿って配置する手法に比べて、集積回路装置の第２の方向での幅を小さくできる。またメモリブロックやデータドライバブロックの構成等が変わった場合に、他の回路ブロックに及ぶ影響を最小限に抑えることができ、設計の効率化を図れる。

また本発明に係る集積回路装置では、前記メモリブロックから隣接するデータドライバブロックに対して、前記メモリブロックに記憶される画像データが、１水平走査期間において複数回読み出されてもよい。

このようにすれば、メモリブロックの第２の方向でのメモリセル数が減るので、メモリブロックの第２の方向での幅を小さくでき、集積回路装置の第２の方向での幅も小さくすることが可能になる。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが本発明の解決手段として必須であるとは限らない。

１．比較例
図１（Ａ）に本実施形態の比較例となる集積回路装置５００を示す。図１（Ａ）の集積回路装置５００はメモリブロックＭＢ（表示データＲＡＭ）とデータドライバブロックＤＢを含む。そしてメモリブロックＭＢとデータドライバブロックＤＢはＤ２方向に沿って配置されている。またメモリブロックＭＢ、データドライバブロックＤＢは、Ｄ１方向に沿った長さがＤ２方向での幅に比べて長い超扁平なブロックになっている。

ホスト側からの画像データはメモリブロックＭＢに書き込まれる。そしてデータドライバブロックＤＢは、メモリブロックＭＢに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図１（Ａ）において画像データの信号の流れはＤ２方向である。このため、図１（Ａ）の比較例では、この信号の流れに合わせて、メモリブロックＭＢとデータドライバブロックＤＢをＤ２方向に沿って配置している。このようにすることで、入力と出力の間がショートパスになり、信号遅延を最適化でき、効率の良い信号伝達が可能になる。

ところが図１（Ａ）の比較例では以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置５００を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまう。従って図２（Ａ）に示すように実装の困難化の問題を招く。即ち出力ピッチは、例えば２２μｍ以上であることが望ましいが、図２（Ａ）のような単純シュリンクでは例えば１７μｍピッチになってしまい、狭ピッチのために実装が困難になる。また表示パネルのガラスの額縁が広くなり、ガラスの取れ数が減少し、コスト増を招く。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１（Ａ）の比較例では、ある製品では図１（Ｂ）のように、パッドピッチとメモリのセルピッチとデータドライバのセルピッチが一致していたとしても、メモリやデータドライバの構成が変わると、図１（Ｃ）に示すようにこれらのピッチが一致しなくなる。そして図１（Ｃ）のようにピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。特にＤ１方向にブロックが扁平している図１（Ａ）の比較例では、ピッチの不一致を吸収するための無駄な配線領域が大きくなる。この結果、集積回路装置５００のＤ２方向での幅Ｗが大きくなり、チップ面積が増加し、コスト増を招く。

一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。即ち図１（Ａ）の比較例では、各回路ブロックの回路構成やレイアウトを個別設計し、その後にピッチ等を合わせるという作業を行うため、無駄な空き領域が生じたり、設計が非効率化するなどの問題が生じる。

２．集積回路装置の構成
以上のような問題を解決できる本実施形態の集積回路装置１０の構成例を図３に示す。本実施形態では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図３では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

図３に示すように本実施形態の集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。即ち、図１（Ａ）の比較例では回路ブロックがＤ２方向に並んでいるが、本実施形態では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に並んでいる。また各回路ブロックは、図１（Ａ）の比較例のような超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。

また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２（第１のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側Ｉ／Ｆ領域１４（第２のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、Ｄ２方向において１つの回路ブロック（データドライバブロック）だけが存在する。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、Ｉ／Ｆ領域１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側又は入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。

例えば図４に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ（ＲＡＭ）内蔵のアモルファスＴＦＴ（Thin Film Transistor）パネル用表示ドライバでは、回路ブロックＣＢ１〜ＣＢＮは、メモリ、データドライバ（ソースドライバ）、走査ドライバ（ゲートドライバ）、ロジック回路（ゲートアレイ回路）、階調電圧生成回路（γ補正回路）、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスＴＦＴパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンＴＦＴパネル用では、メモリ及び走査ドライバのブロックを省略できる。またＣＳＴＮ（Collar Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路のブロックを省略できる。

図５（Ａ）（Ｂ）に本実施形態の表示ドライバの集積回路装置１０の平面レイアウトの例を示す。図５（Ａ）（Ｂ）は、メモリ内蔵のアモルファスＴＦＴパネル用の例であり、図５（Ａ）は例えばＱＣＩＦ、３２階調用の表示ドライバをターゲットとし、図５（Ｂ）はＱＶＧＡ、６４階調用の表示ドライバをターゲットとしている。

図５（Ａ）（Ｂ）では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

また図５（Ａ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（広義には第Ｊのメモリブロック。１≦Ｊ＜Ｉ）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（広義には第Ｊのデータドライバブロック）が隣接して配置される。またメモリブロックＭＢ１のＤ１方向側に、メモリブロックＭＢ２（広義には第Ｊ＋１のメモリブロック）が隣接して配置される。そしてメモリブロックＭＢ２のＤ１方向側に、データドライバブロックＤＢ２（広義には第Ｊ＋１のデータドライバブロック）が隣接して配置される。メモリブロックＭＢ３、ＭＢ４、データドライバブロックＤＢ３、ＤＢ４の配置も同様である。このように図５（Ａ）では、ＭＢ１、ＭＢ２の境界線に対して線対称にＭＢ１、ＤＢ１とＭＢ２、ＤＢ２が配置され、ＭＢ３、ＭＢ４の境界線に対して線対称にＭＢ３、ＤＢ３とＭＢ４、ＤＢ４とが配置される。なお図５（Ａ）では、ＤＢ２とＤＢ３が隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。

一方、図５（Ｂ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（第Ｊのメモリブロック）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（第Ｊのデータドライバブロック）が隣接して配置される。またＭＢ１のＤ１方向側にＤＢ２（第Ｊ＋１のデータドライバブロック）が配置される。またＤＢ２のＤ１方向側にＭＢ２（第Ｊ＋１のメモリブロック）が配置される。ＤＢ３、ＭＢ３、ＤＢ４、ＭＢ４も同様に配置される。なお図５（Ｂ）では、ＭＢ１とＤＢ２、ＭＢ２とＤＢ３、ＭＢ３とＤＢ４が、各々、隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。

図５（Ａ）のレイアウト配置によれば、メモリブロックＭＢ１とＭＢ２や、ＭＢ３とＭＢ４の間で（第Ｊ、第Ｊ＋１のメモリブロックの間で）、カラムアドレスデコーダを共用できるという利点がある。一方、図５（Ｂ）のレイアウト配置によれば、データドライバブロックＤＢ１〜ＤＢ４から出力側Ｉ／Ｆ領域１２へのデータ信号出力線の配線ピッチを均等化でき、配線効率を向上できるという利点がある。

なお本実施形態の集積回路装置１０のレイアウト配置は図５（Ａ）（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図６（Ａ）は、本実施形態の集積回路装置のＤ２方向に沿った断面図の例であり、図６（Ｂ）は比較例の断面図の例である。図１（Ａ）の比較例では、図６（Ｂ）に示すように２以上の複数の回路ブロックがＤ２方向に沿って配置される。またＤ２方向において、回路ブロック間や、回路ブロックとＩ／Ｆ領域の間に配線領域が形成される。従って集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図２（Ａ）に示すようにＤ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。

これに対して本実施形態では図３、図５（Ａ）（Ｂ）に示すように複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図６（Ａ）に示すように、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って図２（Ｂ）に示すように、集積回路装置１０のＤ１方向での長さＬＤを維持したままで、Ｄ２方向での幅Ｗを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば２２μｍ以上に維持することができ、実装を容易化できる。

また本実施形態では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図５（Ａ）（Ｂ）において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図５（Ａ）（Ｂ）はメモリ内蔵のアモルファスＴＦＴパネル用の例であるが、メモリ内蔵の低温ポリシリコンＴＦＴパネル用の製品を開発する場合には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また本実施形態では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図５（Ａ）（Ｂ）において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのＤ１方向での長さを増減することで対応できる。

なお第２の比較例として、例えばデータドライバブロックをＤ１方向に細長に配置し、データドライバブロックのＤ４方向側に、メモリブロックなどの他の複数の回路ブロックをＤ１方向に沿って配置する手法も考えられる。しかしながらこの第２の比較例では、メモリブロックなどの他の回路ブロックと出力側Ｉ／Ｆ領域との間に、幅の大きなデータドライバブロックが介在するようになるため、集積回路装置のＤ２方向での幅Ｗが大きくなり、スリムな細長チップの実現が困難になる。またデータドライバブロックとメモリブロックの間に無駄な配線領域が生じてしまい、幅Ｗが更に大きくなってしまう。またデータドライバブロックやメモリブロックの構成が変わった場合には、図１（Ｂ）（Ｃ）で説明したピッチの不一致の問題が生じ、設計効率を向上できない。

また本実施形態の第３の比較例として、同一機能の回路ブロック（例えばデータドライバブロック）だけをブロック分割して、Ｄ１方向に並べて配置する手法も考えられる。しかしながら、この第３の比較例では、集積回路装置に同一機能（例えばデータドライバの機能）だけしか持たせることができないため、多様な製品展開を実現できない。これに対して本実施形態では、回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つの異なる機能を有する回路ブロックを含む。従って図４、図５（Ａ）（Ｂ）に示すように、様々なタイプの表示パネルに対応した多様な機種の集積回路装置を提供できるという利点がある。

３．回路構成
図７に集積回路装置１０の回路構成例を示す。なお集積回路装置１０の回路構成は図７に限定されるものではなく、種々の変形実施が可能である。メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。この場合、１画素は例えばＲ、Ｇ、Ｂの３サブピクセル（３ドット）で構成され、各サブピクセルについて例えば６ビット（ｋビット）の画像データが記憶される。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。なおメモリセルアレイ２２のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。

ロジック回路４０（例えば自動配置配線回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に階調特性（γ特性）の調整データ（γ補正データ）を出力したり、電源回路９０の電圧生成を制御する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリに書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

図７において、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８からは１画素単位でメモリ２０へのアクセスが行われる。一方、データドライバ５０へは、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。

データドライバ５０は表示パネルのデータ線を駆動するための回路であり、図８（Ａ）にその構成例を示す。データラッチ回路５２は、メモリ２０からのデジタルの画像データをラッチする。Ｄ／Ａ変換回路５４（電圧選択回路）は、データラッチ回路５２にラッチされたデジタルの画像データのＤ／Ａ変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路１１０から複数（例えば６４段階）の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路５６（駆動回路、バッファ回路）は、Ｄ／Ａ変換回路５４からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路５６の一部（例えば演算増幅器の出力段）をデータドライバ５０には含ませずに、他の領域に配置する構成としてもよい。

走査ドライバ７０は表示パネルの走査線を駆動するための回路であり、図８（Ｂ）にその構成例を示す。シフトレジスタ７２は順次接続された複数のフリップフロップを含み、シフトクロック信号ＳＣＫに同期してイネーブル入出力信号ＥＩＯを順次シフトする。レベルシフタ７６は、シフトレジスタ７２からの信号の電圧レベルを、走査線選択のための高電圧レベルに変換する。出力回路７８は、レベルシフタ７６により変換されて出力された走査電圧をバッファリングして表示パネルの走査線に出力し、走査線を選択駆動する。なお走査ドライバ７０は図８（Ｃ）に示す構成であってもよい。図８（Ｃ）では、走査アドレス生成回路７３が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行う。そしてこのデコード処理により特定された走査線に対して、レベルシフタ７６、出力回路７８を介して走査電圧が出力される。

電源回路９０は各種の電源電圧を生成する回路であり、図９（Ａ）にその構成例を示す。昇圧回路９２は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、１次〜４次昇圧回路などを含むことができる。この昇圧回路９２により、走査ドライバ７０や階調電圧生成回路１１０が使用する高電圧を生成できる。レギュレータ回路９４は、昇圧回路９２により生成された昇圧電圧のレベル調整を行う。ＶＣＯＭ生成回路９６は、表示パネルの対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路９８は電源回路９０の制御を行うものであり、各種の制御レジスタなどを含む。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路であり、図９（Ｂ）にその構成例を示す。選択用電圧生成回路１１２（電圧分割回路）は、電源回路９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５（広義にはＲ個の選択用電圧）を出力する。具体的には選択用電圧生成回路１１２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ０〜ＶＳ２５５として出力する。階調電圧選択回路１１４は、ロジック回路４０により調整レジスタ１１６に設定された階調特性の調整データに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５の中から、例えば６４階調の場合には６４個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。なお極性反転駆動の場合には、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を選択用電圧生成回路１１２に設けてもよい。またラダー抵抗回路の各抵抗素子の抵抗値を、調整レジスタ１１６に設定された調整データに基づいて変更できるようにしてもよい。また選択用電圧生成回路１１２や階調電圧選択回路１１４に、インピーダンス変換回路（ボルテージフォロワ接続の演算増幅器）を設ける構成にしてもよい。

図１０（Ａ）に、図８（Ａ）のＤ／Ａ変換回路５４が含む各ＤＡＣ（Digital Analog Converter）の構成例を示す。図１０（Ａ）の各ＤＡＣは、例えばサブピクセル毎（或いは画素毎）に設けることができ、ＲＯＭデコーダ等により構成される。そしてメモリ２０からの６ビットのデジタルの画像データＤ０〜Ｄ５とその反転データＸＤ０〜ＸＤ５に基づいて、階調電圧生成回路１１０からの階調電圧Ｖ０〜Ｖ６３のいずれかを選択することで、画像データＤ０〜Ｄ５をアナログ電圧に変換する。そして得られたアナログ電圧の信号ＤＡＱ（ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢ）を出力回路５６に出力する。

なお低温ポリシリコンＴＦＴ用の表示ドライバ等で、Ｒ用、Ｇ用、Ｂ用のデータ信号をマルチプレクスして表示ドライバに送る場合（図１０（Ｃ）の場合）には、Ｒ用、Ｇ用、Ｂ用の画像データを、１つの共用のＤＡＣを用いてＤ／Ａ変換することもできる。この場合には図１０（Ａ）の各ＤＡＣは画素毎に設けられる。

図１０（Ｂ）に、図８（Ａ）の出力回路５６が含む各出力部ＳＱの構成例を示す。図１０（Ｂ）の各出力部ＳＱは画素毎に設けることができる。各出力部ＳＱは、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のインピーダンス変換回路ＯＰＲ、ＯＰＧ、ＯＰＢ（ボルテージフォロワ接続の演算増幅器）を含み、ＤＡＣからの信号ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢのインピーダンス変換を行って、データ信号ＤＡＴＡＲ、ＤＡＴＡＧ、ＤＡＴＡＢをＲ、Ｇ、Ｂ用のデータ信号出力線に出力する。なお例えば低温ポリシリコンＴＦＴパネルの場合には、図１０（Ｃ）に示すようなスイッチ素子（スイッチ用トランジスタ）ＳＷＲ、ＳＷＧ、ＳＷＢを設け、Ｒ用、Ｇ用、Ｂ用のデータ信号が多重化されたデータ信号ＤＡＴＡを、インピーダンス変換回路ＯＰが出力するようにしてもよい。またデータ信号の多重化を複数画素に亘って行うようにしてもよい。また出力部ＳＱに、図１０（Ｂ）（Ｃ）のようなインピーダンス変換回路を設けずに、スイッチ素子等だけを設ける構成にしてもよい。

４．集積回路装置の幅
４．１ 静電気保護素子
集積回路装置１０において、表示パネルとのインターフェースやホストとのインターフェースを行うために各種信号が入出力される。各種信号はパッドを介して入出力され、信号以外に静電気が印加された場合に備えて該パッドにはトランジスタや静電気保護素子が接続される。トランジスタは、例えば入力バッファを構成するトランジスタ、出力バッファを構成するトランジスタ、入出力バッファを構成するトランジスタである。このようなパッド、トランジスタ及び静電気保護素子は、集積回路装置１０の例えば出力側Ｉ／Ｆ領域１２及び入力側Ｉ／Ｆ領域１４に配置される。

図１１（Ａ）（Ｂ）に静電気保護素子の説明図を示す。図１１（Ａ）は出力バッファに接続される静電気保護素子の構成例を示し、図１１（Ｂ）は入力バッファに接続される静電気保護素子の構成例を示す。なお入出力バッファは、入力バッファと出力バッファを組み合わせて構成できるため図示及び説明を省略する。

図１１（Ａ）においてパッド（出力パッド）ＰＤＯには、静電気保護素子ＥＰＥ１と出力バッファＯＢＵＦが接続される。出力バッファＯＢＵＦは高電位側電源線ＰＳＨ１及び低電位側電源線ＰＳＬ１の間に接続される。出力バッファＯＢＵＦは、高電位側電源線ＰＳＨ１にソースが接続されるＰ型ＭＯＳトランジスタＯＰＴＲ１と低電位側電源線ＰＳＬ１にソースが接続されるＮ型ＭＯＳトランジスタＯＮＴＲ１とを含む。Ｐ型ＭＯＳトランジスタＯＰＴＲ１のドレインとＮ型ＭＯＳトランジスタＯＮＴＲ１のドレインとが接続され、この接続ノードが出力ノードとなる。そして出力ノードの電圧が出力電圧とをパッドＰＤＯに供給される。

静電気保護素子ＥＰＥ１は、パッドＰＤＯ（出力バッファＯＢＵＦの出力ノード）と低電位側電源線ＰＳＬ１との間に設けられる。静電気保護素子ＥＰＥ１は、ダイオードにより構成される。このダイオードはいわゆるゲート制御トランジスタにより構成される。ゲート制御トランジスタは、ソース及びゲートが低電位側電源線ＰＳＬ１に接続されドレインがパッドＰＤＯ及び出力バッファＯＢＵＦの出力ノードに接続される。また高電位側電源線ＰＳＨ１及び低電位側電源線ＰＳＬ１の間にも静電気保護素子ＥＰＥ２が挿入される。静電気保護素子ＥＰＥ２もまたゲート制御トランジスタにより構成できる。

ここでパッドＰＤＯに印加された静電気は、ノードＮＤＥ１を基準にインピーダンスがより低い経路を通って電源線に流れ込む。出力バッファＯＢＵＦ（Ｎ型ＭＯＳトランジスタＮＴＲ１）を保護するためには、ノードＮＤＥ１からゲート制御トランジスタを経由させる必要がある。そのため、例えばノードＮＤＥ１と出力バッファＯＢＵＦの出力ノードとの間に静電気保護用の抵抗素子を挿入し、ノードＮＤＥ１を基準に低インピーダンスの経路が確実に静電気保護素子ＥＰＥ１に向かう経路となるようにしている。ゲート制御トランジスタを介して低電位側電源線ＰＳＬ１に流れ込んだ静電気は、静電気保護素子ＥＰＥ２を介して高電位側電源線ＰＳＨ１に流れる。

図１１（Ｂ）においてパッド（入力パッド）ＰＤＩには、静電気保護素子ＥＰＥ３と入力バッファＩＢＵＦが接続される。入力バッファＩＢＵＦは高電位側電源線ＰＳＨ２及び低電位側電源線ＰＳＬ２の間に接続される。入力バッファＩＢＵＦは、高電位側電源線ＰＳＨ２にソースが接続されるＰ型ＭＯＳトランジスタＩＰＴＲ１と低電位側電源線ＰＳＬ２にソースが接続されるＮ型ＭＯＳトランジスタＯＮＴＲ１とを含む。Ｐ型ＭＯＳトランジスタＩＰＴＲ１のゲートとＮ型ＭＯＳトランジスタＩＮＴＲ１のゲートとが接続され、この接続ノードが入力ノードＮＤＥ２になる。入力ノードＮＤＥ２に、パッドＰＤＩに入力された入力信号が供給される。またＰ型ＭＯＳトランジスタＩＰＴＲ１のドレインとＮ型ＭＯＳトランジスタＩＮＴＲ１のドレインとが接続される。

静電気保護素子ＥＰＥ３は、パッドＰＤＩ（入力ノードＮＤＥ２）と低電位側電源線ＰＳＬ２との間に設けられる。静電気保護素子ＥＰＥ３は、ダイオードにより構成される。このダイオードはいわゆるゲート制御トランジスタにより構成される。ゲート制御トランジスタは、ソース及びゲートが低電位側電源線ＰＳＬ２に接続されドレインがパッドＰＤＯ及び入力ノードＮＤＥ２に接続される。また高電位側電源線ＰＳＨ２及び低電位側電源線ＰＳＬ２の間にも静電気保護素子ＥＰＥ４が挿入される。静電気保護素子ＥＰＥ４もまたゲート制御トランジスタにより構成できる。

ここでパッドＰＤＩに印加された静電気は、ノードＮＤＥ２を基準にインピーダンスがより低い経路を通って電源線に流れ込む。入力バッファＩＢＵＦ（Ｎ型ＭＯＳトランジスタＩＮＴＲ１）を保護するためには、ノードＮＤＥ２からゲート制御トランジスタを経由させる必要がある。そのため、例えばノードＮＤＥ２と入力バッファＩＢＵＦの入力ノードとの間に静電気保護用の抵抗素子を挿入し、ノードＮＤＥ２を基準に低インピーダンスの経路が確実に静電気保護素子ＥＰＥ３に向かう経路となるようにしている。ゲート制御トランジスタを介して低電位側電源線ＰＳＬ２に流れ込んだ静電気は、静電気保護素子ＥＰＥ４を介して高電位側電源線ＰＳＨ２に流れる。

ところで表示パネルのデータ線を駆動するデータドライバや該表示パネルの走査線を走査する走査ドライバは多数の出力パッドを駆動するため、パッド及び静電気保護素子の領域を省面積化することでレイアウト面積を格段に小さくできる。そこで本実施形態では、静電気保護素子ＥＰＥ１（ＥＰＥ３）が形成される領域の一部又は全部と重なるように、該領域の上層にパッドＰＤＯ（ＰＤＩ）が配置される。これによりパッド周辺の回路領域のレイアウト面積を小さくしている。

更に本実施形態では、静電気保護素子の領域のうち静電気を逃がすための不純物領域の真上に形成される第１配線層（広義には導電層）にパッドから静電気が流れ込むようにし、且つ該第１配線層を内部トランジスタである出力バッファや入力バッファを構成するトランジスタと電気的に接続している。即ち、パッドからの電気的な信号経路が必ず第１配線層を経由し、静電気保護素子を構成する不純物領域への経路又は内部トランジスタへの経路に分岐するようにしている。この結果、パッドからの静電気が必ず第１配線層まで流れ込み、この静電気は、より低インピーダンスの経路である静電気保護素子を形成する不純物領域に流れ込むようになる。

図１２（Ａ）に比較例における集積回路装置の断面構造を模式的に示す。図１２（Ａ）は出力バッファを構成するトランジスタを保護する静電気保護素子と該静電気保護素子に接続されるパッドの断面構造を示している。半導体基板ＳＵＢ（広義には基板）（又は半導体基板ＳＵＢ内に形成されたウェル領域）には、静電気保護素子を構成する不純物領域（ゲート制御トランジスタのドレイン領域）ＤＡｅｓｄと出力用トランジスタ（Ｎ型ＭＯＳトランジスタ）のドレイン領域ＤＡｔｒが形成される。

不純物領域ＤＡｅｓｄの上層には、下層から上層に向かってそれぞれ金属配線層である第１配線層ＡＬＡ１、第２配線層ＡＬＢ２、第３配線層ＡＬＣが順に形成され、トップメタルと呼ばれる第４配線層としてパッドＰＤが形成される。各配線層間には図示しない層間絶縁膜が形成されており、各配線層間は各層間絶縁膜が有するコンタクトホールを介して電気的に接続される。例えば第１配線層ＡＬＡ１と第２配線層ＡＬＢ１は、コンタクトホールＣＮＨ２を介して電気的に接続され、第２配線層ＡＬＢ１と第３配線層ＡＬＣはコンタクトホールＣＮＨ３を介して電気的に接続され、第３配線層ＡＬＣとパッドＰＤはコンタクトホールＣＮＨ４を介して電気的に接続される。また静電気保護素子を構成する不純物領域ＤＡｅｓｄは、コンタクトホールＣＮＨ１を介して第１配線層ＡＬＡ１と電気的に接続される。

一方、出力用トランジスタンのドレイン領域ＤＡｔｒの上層には、下層から上層に向かってそれぞれ金属配線層である第１配線層ＡＬＡ２、第２配線層ＡＬＢ２が順に形成される。第１配線層ＡＬＡ１、ＡＬＡ２は、電気的に分離（遮断）されている。第２配線層ＡＬＢ１、ＡＬＢ２もまた、電気的に分離されている。第１及び第２の配線層ＡＬＡ２、ＡＬＢ２間には図示しない層間絶縁膜が形成されており、この配線層間は層間絶縁膜が有するコンタクトホールを介して電気的に接続される。例えば第１配線層ＡＬＡ２と第２配線層ＡＬＢ２は、コンタクトホールＣＮＨ６を介して電気的に接続される。また第２配線層ＡＬＢ２と第３配線層ＡＬＣはコンタクトホールＣＮＨ７を介して電気的に接続される。更にトランジスタのドレイン領域ＤＡｔｒは、コンタクトホールＣＮＨ５を介して第１配線層ＡＬＡ２と電気的に接続される。

ここでパッドＰＤに静電気が印加された場合、コンタクトホールＣＮＨ４を介して第３配線層ＡＬＣに流れ込む。ここで、第３配線層ＡＬＣを基準に、コンタクトホールＣＮＨ３を経由した不純物領域ＤＡｅｓｄへの経路、及びコンタクトホールＣＮＨ７を経由したドレイン領域ＤＡｔｒへの経路のうち、インピーダンスの低い経路を通って静電気が流れ込む。このインピーダンスは、主として各配線層の抵抗成分と各コンタクトホールのコンタクト抵抗とによって定められ、実際には配線層の引き回しやコンタクトホールの個数等のレイアウトや耐圧等に依存したデザインルール、製造ばらつき等の要因によって決まる。そのため必ずしもパッドＰＤに印加された静電気が静電気保護素子の不純物領域ＤＡｅｓｄに流れ込むとは限らず、トランジスタのドレイン領域ＤＡｔｒに静電気が流れ込む場合には該トランジスタの静電破壊を生じさせる。

そこで本実施形態では図１２（Ｂ）に示すようにパッドＰＤから第１配線層ＡＬＡ１を介してトランジスタのドレイン領域ＤＡｔｒに流れ込む経路を形成するように、第１配線層ＡＬＡ１とドレイン領域ＤＡｔｒとをコンタクトホールＣＮＨ５を介して電気的に接続している。より具体的には、集積回路装置１０は、パッドと、該パッドと電気的に接続される静電気保護素子と、該静電気保護素子によって保護される出力用トランジスタとを含む場合に、静電気保護素子を構成する不純物領域の一部又は全部と重なるように、該不純物領域の上層にパッドが配置される。そして、不純物領域及び出力用トランジスタのドレイン領域を電気的に接続するための導電層が、パッドと電気的に接続されると共に、該不純物領域上に設けられた層間絶縁膜のコンタクトホールを介して該不純物領域と電気的に接続される。導電層は該層間絶縁膜上に形成される。静電気保護素子がゲート制御トランジスタの場合、不純物領域はゲート制御トランジスタのドレイン領域である。

こうすることで、パッドＰＤに静電気が印加された場合、静電気を必ず第１配線層ＡＬＡ１に流し込むことができる。このとき、製造ばらつき等の変動要因が存在したとしても、第１配線層ＡＬＡ１を基準に、コンタクトホールＣＮＨ１を経由した不純物領域ＤＡｅｓｄへの経路がインピーダンスの最も低い経路となり、確実に静電気を不純物領域ＤＡｅｓｄに逃がすことができるようになる。このため、確実にトランジスタの静電破壊を招かずに済む。また出力用トランジスタを保護するために挿入される静電気保護用の抵抗素子を省略できる構成を採用でき、パッド数の多い集積回路装置１０のレイアウト面積を大幅に縮小させることができるようになる。

また入力用トランジスタの場合には、導電層が、不純物領域及び入力用トランジスタのゲート電極を電気的に接続する点が異なるのみで、同様の効果を得ることができる。

なお図１２（Ｃ）に示すように、一旦、第１配線層ＡＬＡ１より上層の配線層を経由してトランジスタのドレイン領域ＤＡｔｒと電気的に接続することが望ましい。図１２（Ｃ）では、第１配線層ＡＬＡ１がコンタクトホールＣＮＨ８を介して第２配線層ＡＬＢ２と電気的に接続される。そして、第２配線層ＡＬＢ２が、コンタクトホールＣＮＨ６、第１配線層ＡＬＡ２及びコンタクトホールＣＮＨ５を介してトランジスタのドレイン領域ＤＡｔｒと電気的に接続される。こうすることで、例えば図１２（Ｂ）と比較してコンタクトホールＣＮＨ８、ＣＮＨ６のコンタクト抵抗が増加し、第１配線層ＡＬＡ１を基準に、トランジスタのドレイン領域ＤＡｔｒへの経路のインピーダンスがより高くなり、更に確実にパッドＰＤからの静電気をそのまま静電気保護素子の不純物領域ＤＡｅｓｄに逃がすことができるようになる。

なお図１１、図１２（Ｂ）（Ｃ）では、静電気保護用の抵抗素子が省略されているが、トランジスタへの経路のインピーダンスが高くなるように抵抗素子を挿入してもよい。

図１３に本実施形態のパッドと静電気保護素子のレイアウト平面図の一例を示す。図１３はレイアウト平面図と、該レイアウト平面図のＡ−Ａ線に沿った断面構造の模式図とを表している。

図１３において静電気保護素子は、ゲート制御トランジスタにより構成される。ゲート制御トランジスタは、半導体基板ＳＵＢ又は該半導体基板ＳＵＢ内に形成されたウェル領域内に、周回するＰ型不純物拡散領域ＰＦにより２つの領域に区分され、各領域内でゲート電極ＧＭの直下をチャネル領域とするようにＮ型不純物拡散領域ＮＦが設けられる。Ｐ型不純物拡散領域ＰＦには、図示しないコンタクトホールを介して半導体基板ＳＵＢの基板電位が印加される。ドレイン領域は、ドレイン領域上に形成された図示しない層間絶縁膜が有するコンタクトホールを介して、該層間絶縁膜上に形成される第１配線層ＡＬＡに電気的に接続される。第１配線層ＡＬＡ上に形成された図示しない層間絶縁膜が有するコンタクトホールを介して、第１配線層ＡＬＡは該層間絶縁膜上に形成される第２配線層ＡＬＢ１に電気的に接続される。同様に、第２配線層ＡＬＢ１は、コンタクトホールを介して第３配線層ＡＬＣに電気的に接続される。第３配線層ＡＬＣは、コンタクトホールを介してパッドＰＤと電気的に接続される。一方、第１配線層ＡＬＡは、該第１配線層ＡＬＡ上に形成された図示しない層間絶縁膜が有するコンタクトホールを介して、第２配線層ＡＬＢ２に電気的に接続される。第２配線層ＡＬＢ２は、第２配線層ＡＬＢ１とは電気的に分離される。第２配線層ＡＬＢ２が、ゲート制御トランジスタによる静電保護対象となるトランジスタのドレイン領域又はゲート電極と電気的に接続される。

即ち、本実施形態では、パッドＰＤの直下にゲート制御トランジスタのドレイン領域（静電気保護素子を構成する不純物領域）を配置している。そしてパッドと、該ドレイン領域上の層間絶縁膜を介して形成された第１配線層ＡＬＡとを電気的に接続し、該層間絶縁膜が有するコンタクトホールを介して第１配線層ＡＬＡとゲート制御トランジスタのドレイン領域とを電気的に接続する。そして出力バッファや入力バッファを構成するトランジスタを、第１配線層ＡＬＡを介してパッドＰＤと電気的に接続する。

図１４に図１１（Ａ）の静電気保護素子ＥＰＥ１とＮ型ＭＯＳトランジスタＯＮＴＲ１の断面構造の一例を示す。ここで、Ｎ型ＭＯＳトランジスタＯＮＴＲ１が、静電気保護素子ＥＰＥ１によって保護されるトランジスタとなる。

半導体基板ＳＵＢ（広義には基板）（或いは半導体基板ＳＵＢに形成されるウェル領域）には、静電気保護素子ＥＰＥ１を構成するための不純物領域とトランジスタＯＮＴＲ１を構成するための不純物領域とが形成される。図１４では静電気保護素子ＥＰＥ１が形成される領域に、図１３に示すようにＰ型不純物拡散領域ＰＦとＮ型不純物拡散領域ＮＦとが形成され、各不純物拡散領域は素子分離膜ＤＦによって電気的に分離される。またトランジスタＯＮＴＲ１が形成される領域に、その間の領域がチャネル領域となるように２つのＮ型不純物拡散領域ＮＦ１が形成され、また基板電位を固定するためのＰ型不純物拡散領域ＰＦ１が形成される。各不純物拡散領域もまた、素子分離膜ＤＦによって分離される。

即ち半導体基板ＳＵＢ（或いは半導体基板ＳＵＢに形成されるウェル領域）には、ゲート制御トランジスタを構成する不純物領域としてドレイン領域であるＮ型不純物拡散領域ＮＦ（第１の不純物領域）と、トランジスタＯＮＴＲ１のドレイン領域となるＮ型不純物拡散領域ＮＦ１（第２の不純物領域）とが形成される。

Ｎ型不純物拡散領域ＮＦ、ＮＦ１上には第１層間絶縁膜ＬＦ１が形成される。Ｎ型不純物拡散領域ＮＦ上の第１層間絶縁膜ＬＦ１は、第１のコンタクトホールＣＮＨＬ１を有する。Ｎ型不純物拡散領域ＮＦ１上の第１層間絶縁膜ＬＦ１は、第２のコンタクトホールＣＮＨＬ２を有する。第１層間絶縁膜ＬＦ１上には、第１のコンタクトホールＣＮＨＬ１を介してＮ型不純物拡散領域ＮＦ（第１の不純物領域）と電気的に接続される第１配線層（第１導電層）ＡＬＡ１が形成される。また第１配線層ＡＬＡ１上には、第３のコンタクトホールＣＮＨＬ３を有する第２層間絶縁膜ＬＦ２が形成される。そして図１４では、更に、第２層間絶縁膜ＬＦ２上に、第３のコンタクトホールＣＮＨＬ３を介して第１配線層ＡＬＡ１と電気的に接続される第２配線層ＡＬＢ１が形成される。また第２配線層ＡＬＢ１上には、第４のコンタクトホールＣＮＨＬ４を有する第３層間絶縁膜ＬＦ３が形成される。第３層間絶縁膜ＬＦ３上に、第４のコンタクトホールＣＮＨＬ４を介して第２配線層ＡＬＢ１と電気的に接続される第３配線層ＡＬＣ１が形成される。更にまた第３配線層ＡＬＣ１上には、第５のコンタクトホールＣＮＨＬ５を有する第４層間絶縁膜ＬＦ４が形成される。第４層間絶縁膜ＬＦ３上に、第５のコンタクトホールＣＮＨＬ５を介して第３配線層ＡＬＣ１と電気的に接続されるパッドＰＤである金属層が形成される。即ち、金属層が、少なくとも第３のコンタクトホールＣＮＨＬ３を介して第１配線層ＡＬＡ１（第１導電層）と電気的に接続される。また金属層は、平面視においてＮ型不純物拡散領域ＮＦ（第１の不純物領域）の一部又は全部と重なるように配置される。

一方、トランジスタＯＮＴＲ１が形成される領域では、チャネル領域上に形成されたゲート絶縁膜ＧＬＦを介してゲート電極ＧＭが形成される。またトランジスタＯＮＴＲ１が形成される領域のＮ型不純物拡散領域ＮＦ１（第２の不純物領域）が、第２のコンタクトホールＣＮＨＬ２を介して第１配線層ＡＬＡ１（第１導電層）と電気的に接続される。なお図１４では、第１配線層ＡＬＡ１が、第２層間絶縁膜ＬＦ２が有する第６のコンタクトホールＣＮＨＬ６を介して、第２層間絶縁膜ＬＦ２上に形成される第２配線層ＡＬＢ２と電気的に接続される。第２配線層ＡＬＢ２は、第２配線層ＡＬＢ１と電気的に分離される。第２配線層ＡＬＢ２は、第２層間絶縁膜ＬＦ２が有する第７のコンタクトホールＣＮＨＬ７を介して、第１層間絶縁膜ＬＦ１上に形成される第１配線層ＡＬＡ２と電気的に接続される。第１配線層ＡＬＡ２は、第１配線層ＡＬＡ１と電気的に分離される。そしてこの第１配線層ＡＬＡ２が、第２のコンタクトホールＣＮＨＬ２を介してＮ型不純物拡散領域ＮＦ１と電気的に接続される。即ち、第２層間絶縁膜ＬＦ２の上層に形成された１又は複数の導電層を介して、Ｎ型不純物拡散領域ＮＦ１が、第１配線層ＡＬＡ１（第１導電層）と電気的に接続される。

このようにパッドＰＤは第１配線層ＡＬＡ１と電気的に接続され、該第１配線層ＡＬＡ１が第１のコンタクトホールＣＮＨＬ１を介して静電気保護素子を構成するＮ型不純物拡散領域ＮＦと電気的に接続される。そして第１配線層ＡＬＡ１が、トランジスタＯＮＴＲ１のドレイン領域となるＮ型不純物拡散領域ＮＦ１と電気的に接続される。この結果、パッドＰＤに印加された静電気を、確実に静電気保護素子のＮ型不純物拡散領域ＮＦに逃がすことができ、内部のトランジスタＯＮＴＲ１を保護できるようになる。また静電気保護用の抵抗素子を省略しても、確実に静電気を逃がすことができるようになる。

図１５に図１１（Ｂ）の静電気保護素子ＥＰＥ３とＮ型ＭＯＳトランジスタＩＮＴＲ１の断面構造の一例を示す。ここで、Ｎ型ＭＯＳトランジスタＩＮＴＲ１が、静電気保護素子ＥＰＥ３によって保護されるトランジスタとなる。なお図１５において図１４と同一部分には同一符号を付し、適宜説明を省略する。

図１５が図１４と異なる点は、第１層間絶縁膜ＬＦ１がＮ型不純物拡散領域ＮＦ（第１の不純物領域）及びトランジスタＩＮＴＲ１のゲート電極ＧＭ上に形成され第１及び第２のコンタクトホールＣＮＨＬ１、ＣＮＨＬ２を有し、トランジスタＩＮＴＲ１を構成するゲート電極ＧＭが、第２のコンタクトホールＣＮＨＬ２を介して第１配線層ＡＬＢ２（第１導電層）と電気的に接続される点である。なお図１５では、第１配線層ＡＬＡ１が、第２層間絶縁膜ＬＦ２が有する第６のコンタクトホールＣＮＨＬ６を介して、第２層間絶縁膜ＬＦ２上に形成される第２配線層ＡＬＢ２と電気的に接続される。第２配線層ＡＬＢ２は、第２配線層ＡＬＢ１と電気的に分離される。第２配線層ＡＬＢ２は、第２層間絶縁膜ＬＦ２が有する第７のコンタクトホールＣＮＨＬ７を介して、第１層間絶縁膜ＬＦ１上に形成される第１配線層ＡＬＡ２と電気的に接続される。第１配線層ＡＬＡ２は、第１配線層ＡＬＡ１と電気的に分離される。そしてこの第１配線層ＡＬＡ２が、第２のコンタクトホールＣＮＨＬ２を介してゲート電極ＧＭと電気的に接続される。即ち、第２層間絶縁膜ＬＦ２の上層に形成された１又は複数の導電層を介して、ゲート電極ＧＭが、第１配線層ＡＬＡ１（第１導電層）と電気的に接続される。

このようにパッドＰＤは第１配線層ＡＬＡ１と電気的に接続され、該第１配線層ＡＬＡ１が第１のコンタクトホールＣＮＨＬ１を介して静電気保護素子を構成するＮ型不純物拡散領域ＮＦと電気的に接続される。そして、第１配線層ＡＬＡ１が、トランジスタＩＮＴＲ１のゲート電極ＧＭと電気的に接続される。この結果、パッドＰＤに印加された静電気を、確実に静電気保護素子のＮ型不純物拡散領域ＮＦに逃がすことができ、内部のトランジスタＩＮＴＲ１を保護できるようになる。また静電気保護用の抵抗素子を省略しても、確実に静電気を逃がすことができるようになる。

４．２ 静電気保護素子により保護されるトランジスタの例
図１６（Ａ）（Ｂ）に集積回路装置１０における静電気保護素子と該静電気保護素子により保護されるトランジスタの構成例を示す。なお図１６（Ａ）（Ｂ）では走査信号を走査線に出力する出力用トランジスタの例を示している。図８（Ｂ）のシフトレジスタ７２は走査線Ｓ１〜Ｓｎの各走査線に対応した各フリップフロップが縦続接続されたフリップフロップＦＦ１〜ＦＦｎを含み、図１６（Ａ）は図８（Ｂ）に示す走査ドライバ７０のうち走査線Ｓｔ（１≦ｔ≦ｎ、ｔは整数）への１出力当たりの構成を示している。同様に、図１６（Ｂ）は図８（Ｃ）に示す走査ドライバ７０のうち走査線Ｓｔへの１出力当たりの構成を示している。

図１６（Ａ）に示すように、フリップフロップＦＦｔの出力信号の電圧レベルが、レベルシフタ７６ｔによって変換される。レベルシフタ７６ｔには、高電位側電源電圧ＶＤＤＨＧ及び低電位側電源電圧ＶＥＥが供給され、フリップフロップＦＦｔの出力信号の電圧レベルを、高電位側電源電圧ＶＤＤＨＧ又は低電位側電源電圧ＶＥＥの電圧レベルに変換する。このレベルシフタ７６ｔの出力が、出力回路７８ｔを構成する出力用トランジスタのゲート信号となる。出力用トランジスタは、例えば互いのドレインが接続されたＰ型ＭＯＳトランジスタｐＤＴｒｔとＮ型ＭＯＳトランジスタｎＤＴｒｔとを含み、高電位側電源及び低電位側電源の間にいわゆるプッシュプル接続されている。そして、トランジスタｐＤＴｒｔ、ｎＤＴｒｔの少なくとも一方が、静電気保護素子ＥＳＤｔと共に走査信号のパッドＰＤｔの下層に形成されることが望ましい。トランジスタｐＤＴｒｔのソースには、高電位側電源電圧ＶＤＤＨＧが供給され、トランジスタｎＤＴｒｔのソースには低電位側電源電圧ＶＥＥが供給される。高電位側電源電圧ＶＤＤＨＧ及び低電位側電源電圧ＶＥＥは、電源回路ブロックＰＢにおいて図９（Ａ）の昇圧回路９２によって生成される。

図１６（Ａ）では、静電気保護素子ＥＳＤｔが接続されている。この静電気保護素子ＥＳＤｔは、Ｎ型ＭＯＳトランジスタＧＣＤＴｒｔにより構成される。トランジスタＧＣＤＴｒｔのゲートはそのソースに接続される。トランジスタＧＣＤＴｒｔは、トランジスタｎＤＴｒｔのドレイン、ソース間に該トランジスタｎＤＴｒｔと並列に設けられる。トランジスタＧＣＤＴｒｔのドレインに高電圧が印加されたとき、トランジスタｎＤＴｒｔの破壊を防ぐために電流を低電位側の電源に逃がす。なおパッドＰＤｔとトランジスタＧＣＤＴｒｔのドレインノードＤＮＤｔ間に直列にラッチアップ防止用抵抗素子ＲＬｔを挿入し、ドレインノードＤＮＤｔとトランジスタｎＤＴｒｔのドレイン間に直列に静電気保護用の保護抵抗素子ＲＰｔを挿入してもよい。

図１６（Ａ）においてトランジスタｎＤＴｒｔが図１１（Ａ）のトランジスタＯＮＴＲ１に相当し、静電気保護素子ＥＳＤｔが図１１（Ａ）の静電気保護素子ＥＰＥ１に相当する。

一方、図１６（Ｂ）では、アドレスデコーダ７４によってデコードされた結果の出力信号の電圧レベルが、レベルシフタ７６ｔによって変換される。そして、図１６（Ｂ）に示す走査ドライバ７０の出力毎に設けられる出力回路７８ｔの静電気保護素子ＥＳＤｔ、トランジスタｐＤＴｒｔ、ｎＤＴｒｔのうち少なくとも一方の一部又は全部と重なるように、静電気保護素子ＥＳＤｔ、トランジスタｐＤＴｒｔ、ｎＤＴｒｔの少なくとも一方の上層にパッドＰＤｔが配置される。

図１６（Ｂ）においてもトランジスタｎＤＴｒｔが図１１（Ａ）のトランジスタＯＮＴＲ１に相当し、静電気保護素子ＥＳＤｔが図１１（Ａ）の静電気保護素子ＥＰＥ１に相当する。

なお図１６（Ａ）（Ｂ）において、ラッチアップ防止用抵抗素子ＲＬｔ及び保護抵抗素子ＲＰｔの少なくとも一方の一部又は全部と重なるように、該ラッチアップ防止用抵抗素子ＲＬｔ及び保護抵抗素子ＲＰｔの少なくとも一方の上層にパッドＰＤｔが配置されるようにしてもよい。またトランジスタｎＤＴｒｔが、静電気保護素子ＥＳＤｔの機能を兼ね備えさせてもよい。この場合、静電気保護素子ＥＳＤｔが省略された構成を採用できる。

ここで、図８（Ｂ）（Ｃ）に示す走査ドライバ７０のうち、出力回路７８ｔのみを出力側Ｉ／Ｆ領域１２に配置させ、残りの回路を回路ブロックＣＢ１〜ＣＢＮの１つの走査ドライバブロックとして配置させることができる。例えば図５（Ａ）に示すように回路ブロックＣＢ１〜ＣＢＮの両端の１つの回路ブロックとして走査ドライバブロックＳＢを配置したり、図５（Ｂ）に示すように回路ブロックＣＢ１〜ＣＢＮの両端の回路ブロックとして走査ドライバブロックＳＢ１、ＳＢ２を配置できる。

４．３ 細長の集積回路装置
本実施形態では図１７（Ａ）に示すように、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢを含む。またＣＢ１〜ＣＢＮはデータドライバブロックＤＢ以外の回路ブロック（ＤＢとは異なる機能を実現する回路ブロック）を含む。ここでデータドライバブロックＤＢ以外の回路ブロックとは、例えばロジック回路ブロック（図７の４０）である。或いは階調電圧生成回路ブロック（図７の１１０）や電源回路ブロック（図７の９０）である。或いはメモリ内蔵の場合にはメモリブロック（図７の２０）であり、アモルファスＴＦＴ用の場合には走査ドライバブロック（図７の７０）である。

また図１７（Ａ）において、Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２（第１のインターフェース領域）、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）のＤ２方向での幅である。

そして本実施形態では図１７（Ａ）に示すように、集積回路装置１０のＤ２方向での幅をＷとした場合に、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２が成り立つ。即ち図６（Ｂ）の比較例では、２以上の複数の回路ブロックがＤ２方向に沿って配置される。従ってＤ２方向での幅Ｗは、Ｗ≧Ｗ１＋２×ＷＢ＋Ｗ２になってしまう。これに対して本実施形態では、出力側Ｉ／Ｆ領域１２が、データドライバブロックＤＢ（或いはメモリブロック）のＤ２方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックＤＢと出力側Ｉ／Ｆ領域１２は隣接して配置される。また入力側Ｉ／Ｆ領域１４は、データドライバブロックＤＢ（或いはメモリブロック）のＤ４方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックＤＢと入力側Ｉ／Ｆ領域１４は隣接して配置される。なお、この場合の他の回路ブロックとは、例えば表示ドライバを構成する主要なマクロ回路ブロック（階調電圧生成回路、電源回路、メモリ、或いはロジック回路のブロック等）である。

図１（Ａ）、図６（Ｂ）の比較例では、Ｗ≧Ｗ１＋２×ＷＢ＋Ｗ２となるため、集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図２（Ａ）に示すようにＤ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。

これに対して本実施形態では、データドライバブロックＤＢとＩ／Ｆ領域１２、１４の間に、他の回路ブロックが介在しないため、Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２が成り立つ。従って、Ｄ２方向での集積回路装置の幅Ｗを小さくでき、図２（Ｂ）に示すようなスリムな細長チップを実現できる。具体的には、短辺方向であるＤ２方向での幅Ｗは、Ｗ＜２ｍｍとすることができ、更に具体的にはＷ＜１．５ｍｍとすることができる。なおチップの検査やマウンティングを考慮すると、Ｗ＞０．９ｍｍであることが望ましい。また長辺方向での長さＬＤは、１５ｍｍ＜ＬＤ＜２７ｍｍとすることができる。またチップ形状比ＳＰ＝ＬＤ／Ｗは、ＳＰ＞１０とすることができ、更に具体的にはＳＰ＞１２とすることができる。このようにすれば、ピン数などの仕様に応じて、例えばＷ＝１．３ｍｍ、ＬＤ＝２２ｍｍ、ＳＰ＝１６．９や、Ｗ＝１．３５ｍｍ、ＬＤ＝１７ｍｍ、ＳＰ＝１２．６となる細長の集積回路装置を実現できる。これにより図２（Ｂ）に示すように実装を容易化できる。またチップ面積が減少するため、低コスト化を図れる。即ち実装の容易化と低コスト化を両立できる。

なお図１（Ａ）の比較例の配置手法も、画像データの信号の流れの向きを考慮すれば合理的である。この点、本実施形態では図１７（Ｂ）に示すように、データドライバブロックＤＢからのデータ信号の出力線ＤＱＬを、ＤＢ内においてはＤ２方向に沿って配線している。一方、データ信号出力線ＤＱＬを、出力側Ｉ／Ｆ領域１２（第１のインターフェース領域）内においてはＤ１（Ｄ３）方向に沿って配線している。具体的には、出力側Ｉ／Ｆ領域１２において、パッドよりも下層であり領域内のローカル配線（トランジスタ配線）よりも上層のグローバル配線を用いて、データ信号出力線ＤＱＬをＤ１方向に沿って配線している。このようにすれば、図１７（Ａ）のようにデータドライバブロックＤＢとＩ／Ｆ領域１２、１４の間に他の回路ブロックが介在しない配置手法を採用したとしても、ＤＢからのデータ信号を、パッドを介して表示パネルに適正に出力できるようになる。またデータ信号出力線ＤＱＬを図１７（Ｂ）のように配線すれば、データ信号出力線ＤＱＬを、出力側Ｉ／Ｆ領域１２を利用してパッド等に接続することが可能になり、集積回路装置のＤ２方向での幅Ｗの増加を防止できる。

なお図１７（Ａ）の幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅である。即ちＩ／Ｆ領域１２、１４には、出力用トランジスタ、入力用トランジスタ、入出力用トランジスタ、静電気保護素子のトランジスタなどが形成される。また回路ブロックＣＢ１〜ＣＢＮには、回路を構成するトランジスタが形成される。そしてＷ１、ＷＢ、Ｗ２は、このようなトランジスタが形成されるウェル領域や拡散領域などを基準に決められる。例えば、よりスリムな細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮのトランジスタの上にもバンプ（能動面バンプ）を形成することが望ましい。具体的には、そのコアが樹脂で形成され、樹脂の表面に金属層が形成された樹脂コアバンプなどをトランジスタ（アクティブ領域）上に形成する。そしてこのバンプ（外部接続端子）は、Ｉ／Ｆ領域１２、１４に配置されるパッドに、金属配線により接続される。本実施形態のＷ１、ＷＢ、Ｗ２は、このようなバンプの形成領域の幅ではなく、バンプの下に形成されるトランジスタ形成領域の幅である。

また回路ブロックＣＢ１〜ＣＢＮの各々のＤ２方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μｍ〜２０μｍ（数十μｍ）程度の違いは許容範囲内である。また回路ブロックＣＢ１〜ＣＢＮの中に、幅が異なる回路ブロックが存在する場合には、幅ＷＢは、回路ブロックＣＢ１〜ＣＢＮの幅の中の最大幅とすることができる。この場合の最大幅は、例えばデータドライバブロックのＤ２方向での幅とすることができる。或いはメモリ内蔵の集積回路装置の場合にはメモリブロックのＤ２方向での幅とすることができる。なお回路ブロックＣＢ１〜ＣＢＮとＩ／Ｆ領域１２、１４の間には、例えば２０〜３０μｍ程度の幅の空き領域を設けることができる。

４．４ データドライバブロックの幅
本実施形態では図１８（Ａ）に示すように、データドライバブロックＤＢが含むデータドライバＤＲが、Ｄ２方向に沿って並んで配置されるＱ個のドライバセルＤＲＣ１〜ＤＲＣＱを含むことができる。ここでドライバセルＤＲＣ１〜ＤＲＣＱの各々は、１画素分の画像データを受ける。そして１画素分の画像データのＤ／Ａ変換を行い、１画素分の画像データに対応するデータ信号を出力する。このドライバセルＤＲＣ１〜ＤＲＣＱの各々は、データラッチ回路や、図１０（Ａ）のＤＡＣ（１画素分のＤＡＣ）や、図１０（Ｂ）（Ｃ）の出力部ＳＱを含むことができる。

そしてドライバセルＤＲＣ１〜ＤＲＣＱのＤ２方向での幅（ピッチ）をＷＤとした場合に、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、図１８（Ａ）に示すようにＱ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤとすることができる。

即ち本実施形態では、回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。従って、回路ブロックＣＢ１〜ＣＢＮの中の他の回路ブロック（例えばロジック回路ブロック、メモリブロック）からデータドライバブロックＤＢに対して入力される画像データの信号線は、Ｄ１方向に沿った配線となる。そしてドライバセルＤＲＣ１〜ＤＲＣＱは、Ｄ１方向に沿った画像データの信号線に接続するために、図１８（Ａ）に示すようにＤ２方向に沿って配置され、ＤＲＣ１〜ＤＲＣＱの各々は、１画素分の画像データの信号線に接続される。

そして回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、メモリ非内蔵の集積回路装置等では、例えばデータドライバＤＢのＤ２方向での幅を基準に決めることができる。従って、データドライバブロックＤＢのＤ２方向での幅を小さくして回路ブロックＣＢ１〜ＣＢＮの幅ＷＢを小さくするためには、幅ＷＢは、ドライバセルＤＲＣ１〜ＤＲＣＱを並べた幅であるＱ×ＷＤ程度にすることが望ましい。そして、配線領域等のためのマージンを考えると、幅ＷＢは、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤとなる。こうすれば、データドライバブロックＤＢのＤ２方向での幅を最小限に抑えて、回路ブロックＣＢ１〜ＣＢＮの幅ＷＢも小さくできるため、図２（Ｂ）のような細長の集積回路装置を提供できる。

なお、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）ＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、後述する１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、Ｄ２方向に沿って並ぶドライバセルＤＲＣ１〜ＤＲＣＱの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。例えばＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２である場合には、Ｑ＝２４０／（４×２）＝３０個になる。

また図１８（Ｂ）に示すように、データドライバブロックＤＢが、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂ（第１〜第ｍのデータドライバ）を含むようにしてもよい。このように複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）すれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図１８（Ｂ）ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。

図１８（Ｃ）に、ドライバセルＤＲＣの構成、配置の例を示す。１画素分の画像データを受けるドライバセルＤＲＣは、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のデータラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢを含む。各データラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢはラッチ信号がアクティブになると画像データをラッチする。またドライバセルＤＲＣは、図１０（Ａ）で説明したＲ用、Ｇ用、Ｂ用のＤＡＣＲ、ＤＡＣＧ、ＤＡＣＢを含む。また図１０（Ｂ）（Ｃ）で説明した出力部ＳＱを含む。

なおドライバセルＤＲＣの構成、配置は図１８（Ｃ）に限定されず、種々の変形実施が可能である。例えば低温ポリシリコンＴＦＴ用の表示ドライバ等で、図１０（Ｃ）のようにＲ用、Ｇ用、Ｂ用のデータ信号をマルチプレクスして表示パネルに送る場合には、１つの共用のＤＡＣを用いて、Ｒ用、Ｇ用、Ｂ用の画像データ（１画素分の画像データ）のＤ／Ａ変換を行うことができる。従ってこの場合には、図１８（Ｄ）に示すようにドライバセルＤＲＣは、図１０（Ａ）の構成の共用のＤＡＣを１つ含めばよい。また図１８（Ｃ）（Ｄ）では、Ｒ用の回路（ＤＬＡＴＲ、ＤＡＣＲ）、Ｇ用の回路（ＤＬＡＴＧ、ＤＡＣＧ）、Ｂ用の回路（ＤＬＡＴＢ、ＤＡＣＢ）が、Ｄ２（Ｄ４）方向に沿って配置されている。しかしながら図１８（Ｅ）に示すように、Ｒ用、Ｇ用、Ｂ用の回路を、Ｄ１（Ｄ３）方向に沿って配置するようにしてもよい。

４．５ メモリブロックの幅
メモリ内蔵の集積回路装置では、図１９（Ａ）に示すようにデータドライバブロックＤＢとメモリブロックＭＢをＤ１方向に隣接して配置することができる。

この点、図１（Ａ）の比較例では図２０（Ａ）に示すように、メモリブロックＭＢとデータドライバブロックＤＢは、信号の流れに合わせて、短辺方向であるＤ２方向に沿って配置される。このためＤ２方向での集積回路装置の幅が大きくなり、スリムな細長チップを実現することが難しい。また表示パネルの画素数、表示ドライバの仕様、メモリセルの構成等が変化し、メモリブロックＭＢやデータドライバブロックＤＢのＤ２方向での幅やＤ１方向での長さが変化すると、その影響が他の回路ブロックにも及んでしまい、設計が非効率化する。

これに対して図１９（Ａ）では、データドライバブロックＤＢとメモリブロックＭＢがＤ１方向に沿って配置されるため、Ｄ２方向での集積回路装置の幅Ｗを小さくできる。また表示パネルの画素数等が変化した場合には、メモリブロックを分割することなどで、これに対応できるため、設計を効率化できる。

また図２０（Ａ）の比較例では、ワード線ＷＬが長辺方向であるＤ１方向に沿って配置されるため、ワード線ＷＬでの信号遅延が大きくなり、画像データの読み出し速度が遅くなる。特にメモリセルに接続されるワード線ＷＬはポリシリコン層により形成されるため、この信号遅延の問題は深刻である。この場合、この信号遅延を低減するために、図２０（Ｂ）に示すようなバッファ回路５２０、５２２を設ける手法もある。しかしながら、この手法を採用するとその分だけ回路規模が大きくなり、コスト増を招く。

これに対して図１９（Ａ）では、メモリブロックＭＢ内において、ワード線ＷＬは短辺方向であるＤ２方向に沿って配線され、ビット線ＢＬは長辺方向であるＤ１方向に沿って配置される。また本実施形態では、Ｄ２方向での集積回路装置の幅Ｗは短い。従ってメモリブロックＭＢ内でのワード線ＷＬの長さを短くでき、ＷＬでの信号遅延を図２０（Ａ）の比較例に比べて格段に小さくできる。また図２０（Ｂ）に示すようなバッファ回路５２０、５２２を設けなくても済むため、回路面積も小さくできる。また図２０（Ａ）の比較例では、ホストからメモリの一部のアクセス領域にアクセスされた時においても、Ｄ１方向に長く寄生容量の大きいワード線ＷＬが選択されてしまうため、消費電力が大きくなる。これに対して本実施形態のようにＤ１方向にメモリをブロック分割する手法では、ホストアクセス時に、アクセス領域に対応するメモリブロックのワード線ＷＬだけが選択されるようになるため、低消費電力化を実現できる。

そして本実施形態では図１９（Ａ）に示すように、メモリブロックＭＢが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合に、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣとすることができる。ここで周辺回路部分とは、メモリセルアレイＭＡのＤ２やＤ４方向側に配置されたり、分割されたメモリセルアレイの間に配置される周辺回路（ローアドレスデコーダ、制御回路等）や配線領域などである。

図１９（Ａ）の配置では、ドライバセルＤＲＣ１〜ＤＲＣＱの幅Ｑ×ＷＤと、センスアンプブロックＳＡＢの幅を一致させることが望ましい。これらの幅が一致しないと、センスアンプブロックＳＡＢからの画像データの信号線を、ドライバセルＤＲＣ１〜ＤＲＣＱに接続する際に、これらの信号線の配線ピッチを変更しなければならなくなり、そのための無駄な配線領域が生じてしまう。

またメモリブロックＭＢはメモリセルアレイＭＡの他に、ローアドレスデコーダＲＤなどの周辺回路部分を有している。従って図１９（Ａ）においてメモリブロックＭＢの幅は、ドライバセルＤＲＣ１〜ＤＲＣＱの幅Ｑ×ＷＤに対して、周辺回路部分の幅ＷＰＣの分だけ大きくなる。

そして回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、メモリ内蔵の集積回路装置等では、メモリブロックＭＢのＤ２方向での幅を基準に決めることができる。従って、メモリブロックＭＢのＤ２方向での幅を小さくして回路ブロックＣＢ１〜ＣＢＮの幅ＷＢを小さくするためには、幅ＷＢは、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣとすることが望ましい。こうすれば、メモリブロックＭＢのＤ２方向での幅を最小限に抑えて、幅ＷＢを小さくできるため、図２（Ｂ）のような細長の集積回路装置を提供できる。

図１９（Ｂ）は、ドライバセルＤＲＣ１〜ＤＲＣＱとセンスアンプブロックＳＡＢの配置関係を示している。図１９（Ｂ）に示すように、１画素分の画像データを受けるドライバセルＤＲＣ１に対して、これに対応する１画素分のセンスアンプ（Ｒ用のセンスアンプＳＡＲ１０〜ＳＡＲ１５、Ｇ用のセンスアンプＳＡＧ１０〜ＳＡＧ１５、Ｂ用のセンスアンプＳＡＢ１０〜ＳＡＢ１５）が接続される。他のドライバセルＤＲＣ２〜ＤＲＣＱとセンスアンプの接続についても同様である。

そして図１９（Ｂ）に示すように、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ）のＤ２方向での幅をＷＰＣとし、１画素分の画像データのビット数をＰＤＢとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すことができる。ここで、Ｒ、Ｇ、Ｂの各々が６ビットである場合には、ＰＤＢ＝１８となる。

なお表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。

なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。また個数Ｐは、１ビット分の画像データを出力するセンスアンプの個数である。例えば、第１、第２のセンスアンプと、その出力に接続されるセレクタとにより、１ビット分の画像データを切り替えて出力する場合には、これらの第１、第２のセンスアンプとセレクタを合わせたものが、１ビット分の画像データを出力するセンスアンプに相当する。

図２１（Ａ）（Ｂ）にメモリブロックＭＢの詳細なレイアウト配置例を示す。図２１（Ａ）は、後述する横型セルの場合の配置例である。ＭＰＵ／ＬＣＤローアドレスデコーダＲＤは、ホストアクセス時のワード線選択制御と、データドライバブロック（ＬＣＤ）への出力時のワード線選択制御を行う。センスアンプブロックＳＡＢはデータドライバブロックへの出力時に、メモリセルアレイＭＡから読み出された画像データの信号の増幅を行い、画像データをデータドライバブロックに出力する。ＭＰＵライト／リード回路ＷＲは、ホストアクセス時に、メモリセルアレイＭＡのうちのアクセス対象となるメモリセル（アクセス領域）に画像データを書き込んだり、画像データを読み出す制御を行う。このＭＰＵライト／リード回路ＷＲは画像データの読み出しのためのセンスアンプを含むことができる。ＭＰＵカラムアドレスデコーダＣＤは、ホストアクセス時に、アクセス対象となるメモリセルに対応するビット線の選択制御を行う。制御回路ＣＣはメモリブロックＭＢ内の各回路ブロックの制御を行う。

図２１（Ｂ）は、後述する縦型セルの場合の配置例である。図２１（Ｂ）では、メモリセルアレイが第１のメモリセルアレイＭＡ１と第２のメモリセルアレイＭＡ２を含む。そしてメモリセルアレイＭＡ１とＭＡ２の間にＭＰＵ／ＬＣＤローアドレスデコーダＲＤが設けられている。またＭＰＵ／ＬＣＤローアドレスデコーダＲＤは、ホスト側からのアクセス時には、メモリセルアレイＭＡ１、ＭＡ２のいずれか一方のワード線の選択を行う。またデータドライバブロックへの画像データの出力時には、メモリセルアレイＭＡ１、ＭＡ２の両方のワード線の選択を行う。このようにすれば、ホストアクセス時に、アクセス対象となるメモリセルアレイのワード線だけを選択できるようになるため、常に両方のメモリセルアレイのワード線を選択する手法に比べて、ワード線での信号遅延や消費電力を低減できる。

そして図２１（Ａ）の場合にはメモリセルアレイＭＡのＤ２（又はＤ４）方向側に設けられ、図２１（Ｂ）の場合にはメモリセルアレイＭＡ１とＭＡ２の間に設けられるＭＰＵ／ＬＣＤローアドレスデコーダＲＤや制御回路ＣＣやその配線領域が、周辺回路部分になり、その幅がＷＰＣになる。

なお本実施形態ではドライバセルやセンスアンプの配置について、画素毎の配置を前提にして説明したが、サブピクセル毎の配置とする変形実施も可能である。またサブピクセルも、Ｒ、Ｇ、Ｂの３サブピクセル構成には限定されず、ＲＧＢ＋１（例えば白）の４サブピクセル構成であってもよい。

４．６ ＷＢとＷ１、Ｗ２の関係
本実施形態では図２２に示すように、出力側Ｉ／Ｆ領域１２のＤ２方向での幅Ｗ１は、０．１３ｍｍ≦Ｗ１≦０．４ｍｍとすることができる。また回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、０．６５ｍｍ≦ＷＢ≦１．２ｍｍとすることができる。また入力側Ｉ／Ｆ領域１４の幅Ｗ２は、０．１ｍｍ≦Ｗ２≦０．２ｍｍとすることができる。

例えば出力側Ｉ／Ｆ領域１２には、Ｄ２方向での段数が１段又は複数段となるパッドが配置される。そして図６（Ａ）に示すように、パッドの下に出力用トランジスタ、静電気保護素子用トランジスタ等を配置することで、出力側Ｉ／Ｆ領域１２の幅Ｗ１が最小限になるようにしている。従って、パッド幅（例えば０．１ｍｍ）やパッドピッチを考慮すると、０．１３ｍｍ≦Ｗ１≦０．４ｍｍとなる。

一方、入力側Ｉ／Ｆ領域１４では、Ｄ２方向での段数が１段となるパッドが配置される。そして図６（Ａ）に示すように、パッドの下に入力用トランジスタ、静電気保護素子用トランジスタ等を配置することで、入力側Ｉ／Ｆ領域１４の幅Ｗ２が最小限になるようにしている。従って、パッド幅やパッドピッチを考慮すると、０．１ｍｍ≦Ｗ２≦０．２ｍｍとなる。なお出力側Ｉ／Ｆ領域１２において、Ｄ２方向でのパッドの段数を複数段にするのは、パッドの下に配置すべきトランジスタの数（或いは大きさ）が、入力側Ｉ／Ｆ領域１４に比べて出力側Ｉ／Ｆ領域１２の方が多いからである。

また回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、図１８（Ａ）、図１９（Ａ）で説明したようにデータドライバブロックＤＢやメモリブロックＭＢのＤ２方向での幅を基準に決定される。また、細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮ上に、ロジック回路ブロックからのロジック信号や、階調電圧生成回路ブロックからの階調電圧信号や、電源配線を、グローバル配線により形成する必要がある。そして、これらの配線幅は合計で例えば０．８〜０．９ｍｍ程度になる。従って、これらを考慮すると、回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、０．６５ｍｍ≦ＷＢ≦１．２ｍｍとなる。

そしてＷ１＝０．４ｍｍ、Ｗ２＝０．２ｍｍであったとしても、０．６５ｍｍ≦ＷＢ≦１．２ｍｍであるため、ＷＢ＞Ｗ１＋Ｗ２が成り立つ。またＷ１、ＷＢ、Ｗ２が最も小さい値である場合には、Ｗ１＝０．１３ｍｍ、ＷＢ＝０．６５ｍｍ、Ｗ２＝０．１ｍｍとなり、集積回路装置の幅はＷ＝０．８８ｍｍ程度になる。従って、Ｗ＝０．８８ｍｍ＜２×ＷＢ＝１．３ｍｍが成り立つ。またＷ１、ＷＢ、Ｗ２が最も大きい値である場合には、Ｗ１＝０．４ｍｍ、ＷＢ＝１．２ｍｍ、Ｗ２＝０．２ｍｍとなり、集積回路装置の幅はＷ＝１．８ｍｍ程度になる。従って、Ｗ＝１．８ｍｍ＜２×ＷＢ＝２．４ｍｍが成り立つ。即ち、Ｗ＜２×ＷＢが成り立つことになる。そしてこのようにＷ＜２×ＷＢが成り立てば、図２（Ｂ）のような細長の集積回路装置を実現できるようになる。

本実施形態のようにパッドの下層に走査線を駆動するための出力用トランジスタを配置することで、走査ドライバブロックを含む集積回路装置１０のＷ１の幅を大幅に縮小させることができる。そのため、容易にＷ＜２×ＷＢを成り立たせることができるようになる。その結果、より一層スリムな集積回路装置を提供できるようになる。

５．メモリブロック、データドライバブロックの詳細
５．１ ブロック分割
図２３（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が６ビットであり、ＰＤＢ＝１８ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×１８ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×１８ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×１８ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。

そして図２３（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×１８）／４ビット分の画像データを記憶する。なお図２３（Ｂ）では、メモリブロックＭＢ１とＭＢ２でカラムアドレスデコーダＣＤ１２を共用し、メモリブロックＭＢ３とＭＢ４でカラムアドレスデコーダＣＤ３４を共用している。

５．２ １水平走査期間に複数回読み出し
図２３（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。

しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。

そこで本実施形態では、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用している。

例えば図２４ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられた図２５のデータドライバＤＲａ、ＤＲｂが含むデータラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてＤＲａ、ＤＲｂが含むＤ／Ａ変換回路が、ラッチされた画像データのＤ／Ａ変換を行い、ＤＲａ、ＤＲｂが含む出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すようにデータ信号出力線に出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。

なお図２４では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図２４では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。

図２４の手法によれば、図２５に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図２４では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図２５のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、図２（Ｂ）に示すような超スリムな細長チップの実現が可能になる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。

また図２３（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。

なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。

５．３ データドライバ、ドライバセルの配置
図２５にデータドライバと、データドライバが含むドライバセルの配置例を示す。図２５に示すように、データドライバブロックは、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂを含む。また各データドライバＤＲａ、ＤＲｂは、複数の３０個（広義にはＱ個）のドライバセルＤＲＣ１〜ＤＲＣ３０を含む。

データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図２４のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すようにデータ信号出力線に出力する。

一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図２４のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すようにデータ信号出力線に出力する。

このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。

なお前述のように、Ｄ２方向に沿って並ぶドライバセルＤＲＣ１〜ＤＲＣ３０の個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図２５の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。また前述のように、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図２５の場合には、ＨＰＮ＝２４０、ＰＤＢ＝１８、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×１８）／（４×２）＝５４０個になる。

５．４ メモリセル
図２６（Ａ）にメモリブロックが含むメモリセル（ＳＲＡＭ）の構成例を示す。このメモリセルは、転送トランジスタＴＲＡ１、ＴＲＡ２と、負荷トランジスタＴＲＡ３、ＴＲＡ４と、駆動トランジスタＴＲＡ５、ＴＲＡ６を含む。ワード線ＷＬがアクティブになると、転送トランジスタＴＲＡ１、ＴＲＡ２がオンになり、ノードＮＡ１、ＮＡ２への画像データの書き込みや、ノードＮＡ１、ＮＡ２からの画像データの読み出しが可能になる。また書き込まれた画像データは、トランジスタＴＲＡ３〜ＴＲＡ６により構成されるフリップフロップ回路によりノードＮＡ１、ＮＡ２に保持される。なお本実施形態のメモリセルは図２６（Ａ）の構成に限定されず、例えば負荷トランジスタＴＲＡ３、ＴＲＡ４として抵抗素子を使用したり、他のトランジスタを追加するなどの変形実施が可能である。

図２６（Ｂ）（Ｃ）にメモリセルのレイアウト例を示す。図２６（Ｂ）は横型セルのレイアウト例であり、図２６（Ｃ）は縦型セルのレイアウト例である。ここで横型セルは図２６（Ｂ）に示すように、各メモリセル内においてワード線ＷＬの方がビット線ＢＬ、ＸＢＬよりも長いセルである。一方、縦型セルは図２６（Ｃ）に示すように、各メモリセル内においてビット線ＢＬ、ＸＢＬの方がワード線ＷＬよりも長いセルである。なお図２６（Ｃ）のＷＬは、ポリシリコン層で形成され転送トランジスタＴＲＡ１、ＴＲＡ２に接続されるローカルなワード線であるが、ＷＬの信号遅延防止、電位安定化のためのメタル層のワード線を更に設けてもよい。

図２７に、メモリセルとして図２６（Ｂ）に示す横型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。なお図２７は、ドライバセル、メモリブロックのうち１画素に対応する部分を詳細に示している。

図２７に示すように１画素分の画像データを受けるドライバセルＤＲＣは、Ｒ用、Ｇ用、Ｂ用のデータラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢを含む。各データラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢはラッチ信号ＬＡＴ（ＬＡＴａ、ＬＡＴｂ）がアクティブになると画像データをラッチする。またドライバセルＤＲＣは、図１０（Ａ）で説明したＲ用、Ｇ用、Ｂ用のＤＡＣＲ、ＤＡＣＧ、ＤＡＣＢを含む。また図１０（Ｂ）（Ｃ）で説明した出力部ＳＱを含む。

センスアンプブロックＳＡＢのうち１画素に対応する部分は、Ｒ用のセンスアンプＳＡＲ０〜ＳＡＲ５と、Ｇ用のセンスアンプＳＡＧ０〜ＳＡＧ５と、Ｂ用のセンスアンプＳＡＢ０〜ＳＡＢ５を含む。そしてセンスアンプＳＡＲ０のＤ１方向側にＤ１方向に沿って並ぶメモリセルＭＣのビット線ＢＬ、ＸＢＬは、ＳＡＲ０に接続される。またセンスアンプＳＡＲ１のＤ１方向側にＤ１方向に沿って並ぶメモリセルＭＣのビット線ＢＬ、ＸＢＬは、ＳＡＲ１に接続される。他のセンスアンプとメモリセルの関係についても同様である。

ワード線ＷＬ１ａが選択されると、ＷＬ１ａに転送トランジスタのゲートが接続されるメモリセルＭＣからビット線ＢＬ、ＸＢＬに対して、画像データが読み出され、センスアンプＳＡＲ０〜ＳＡＲ５、ＳＡＧ０〜ＳＡＧ５、ＳＡＢ０〜ＳＡＢ５が信号の増幅動作を行う。そしてＤＬＡＴＲが、ＳＡＲ０〜ＳＡＲ５からの６ビットのＲ用の画像データＤ０Ｒ〜Ｄ５Ｒをラッチし、ＤＡＣＲが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＲを出力する。またＤＬＡＴＧが、ＳＡＧ０〜ＳＡＧ５からの６ビットのＧ用の画像データＤ０Ｇ〜Ｄ５Ｇをラッチし、ＤＡＣＧが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＧを出力する。またＤＬＡＴＢが、ＳＡＢ０〜ＳＡＢ５からの６ビットのＢ用の画像データＤ０Ｂ〜Ｄ５Ｂをラッチし、ＤＡＣＢが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＢを出力する。

そして図２７の構成の場合には、図２４に示す１水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第１の水平走査期間（第１の走査線の選択期間）においては、まずワード線ＷＬ１ａを選択して画像データの１回目の読み出しを行い、図２４のＡ５に示すように１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第１の水平走査期間においてワード線ＷＬ１ｂを選択して画像データの２回目の読み出しを行い、図２４のＡ６に示すように２回目のデータ信号ＤＡＴＡｂを出力する。また次の第２の水平走査期間（第２の走査線の選択期間）においては、まずワード線ＷＬ２ａを選択して画像データの１回目の読み出しを行い、１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第２の水平走査期間においてワード線ＷＬ２ｂを選択して画像データの２回目の読み出しを行い、２回目のデータ信号ＤＡＴＡｂを出力する。このように横型セルを用いる場合には、メモリブロック内において異なる複数のワード線（ＷＬ１ａ、ＷＬ１ｂ）を１水平走査期間において選択することで、１水平走査期間での複数回読み出しを実現できる。

図２８に、メモリセルとして図２６（Ｃ）に示す縦型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。縦型セルでは、Ｄ２方向での幅を横型セルに比べて短くできる。従ってＤ２方向でのメモリセルの個数を横型セルに比べて２倍にすることができる。そして縦型セルでは、カラム選択信号ＣＯＬａ、ＣＯＬｂを用いて、各センスアンプに接続するメモリセルの列を切り替える。

例えば図２８において、カラム選択信号ＣＯＬａがアクティブになると、センスアンプＳＡＲ０〜ＳＡＲ５のＤ１方向側にあるメモリセルＭＣのうち、カラムＣａ側のメモリセルＭＣが選択されて、センスアンプＳＡＲ０〜ＳＡＲ５に接続される。そしてこれらの選択されたメモリセルＭＣに記憶された画像データの信号が増幅されて、Ｄ０Ｒ〜Ｄ５Ｒとして出力される。一方、カラム選択信号ＣＯＬｂがアクティブになると、センスアンプＳＡＲ０〜ＳＡＲ５のＤ１方向側にあるメモリセルＭＣのうち、カラムＣｂ側のメモリセルＭＣが選択されて、センスアンプＳＡＲ０〜ＳＡＲ５に接続される。そしてこれらの選択されたメモリセルＭＣに記憶された画像データの信号が増幅されて、Ｄ０Ｒ〜Ｄ５Ｒとして出力される。他のセンスアンプに接続されるメモリセルの画像データの読み出しも同様である。

そして図２８の構成の場合には、図２４に示す１水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第１の水平走査期間においては、まずワード線ＷＬ１を選択し、カラム選択信号ＣＯＬａをアクティブにして、画像データの１回目の読み出しを行い、図２４のＡ５に示すように１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第１の水平走査期間において同じワード線ＷＬ１を選択し、カラム選択信号ＣＯＬｂをアクティブにして、画像データの２回目の読み出しを行い、図２４のＡ６に示すように２回目のデータ信号ＤＡＴＡｂを出力する。また次の第２の水平走査期間においては、ワード線ＷＬ２を選択し、カラム選択信号ＣＯＬａをアクティブにして、画像データの１回目の読み出しを行い、１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第２の水平走査期間において同じワード線ＷＬ２を選択し、カラム選択信号ＣＯＬｂをアクティブにして、画像データの２回目の読み出しを行い、２回目のデータ信号ＤＡＴＡｂを出力する。このように縦型セルの場合には、メモリブロック内において同じワード線を１水平走査期間において複数回選択することで、１水平走査期間での複数回読み出しを実現できる。

６．電子機器
図２９（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２９（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図２９（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２９（Ｂ）の画像処理コントローラ（表示コントローラ）４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

表示パネル４００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル４００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル４００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。

図２９（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２９（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

図１（Ａ）（Ｂ）（Ｃ）は本実施形態の比較例の説明図。 図２（Ａ）（Ｂ）は集積回路装置の実装についての説明図。 本実施形態の集積回路装置の構成例。 種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例。 図５（Ａ）（Ｂ）は本実施形態の集積回路装置の平面レイアウト例。 図６（Ａ）（Ｂ）は集積回路装置の断面図の例。 集積回路装置の回路構成例。 図８（Ａ）（Ｂ）（Ｃ）はデータドライバ、走査ドライバの構成例。 図９（Ａ）（Ｂ）は電源回路、階調電圧生成回路の構成例。 図１０（Ａ）（Ｂ）（Ｃ）はＤ／Ａ変換回路、出力回路の構成例。 図１１（Ａ）（Ｂ）は静電気保護素子の説明図。 図１２（Ａ）（Ｂ）（Ｃ）は比較例及び本実施形態における集積回路装置の断面構造の模式図。 本実施形態のパッドと静電気保護素子のレイアウト平面図の一例。 図１１（Ａ）の静電気保護素子とトランジスタの断面構造の一例。 図１１（Ｂ）の静電気保護素子とトランジスタの断面構造の一例。 図１６（Ａ）（Ｂ）はパッドとトランジスタの構成例。 図１７（Ａ）（Ｂ）は集積回路装置の幅についての説明図。 図１８（Ａ）〜（Ｅ）はデータドライバブロックの幅についての説明図。 図１９（Ａ）（Ｂ）はメモリブロックの幅についての説明図。 図２０（Ａ）（Ｂ）は比較例の説明図。 図２１（Ａ）（Ｂ）はメモリブロックの構成例。 Ｗ１、Ｗ２、ＷＢの関係についての説明図。 図２３（Ａ）（Ｂ）はメモリブロック、データドライバブロックの配置の説明図。 １水平走査期間に画像データを複数回読み出す手法の説明図。 データドライバ、ドライバセルの配置例。 図２６（Ａ）（Ｂ）（Ｃ）はメモリセルの構成例。 横型セルの場合のメモリブロック、ドライバセルの配置例。 縦型セルの場合のメモリブロック、ドライバセルの配置例。 図２９（Ａ）（Ｂ）は電子機器の構成例。

符号の説明

ＣＢ１〜ＣＢＮ 第１〜第Ｎの回路ブロック、１０ 集積回路装置、
１２ 出力側Ｉ／Ｆ領域、１４ 入力側Ｉ／Ｆ領域、２０ メモリ、
２２ メモリセルアレイ、２４ ローアドレスデコーダ、
２６ カラムアドレスデコーダ、２８ ライト／リード回路、
４０ ロジック回路、４２ 制御回路、４４ 表示タイミング制御回路、
４６ ホストインターフェース回路、４８ ＲＧＢインターフェース回路、
５０ データドライバ、５２ データラッチ回路、５４ Ｄ／Ａ変換回路、
５６ 出力回路、７０ 走査ドライバ、７２ シフトレジスタ、
７３ 走査アドレス生成回路、７４ アドレスデコーダ、７６ レベルシフタ、
７８ 出力回路、９０ 電源回路、９２ 昇圧回路、９４ レギュレータ回路、
９６ ＶＣＯＭ生成回路、９８ 制御回路、１１０ 階調電圧生成回路、
１１２ 選択用電圧生成回路、１１４ 階調電圧選択回路、１１６ 調整レジスタ

Claims (17)

1. 集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、
   パッドと、
   前記パッドと電気的に接続される静電気保護素子と、
   前記静電気保護素子によって保護されるトランジスタと、
   前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
   前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、
   前記第１〜第Ｎの回路ブロックの前記第２の方向と反対の第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域と、
   を含み、
   前記静電気保護素子を構成する不純物領域の一部又は全部と重なるように、該不純物領域の上層に前記パッドが配置され、
   前記不純物領域及び前記トランジスタのゲート電極を電気的に接続するための導電層、又は前記不純物領域及び前記トランジスタのドレイン領域を電気的に接続するための導電層が、
   前記パッドと電気的に接続されると共に、該不純物領域上に設けられた層間絶縁膜のコンタクトホールを介して該不純物領域と電気的に接続され、
   前記静電気保護素子及び前記トランジスタが、
   前記第１又は第２のインターフェース領域に形成され、
   前記第１〜第Ｎの回路ブロックは、
   データ線を駆動するための少なくとも１つのデータドライバブロックと、前記データドライバブロック以外の回路ブロックとを含み、
   前記第１のインターフェース領域、前記第１〜第Ｎの回路ブロック、前記第２のインターフェース領域の前記第２の方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合に、集積回路装置の前記第２の方向での幅Ｗは、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２であることを特徴とする集積回路装置。
2. 請求項１において、
   集積回路装置の前記第２の方向での幅Ｗは、Ｗ＜２×ＷＢであることを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記第１のインターフェース領域は、前記データドライバブロックの前記第２の方向側に、他の回路ブロックを介さずに配置され、
   前記第２のインターフェース領域は、前記データドライバブロックの前記第４の方向側に、他の回路ブロックを介さずに配置されることを特徴とする集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記データドライバブロックが含むデータドライバは、
   その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、
   前記ドライバセルの前記第２の方向での幅をＷＤとした場合に、前記第１〜第Ｎの回路ブロックの前記第２の方向での幅ＷＢは、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤであることを特徴とする集積回路装置。
5. 請求項４において、
   表示パネルの水平走査方向の画素数をＨＰＮとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとした場合に、
   前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）であることを特徴とする集積回路装置。
6. 請求項１乃至５のいずれかにおいて、
   前記第１〜第Ｎの回路ブロックは、
   画像データを記憶する少なくとも１つのメモリブロックを含み、
   前記データドライバブロックが含むデータドライバは、
   その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、
   前記ドライバセルの前記第２の方向での幅をＷＤとし、前記メモリブロックが含む周辺回路部分の前記第２の方向での幅をＷＰＣとした場合に、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣであることを特徴とする集積回路装置。
7. 請求項６において、
   表示パネルの水平走査方向の画素数をＨＰＮとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとした場合に、
   前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）であることを特徴とする集積回路装置。
8. 請求項６又は７において、
   前記メモリブロックと前記データドライバブロックは前記第１の方向に沿って隣接して配置されることを特徴とする集積回路装置。
9. 請求項６乃至８のいずれかにおいて、
   前記メモリブロックから隣接するデータドライバブロックに対して、前記メモリブロックに記憶される画像データが、１水平走査期間において複数回読み出されることを特徴とする集積回路装置。
10. 請求項１乃至９のいずれかにおいて、
    前記静電気保護素子が、
    ゲート制御トランジスタであり、
    前記不純物領域が、
    前記ゲート制御トランジスタのドレイン領域であることを特徴とする集積回路装置。
11. 静電気保護素子と該静電気保護素子によって保護されるトランジスタとを有する集積回路装置であって、
    前記静電気保護素子を構成する第１の不純物領域と前記トランジスタを構成する第２の不純物領域とが形成される基板と、
    前記第１及び第２の不純物領域上に形成され、前記第１の不純物領域上の第１のコンタクトホールと前記第２の不純物領域上の第２のコンタクトホールとを有する第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成され前記第１のコンタクトホールを介して前記第１の不純物領域と電気的に接続される第１導電層と、
    前記第１導電層上に形成され第３のコンタクトホールを有する第２層間絶縁膜と、
    パッドである金属層と、
    を含み、
    前記金属層が、
    少なくとも前記第３のコンタクトホールを介して前記第１導電層と電気的に接続されると共に、前記第１の不純物領域の一部又は全部と重なるように配置され、
    前記第２の不純物領域が、
    前記第２のコンタクトホールを介して前記第１導電層と電気的に接続されることを特徴とする集積回路装置。
12. 請求項１１において、
    前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、
    前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
    前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、
    前記第１〜第Ｎの回路ブロックの前記第２の方向と反対の第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含み、
    前記静電気保護素子及び前記トランジスタが、
    前記第１又は第２のインターフェース領域に形成され、
    前記第１〜第Ｎの回路ブロックは、
    データ線を駆動するための少なくとも１つのデータドライバブロックと、前記データドライバブロック以外の回路ブロックとを含み、
    前記第１のインターフェース領域、前記第１〜第Ｎの回路ブロック、前記第２のインターフェース領域の前記第２の方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合に、集積回路装置の前記第２の方向での幅Ｗは、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２であることを特徴とする集積回路装置。
13. 請求項１１又は１２において、
    前記静電気保護素子が、
    ゲート制御トランジスタであり、
    前記第１の不純物領域が、
    前記ゲート制御トランジスタのドレイン領域であることを特徴とする集積回路装置。
14. 静電気保護素子と該静電気保護素子によって保護されるトランジスタとを有する集積回路装置であって、
    前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、
    前記静電気保護素子を構成する第１の不純物領域が形成される基板と、
    前記第１の不純物領域及び前記トランジスタのゲート電極上に形成され、前記第１の不純物領域上の第１のコンタクトホールと前記ゲート電極上の第２のコンタクトホールとを有する第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成され前記第１のコンタクトホールを介して前記第１の不純物領域と電気的に接続される第１導電層と、
    前記第１導電層上に形成され第３のコンタクトホールを有する第２層間絶縁膜と、
    パッドである金属層と、
    前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
    前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、
    前記第１〜第Ｎの回路ブロックの前記第２の方向と反対の第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域と、
    を含み、
    前記金属層が、
    少なくとも前記第３のコンタクトホールを介して前記第１導電層と電気的に接続されると共に、第１の不純物領域の一部又は全部と重なるように配置され、
    前記ゲート電極が、
    前記第２のコンタクトホールを介して前記第１導電層と電気的に接続され、
    前記静電気保護素子及び前記トランジスタが、
    前記第１又は第２のインターフェース領域に形成され、
    前記第１〜第Ｎの回路ブロックは、
    データ線を駆動するための少なくとも１つのデータドライバブロックと、前記データドライバブロック以外の回路ブロックとを含み、
    前記第１のインターフェース領域、前記第１〜第Ｎの回路ブロック、前記第２のインターフェース領域の前記第２の方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合に、集積回路装置の前記第２の方向での幅Ｗは、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２であることを特徴とする集積回路装置。
15. 請求項１１乃至１４のいずれかにおいて、
    前記第２層間絶縁膜の上層に形成された１又は複数の導電層を介して、前記第２の不純物領域又は前記ゲート電極が、前記第１導電層と電気的に接続されることを特徴とする集積回路装置。
16. 請求項１乃至１５のいずれかにおいて、
    前記トランジスタが、
    前記静電気保護素子と並列に接続されることを特徴とする集積回路装置。
17. 請求項１乃至１６のいずれかに記載の集積回路装置と、
    前記集積回路装置により駆動される表示パネルと、
    を含むことを特徴とする電子機器。

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