JPH08236706A - 半導体集積回路素子およびその素子を組み込んだ半導体装置 - Google Patents
半導体集積回路素子およびその素子を組み込んだ半導体装置Info
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Abstract
(57)【要約】
【目的】 半導体集積回路素子の小型化。
【構成】 周辺にワイヤボンディング用パッドを有する
半導体集積回路素子であって、前記パッドの下方には回
路素子が形成されている。前記パッドと前記回路素子と
の間には多層に配線が設けられているとともに、前記上
下の配線間の層間絶縁膜は緩衝性材質で形成されてい
る。前記パッドの下方に形成される回路素子は、保護素
子と、Ｉ／Ｏバッファとからなっている。 【効果】 従来空き領域となっていたワイヤボンディン
グ用パッドの下方に保護素子とＩ／Ｏバッファを形成す
ることから、集積度が向上するとともに、保護素子とＩ
／Ｏバッファを形成するための独立した領域が不要とな
り、半導体集積回路素子の小型化が図れる。
半導体集積回路素子であって、前記パッドの下方には回
路素子が形成されている。前記パッドと前記回路素子と
の間には多層に配線が設けられているとともに、前記上
下の配線間の層間絶縁膜は緩衝性材質で形成されてい
る。前記パッドの下方に形成される回路素子は、保護素
子と、Ｉ／Ｏバッファとからなっている。 【効果】 従来空き領域となっていたワイヤボンディン
グ用パッドの下方に保護素子とＩ／Ｏバッファを形成す
ることから、集積度が向上するとともに、保護素子とＩ
／Ｏバッファを形成するための独立した領域が不要とな
り、半導体集積回路素子の小型化が図れる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路素子およ
びその素子を組み込んだ半導体装置に関し、特に半導体
集積回路素子の周辺部分に配設されるワイヤボンディン
グ用パッド部分の構造に関する。
びその素子を組み込んだ半導体装置に関し、特に半導体
集積回路素子の周辺部分に配設されるワイヤボンディン
グ用パッド部分の構造に関する。
【０００２】
【従来の技術】半導体集積回路素子（半導体チップ）の
周辺パッドセルは、ワイヤボンディング用のパッド、外
部とのインターフェースをとるＩ／Ｏバッファ、保護素
子から構成されている。前記、保護素子は前記パッドの
両脇に設けられている。
周辺パッドセルは、ワイヤボンディング用のパッド、外
部とのインターフェースをとるＩ／Ｏバッファ、保護素
子から構成されている。前記、保護素子は前記パッドの
両脇に設けられている。
【０００３】特願平2-281486号公報には、入力外部端子
（ボンディングパッド）と、インバータ回路からなる入
力段回路との間に、静電気破壊防止回路を配置した例が
記載されている。
（ボンディングパッド）と、インバータ回路からなる入
力段回路との間に、静電気破壊防止回路を配置した例が
記載されている。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
素子における周辺パッドセルにおいては、ワイヤボンデ
ィング用パッドの両脇に保護素子が配置される構造とな
っている。このため、周辺パッドセルのサイズは、ワイ
ヤボンディング用パッドのサイズよりも大幅に広くな
る。外部端子（ピン）が多い多ピンのＬＳＩの場合、ピ
ン数で半導体集積回路素子（半導体チップ）の大きさが
決まることがあり、チップサイズが大型化し、半導体集
積回路装置の小型化が妨げられることがある。
素子における周辺パッドセルにおいては、ワイヤボンデ
ィング用パッドの両脇に保護素子が配置される構造とな
っている。このため、周辺パッドセルのサイズは、ワイ
ヤボンディング用パッドのサイズよりも大幅に広くな
る。外部端子（ピン）が多い多ピンのＬＳＩの場合、ピ
ン数で半導体集積回路素子（半導体チップ）の大きさが
決まることがあり、チップサイズが大型化し、半導体集
積回路装置の小型化が妨げられることがある。
【０００５】従来の半導体集積回路素子においては、前
記ワイヤボンディング用パッドの真下には保護素子等の
回路素子が設けられず、空き領域となっている。これ
は、ワイヤボンディング用パッドに熱圧着や超音波ワイ
ヤボンディングによってワイヤを接続した場合、接続
時、ワイヤボンディング用パッド部分に大きな衝撃が加
わり、ワイヤボンディング用パッドの真下に回路素子を
設けておくと、前記衝撃によって回路素子か破損してし
まうためである。
記ワイヤボンディング用パッドの真下には保護素子等の
回路素子が設けられず、空き領域となっている。これ
は、ワイヤボンディング用パッドに熱圧着や超音波ワイ
ヤボンディングによってワイヤを接続した場合、接続
時、ワイヤボンディング用パッド部分に大きな衝撃が加
わり、ワイヤボンディング用パッドの真下に回路素子を
設けておくと、前記衝撃によって回路素子か破損してし
まうためである。
【０００６】しかし、本発明者は、前記ワイヤボンディ
ング用パッドの真下に多層に配線を設けるとともに、複
数の層間絶縁膜を衝撃を緩和する緩衝性のもので形成す
ること等によって、パッドの真下に回路素子を設けて
も、ワイヤボンディング時、回路素子の破損を防止でき
ることを突き止め本発明をなした。
ング用パッドの真下に多層に配線を設けるとともに、複
数の層間絶縁膜を衝撃を緩和する緩衝性のもので形成す
ること等によって、パッドの真下に回路素子を設けて
も、ワイヤボンディング時、回路素子の破損を防止でき
ることを突き止め本発明をなした。
【０００７】本発明の目的は、集積密度の高い半導体集
積回路素子を提供することにある。
積回路素子を提供することにある。
【０００８】本発明の他の目的は、小型化が達成できる
半導体集積回路素子を提供することにある。
半導体集積回路素子を提供することにある。
【０００９】本発明の他の目的は、半導体装置の小型化
を図ることにある。
を図ることにある。
【００１０】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明の半導体集積回路
素子は、周辺にワイヤボンディング用パッドを有する半
導体集積回路素子であって、前記パッドの下方には保護
素子とＩ／Ｏバッファとからなる回路素子が形成されて
いる。前記パッドと前記回路素子との間には多層に配線
が設けられているとともに、前記上下の配線間の絶縁膜
は緩衝性材質で形成されている。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明の半導体集積回路
素子は、周辺にワイヤボンディング用パッドを有する半
導体集積回路素子であって、前記パッドの下方には保護
素子とＩ／Ｏバッファとからなる回路素子が形成されて
いる。前記パッドと前記回路素子との間には多層に配線
が設けられているとともに、前記上下の配線間の絶縁膜
は緩衝性材質で形成されている。
【００１２】本発明の半導体装置は、半導体集積回路素
子と、前記半導体集積回路素子のパッドと外部端子とを
導電性のワイヤで接続してなる半導体装置であって、前
記半導体集積回路素子のパッドの下方の半導体部分に形
成された回路素子と、前記パッドと前記回路素子との間
に設けられた多層の配線と、前記上下の配線間に設けら
れた緩衝性材質で形成された層間絶縁膜とを有する構造
となっている。前記回路素子は保護素子およびＩ／Ｏバ
ッファ回路とからなっている。
子と、前記半導体集積回路素子のパッドと外部端子とを
導電性のワイヤで接続してなる半導体装置であって、前
記半導体集積回路素子のパッドの下方の半導体部分に形
成された回路素子と、前記パッドと前記回路素子との間
に設けられた多層の配線と、前記上下の配線間に設けら
れた緩衝性材質で形成された層間絶縁膜とを有する構造
となっている。前記回路素子は保護素子およびＩ／Ｏバ
ッファ回路とからなっている。
【００１３】
【作用】上記した手段によれば、本発明の半導体集積回
路素子は、従来空き領域となっていたワイヤボンディン
グ用パッドの下方に保護素子およびＩ／Ｏバッファ回路
を形成した構造となっていることから、集積度の高いも
のとなる。
路素子は、従来空き領域となっていたワイヤボンディン
グ用パッドの下方に保護素子およびＩ／Ｏバッファ回路
を形成した構造となっていることから、集積度の高いも
のとなる。
【００１４】本発明の半導体集積回路素子は、従来空き
領域となっていたワイヤボンディング用パッドの下方に
保護素子およびＩ／Ｏバッファ回路を形成した構造とな
っていることから、保護素子およびＩ／Ｏバッファ回路
を形成するための独立した領域が不要となり、小型化が
可能となる。
領域となっていたワイヤボンディング用パッドの下方に
保護素子およびＩ／Ｏバッファ回路を形成した構造とな
っていることから、保護素子およびＩ／Ｏバッファ回路
を形成するための独立した領域が不要となり、小型化が
可能となる。
【００１５】本発明の半導体集積回路素子は、パッド
と、パッドの下方に形成さた保護素子およびＩ／Ｏバッ
ファ回路との間に多層に配線が設けられているととも
に、前記上下の配線間の絶縁膜は緩衝性材質で形成され
ていることから、前記パッドにワイヤが接続されても接
続時の衝撃で保護素子およびＩ／Ｏバッファ回路が破損
されることがない。
と、パッドの下方に形成さた保護素子およびＩ／Ｏバッ
ファ回路との間に多層に配線が設けられているととも
に、前記上下の配線間の絶縁膜は緩衝性材質で形成され
ていることから、前記パッドにワイヤが接続されても接
続時の衝撃で保護素子およびＩ／Ｏバッファ回路が破損
されることがない。
【００１６】本発明の半導体装置は、パッドの下方の半
導体部分に回路素子を形成した小型化が可能な半導体集
積回路素子が組み込まれることから、小型化された半導
体集積回路素子の組み込みによって半導体装置の小型化
が達成できる。
導体部分に回路素子を形成した小型化が可能な半導体集
積回路素子が組み込まれることから、小型化された半導
体集積回路素子の組み込みによって半導体装置の小型化
が達成できる。
【００１７】また、本発明の半導体装置は、パッドの下
方の半導体部分に保護素子およびＩ／Ｏバッファ回路か
らなる回路素子を有する半導体集積回路素子のパッドに
ワイヤをボンディングした構造となっているが、前記パ
ッドと回路素子との間には、多層に配線が設けられてい
るとともに、前記上下の配線間の絶縁膜は緩衝性材質で
形成されていることから、前記パッドにワイヤが接続さ
れても接続時の衝撃で保護素子およびＩ／Ｏバッファ回
路が破損されることがなく、ワイヤボンディングの信頼
度の高い半導体装置となる。
方の半導体部分に保護素子およびＩ／Ｏバッファ回路か
らなる回路素子を有する半導体集積回路素子のパッドに
ワイヤをボンディングした構造となっているが、前記パ
ッドと回路素子との間には、多層に配線が設けられてい
るとともに、前記上下の配線間の絶縁膜は緩衝性材質で
形成されていることから、前記パッドにワイヤが接続さ
れても接続時の衝撃で保護素子およびＩ／Ｏバッファ回
路が破損されることがなく、ワイヤボンディングの信頼
度の高い半導体装置となる。
【００１８】
【実施例】以下図面を参照して本発明の一実施例につい
て説明する。図１は本発明の半導体集積回路素子におけ
るパッド部分の各部を示すレイアウト図、図２は図１の
Ａ−Ａ線に沿う拡大断面図、図３は入出力バッファセル
部の等価回路図、図４は本実施例の半導体集積回路素子
の模式的平面図、図５は本発明の半導体装置を示す模式
的断面図である。
て説明する。図１は本発明の半導体集積回路素子におけ
るパッド部分の各部を示すレイアウト図、図２は図１の
Ａ−Ａ線に沿う拡大断面図、図３は入出力バッファセル
部の等価回路図、図４は本実施例の半導体集積回路素子
の模式的平面図、図５は本発明の半導体装置を示す模式
的断面図である。
【００１９】本実施例では、ゲートアレイを構成した半
導体集積回路素子に本発明を適用した例について説明す
る。半導体集積回路素子１は、図４に示すように、矩形
状となるとともに、周辺部分にワイヤボンディング用の
パッド２を有し、中央部分にゲートアレイ部３を有して
いる。半導体集積回路素子１はシリコン半導体基板によ
って形成されている。
導体集積回路素子に本発明を適用した例について説明す
る。半導体集積回路素子１は、図４に示すように、矩形
状となるとともに、周辺部分にワイヤボンディング用の
パッド２を有し、中央部分にゲートアレイ部３を有して
いる。半導体集積回路素子１はシリコン半導体基板によ
って形成されている。
【００２０】半導体集積回路素子１の周辺には、周辺パ
ッドセルが配置される。周辺パッドセルは、図３に示す
ように、ワイヤボンディング用のパッド２と、保護素子
４と、Ｉ／Ｏバッファ回路５とからなっている。パッド
２は、たとえば、１辺が１００μｍ程度となる正方形か
らなり、数μｍ前後の厚さのアルミニウムで形成されて
いる。
ッドセルが配置される。周辺パッドセルは、図３に示す
ように、ワイヤボンディング用のパッド２と、保護素子
４と、Ｉ／Ｏバッファ回路５とからなっている。パッド
２は、たとえば、１辺が１００μｍ程度となる正方形か
らなり、数μｍ前後の厚さのアルミニウムで形成されて
いる。
【００２１】保護素子４はＰチャンネルＭＯＳ６のドレ
インとゲートを短絡させたダイオード７と、Ｎチャンネ
ルＭＯＳ８のゲートとソースを短絡させたダイオード９
とからなっている。また、Ｉ／Ｏバッファ回路５は、Ｐ
チャンネルＭＯＳ６とＮチャンネルＭＯＳ８を組み合わ
せたインバータ回路となり、出力端子（ＯＵＴ）１５を
介して内部のゲートアレイセルに接続される。なお、前
記保護素子４およびＩ／Ｏバッファ回路５は電源電位Ｖ
ｃｃおよび接地電位Ｖｓｓに接続される。
インとゲートを短絡させたダイオード７と、Ｎチャンネ
ルＭＯＳ８のゲートとソースを短絡させたダイオード９
とからなっている。また、Ｉ／Ｏバッファ回路５は、Ｐ
チャンネルＭＯＳ６とＮチャンネルＭＯＳ８を組み合わ
せたインバータ回路となり、出力端子（ＯＵＴ）１５を
介して内部のゲートアレイセルに接続される。なお、前
記保護素子４およびＩ／Ｏバッファ回路５は電源電位Ｖ
ｃｃおよび接地電位Ｖｓｓに接続される。
【００２２】本実施例では、図１および図２に示すよう
に、前記パッド２の下方の半導体部分に前記保護素子４
およびＩ／Ｏバッファ回路５が形成される。保護素子４
およびＩ／Ｏバッファ回路５からなる回路素子と、パッ
ド２との間には、図２に示すように、配線１６が多層に
形成されている。配線１６は２層となり、パッド２と同
様にアルミニウムで形成されている。パッド２も配線と
なることからＡＬ３と呼称し、パッド２の下層の配線１
６をＡＬ２，ＡＬ１と呼称する。ＡＬ１は、図２に示す
ように、ＰチャンネルＭＯＳ６およびＮチャンネルＭＯ
Ｓ８の各導電型領域のコンタクト電極となる。ＡＬ１の
各導電型領域とのコンタクト部分は、図１ではＣＯＮＴ
で示す部分である。ＡＬ２はＡＬ１とＡＬ３（パッド
２）とを電気的接続する配線１６であって、図１のＴＣ
１を介してＡＬ１に接続され、ＴＣ２を介してＡＬ３
（パッド２）に接続される。
に、前記パッド２の下方の半導体部分に前記保護素子４
およびＩ／Ｏバッファ回路５が形成される。保護素子４
およびＩ／Ｏバッファ回路５からなる回路素子と、パッ
ド２との間には、図２に示すように、配線１６が多層に
形成されている。配線１６は２層となり、パッド２と同
様にアルミニウムで形成されている。パッド２も配線と
なることからＡＬ３と呼称し、パッド２の下層の配線１
６をＡＬ２，ＡＬ１と呼称する。ＡＬ１は、図２に示す
ように、ＰチャンネルＭＯＳ６およびＮチャンネルＭＯ
Ｓ８の各導電型領域のコンタクト電極となる。ＡＬ１の
各導電型領域とのコンタクト部分は、図１ではＣＯＮＴ
で示す部分である。ＡＬ２はＡＬ１とＡＬ３（パッド
２）とを電気的接続する配線１６であって、図１のＴＣ
１を介してＡＬ１に接続され、ＴＣ２を介してＡＬ３
（パッド２）に接続される。
【００２３】図１において、最外周の破線枠で示される
矩形部分がパッド２、すなわち、ＡＬ３であり、その内
側の二点鎖線枠の矩形部分が配線１６（ＡＬ２）であ
る。また、二点鎖線枠の内側の太い実線で囲まれる領域
が、パッド２（ＡＬ３）と配線１６（ＡＬ２）との接続
部分、すなわち、コンタクト部分（ＴＣ２）である。
矩形部分がパッド２、すなわち、ＡＬ３であり、その内
側の二点鎖線枠の矩形部分が配線１６（ＡＬ２）であ
る。また、二点鎖線枠の内側の太い実線で囲まれる領域
が、パッド２（ＡＬ３）と配線１６（ＡＬ２）との接続
部分、すなわち、コンタクト部分（ＴＣ２）である。
【００２４】また、太い実線で囲まれる領域の左側半分
に保護素子４が形成され、右側半分にＩ／Ｏバッファ回
路５が形成されている。太い実線で囲まれる領域の上側
半分にＰチャンネルＭＯＳ６が形成され、下側半分にＮ
チャンネルＭＯＳ８が形成されている。ハッチングを施
した部分がゲート（ファーストゲート：ＦＧ）２０であ
る。また、保護素子４とＩ／Ｏバッファ回路５を接続す
る接続部２１および内部セルとＩ／Ｏバッファ回路５と
を接続する接続部２２もＡＬ１で形成されている。な
お、図１における実線部分はロコス（ｌｏｃｏｓ：Ｌ）
の縁を示すものである。
に保護素子４が形成され、右側半分にＩ／Ｏバッファ回
路５が形成されている。太い実線で囲まれる領域の上側
半分にＰチャンネルＭＯＳ６が形成され、下側半分にＮ
チャンネルＭＯＳ８が形成されている。ハッチングを施
した部分がゲート（ファーストゲート：ＦＧ）２０であ
る。また、保護素子４とＩ／Ｏバッファ回路５を接続す
る接続部２１および内部セルとＩ／Ｏバッファ回路５と
を接続する接続部２２もＡＬ１で形成されている。な
お、図１における実線部分はロコス（ｌｏｃｏｓ：Ｌ）
の縁を示すものである。
【００２５】このように本実施例では、パッド２の下に
保護素子４およびＩ／Ｏバッファ回路５が形成されてい
る。
保護素子４およびＩ／Ｏバッファ回路５が形成されてい
る。
【００２６】つぎに、図２を参照しながらパッド２の下
に保護素子４が形成されている構造について説明する。
半導体集積回路素子１は、ｐ- 型のシリコン基板３０を
基に形成されている。シリコン基板３０の主面（上面）
の表層部には、ＰチャンネルＭＯＳ６およびＮチャンネ
ルＭＯＳ８が並んで形成されている。そして、一対のＰ
チャンネルＭＯＳ６およびＮチャンネルＭＯＳ８を利用
して、保護素子４やＩ／Ｏバッファ回路５が形成され
る。
に保護素子４が形成されている構造について説明する。
半導体集積回路素子１は、ｐ- 型のシリコン基板３０を
基に形成されている。シリコン基板３０の主面（上面）
の表層部には、ＰチャンネルＭＯＳ６およびＮチャンネ
ルＭＯＳ８が並んで形成されている。そして、一対のＰ
チャンネルＭＯＳ６およびＮチャンネルＭＯＳ８を利用
して、保護素子４やＩ／Ｏバッファ回路５が形成され
る。
【００２７】ＰチャンネルＭＯＳ６は、シリコン基板３
０の表層部に設けられたｎ導電型となるｎウェル３１
と、このｎウェル３１の表層部に所定の間隔離して設け
られたｐ+ 型のドレイン領域３２およびソース領域３３
と、ドレイン領域３２とソース領域３３との間のシリコ
ン基板３０の主面に設けられたゲート絶縁膜３４と、こ
のゲート絶縁膜３４上に設けられたポリシリコンからな
るゲート２０とからなっている。
０の表層部に設けられたｎ導電型となるｎウェル３１
と、このｎウェル３１の表層部に所定の間隔離して設け
られたｐ+ 型のドレイン領域３２およびソース領域３３
と、ドレイン領域３２とソース領域３３との間のシリコ
ン基板３０の主面に設けられたゲート絶縁膜３４と、こ
のゲート絶縁膜３４上に設けられたポリシリコンからな
るゲート２０とからなっている。
【００２８】ＮチャンネルＭＯＳ８は、シリコン基板３
０の表層部に所定の間隔離して設けられたｎ+ 型のドレ
イン領域３７およびソース領域３８と、ドレイン領域３
７とソース領域３８との間のシリコン基板３０の主面に
設けられたゲート絶縁膜３９と、このゲート絶縁膜３９
上に設けられたポリシリコンからなるゲート２０とから
なっている。
０の表層部に所定の間隔離して設けられたｎ+ 型のドレ
イン領域３７およびソース領域３８と、ドレイン領域３
７とソース領域３８との間のシリコン基板３０の主面に
設けられたゲート絶縁膜３９と、このゲート絶縁膜３９
上に設けられたポリシリコンからなるゲート２０とから
なっている。
【００２９】ＰチャンネルＭＯＳ６やＮチャンネルＭＯ
Ｓ８が設けられないシリコン基板３０の主面には、ロコ
ス膜４０が設けられている。ＡＬ１，ＡＬ２，ＡＬ３の
各間に設けられる層間絶縁膜４３は、特に限定はされな
いが２層（層間絶縁膜４３ａ，４３ｂ）となっている。
各層間絶縁膜４３ａ，４３ｂは、ＳｉＯ2膜，Ｓｉ3Ｎ4
膜，ポリイミド樹脂膜等で形成される。本実施例では、
パッド２にワイヤボンディングする際の衝撃を緩和する
ために、前記層間絶縁膜４３ａ，４３ｂは厚くするとと
もに、弾力性に富んだもので形成される。たとえば、層
間絶縁膜４３ａはＢＰＳＧで形成されるとともに、厚さ
は０．５〜１．０μｍ程度となり、層間絶縁膜４３ｂは
ＨＬＤで形成されるとともに、厚さは０．５〜１．０μ
ｍ程度となっている。
Ｓ８が設けられないシリコン基板３０の主面には、ロコ
ス膜４０が設けられている。ＡＬ１，ＡＬ２，ＡＬ３の
各間に設けられる層間絶縁膜４３は、特に限定はされな
いが２層（層間絶縁膜４３ａ，４３ｂ）となっている。
各層間絶縁膜４３ａ，４３ｂは、ＳｉＯ2膜，Ｓｉ3Ｎ4
膜，ポリイミド樹脂膜等で形成される。本実施例では、
パッド２にワイヤボンディングする際の衝撃を緩和する
ために、前記層間絶縁膜４３ａ，４３ｂは厚くするとと
もに、弾力性に富んだもので形成される。たとえば、層
間絶縁膜４３ａはＢＰＳＧで形成されるとともに、厚さ
は０．５〜１．０μｍ程度となり、層間絶縁膜４３ｂは
ＨＬＤで形成されるとともに、厚さは０．５〜１．０μ
ｍ程度となっている。
【００３０】前記層間絶縁膜４３と配線１６とによっ
て、保護素子４とＩ／Ｏバッファ回路５からなる回路素
子４４がパッド２の下方に形成される。
て、保護素子４とＩ／Ｏバッファ回路５からなる回路素
子４４がパッド２の下方に形成される。
【００３１】このような半導体集積回路素子１は、半導
体装置の製造においてパッケージ内に組み込まれる。図
５は前記半導体集積回路素子１を組み込んだ半導体装置
４５を示す模式的断面図である。半導体装置４５は、レ
ジンで形成されたパッケージ４６と、このパッケージ４
６内の支持板４７上に固定される半導体集積回路素子１
と、前記パッケージ４６の周面においてパッケージ４６
の内外に亘って延在する複数のリード４７と、前記半導
体集積回路素子１の周辺に設けられたパッド２と前記リ
ード４７の内端を接続する導電性のワイヤ４８とからな
っている。
体装置の製造においてパッケージ内に組み込まれる。図
５は前記半導体集積回路素子１を組み込んだ半導体装置
４５を示す模式的断面図である。半導体装置４５は、レ
ジンで形成されたパッケージ４６と、このパッケージ４
６内の支持板４７上に固定される半導体集積回路素子１
と、前記パッケージ４６の周面においてパッケージ４６
の内外に亘って延在する複数のリード４７と、前記半導
体集積回路素子１の周辺に設けられたパッド２と前記リ
ード４７の内端を接続する導電性のワイヤ４８とからな
っている。
【００３２】前記パッド２にはワイヤ４８が接続されて
いるが、このワイヤ４８の接続によるパッド２の下方の
回路素子４４の損傷は起きない。すなわち、パッド２に
ワイヤ４８を超音波ワイヤボンディング法や熱圧着法に
よって接続した場合、パッド２やパッド２の下方部分に
は圧着による衝撃が加わる。しかし、本実施例の半導体
集積回路素子１は、パッド２の直ぐ下には、多層に亘っ
て配線および層間絶縁膜が設けられていることと、特に
層間絶縁膜が緩衝材として作用することから、半導体部
分に大きな衝撃が加わらず、回路素子の破損は発生しな
くなり、半導体装置のワイヤボンディングによる信頼度
が高くなる。なお、配線は圧着によって破損し難いアル
ミニウムによって形成されていることから、ワイヤボン
ディング時の衝撃による配線の断線化も発生しない。
いるが、このワイヤ４８の接続によるパッド２の下方の
回路素子４４の損傷は起きない。すなわち、パッド２に
ワイヤ４８を超音波ワイヤボンディング法や熱圧着法に
よって接続した場合、パッド２やパッド２の下方部分に
は圧着による衝撃が加わる。しかし、本実施例の半導体
集積回路素子１は、パッド２の直ぐ下には、多層に亘っ
て配線および層間絶縁膜が設けられていることと、特に
層間絶縁膜が緩衝材として作用することから、半導体部
分に大きな衝撃が加わらず、回路素子の破損は発生しな
くなり、半導体装置のワイヤボンディングによる信頼度
が高くなる。なお、配線は圧着によって破損し難いアル
ミニウムによって形成されていることから、ワイヤボン
ディング時の衝撃による配線の断線化も発生しない。
【００３３】本実施例の半導体集積回路素子は、従来空
き領域となっていたワイヤボンディング用パッドの下方
に保護素子およびＩ／Ｏバッファ回路を形成した構造と
なっていることから、集積度の向上が達成されるという
効果が得られる。
き領域となっていたワイヤボンディング用パッドの下方
に保護素子およびＩ／Ｏバッファ回路を形成した構造と
なっていることから、集積度の向上が達成されるという
効果が得られる。
【００３４】また、本実施例の半導体集積回路素子は、
従来空き領域となっていたワイヤボンディング用パッド
の下方に保護素子およびＩ／Ｏバッファ回路を形成した
構造となっていることから、保護素子およびＩ／Ｏバッ
ファ回路を形成するための独立した領域が不要となり、
小型化が達成されるという効果が得られる。
従来空き領域となっていたワイヤボンディング用パッド
の下方に保護素子およびＩ／Ｏバッファ回路を形成した
構造となっていることから、保護素子およびＩ／Ｏバッ
ファ回路を形成するための独立した領域が不要となり、
小型化が達成されるという効果が得られる。
【００３５】また、本実施例の半導体集積回路素子は、
パッドと、パッドの下方に形成された保護素子およびＩ
／Ｏバッファ回路との間に多層に配線が設けられている
とともに、前記上下の配線間の絶縁膜は緩衝性材質で形
成されていることから、前記パッドにワイヤが接続され
ても接続時の衝撃で保護素子およびＩ／Ｏバッファ回路
が破損されることがなく、ワイヤボンディングにおける
信頼度の向上が達成されるという効果が得られる。
パッドと、パッドの下方に形成された保護素子およびＩ
／Ｏバッファ回路との間に多層に配線が設けられている
とともに、前記上下の配線間の絶縁膜は緩衝性材質で形
成されていることから、前記パッドにワイヤが接続され
ても接続時の衝撃で保護素子およびＩ／Ｏバッファ回路
が破損されることがなく、ワイヤボンディングにおける
信頼度の向上が達成されるという効果が得られる。
【００３６】本実施例の半導体装置は、パッドの下方の
半導体部分に回路素子を形成した小型化が可能な半導体
集積回路素子が組み込まれることから、小型化された半
導体集積回路素子の組み込みによって半導体装置の小型
化が達成できるという効果が得られる。
半導体部分に回路素子を形成した小型化が可能な半導体
集積回路素子が組み込まれることから、小型化された半
導体集積回路素子の組み込みによって半導体装置の小型
化が達成できるという効果が得られる。
【００３７】また、本実施例の半導体装置は、パッドの
下方の半導体部分に保護素子およびＩ／Ｏバッファ回路
からなる回路素子を有する半導体集積回路素子のパッド
にワイヤをボンディングした構造となっているが、前記
パッドと回路素子との間には、多層に配線が設けられて
いるとともに、前記上下の配線間の絶縁膜は緩衝性材質
で形成されていることから、前記パッドにワイヤが接続
されても接続時の衝撃で保護素子およびＩ／Ｏバッファ
回路が破損されることがなく、ワイヤボンディングの信
頼度の高い半導体装置となるという効果が得られる。
下方の半導体部分に保護素子およびＩ／Ｏバッファ回路
からなる回路素子を有する半導体集積回路素子のパッド
にワイヤをボンディングした構造となっているが、前記
パッドと回路素子との間には、多層に配線が設けられて
いるとともに、前記上下の配線間の絶縁膜は緩衝性材質
で形成されていることから、前記パッドにワイヤが接続
されても接続時の衝撃で保護素子およびＩ／Ｏバッファ
回路が破損されることがなく、ワイヤボンディングの信
頼度の高い半導体装置となるという効果が得られる。
【００３８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
パッドの下方に形成される回路素子は保護素子だけでも
よい。図６はパッド２の四隅の下方の半導体部分にそれ
ぞれ保護素子４を形成した例を示すものである。この実
施例の場合も、半導体集積回路素子の集積度向上，小型
化が達成できる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
パッドの下方に形成される回路素子は保護素子だけでも
よい。図６はパッド２の四隅の下方の半導体部分にそれ
ぞれ保護素子４を形成した例を示すものである。この実
施例の場合も、半導体集積回路素子の集積度向上，小型
化が達成できる。
【００３９】また、本発明においては、パッド２の下方
の回路素子は、前記保護素子やＩ／Ｏバッファ回路以外
のものであっても良いことは勿論である。
の回路素子は、前記保護素子やＩ／Ｏバッファ回路以外
のものであっても良いことは勿論である。
【００４０】また、前記実施例では配線はパッドを含め
ても３層であるが、さらに多層とすれば、ワイヤボンデ
ィング時の衝撃による回路素子の損傷の防止効果は高く
なる。
ても３層であるが、さらに多層とすれば、ワイヤボンデ
ィング時の衝撃による回路素子の損傷の防止効果は高く
なる。
【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるゲート
アレイを形成した半導体集積回路素子およびその素子を
組み込んだ半導体装置に適用した場合について説明した
が、それに限定されるものではない。本発明は少なくと
もパッドを有する半導体集積回路素子には適用できる。
なされた発明をその背景となった利用分野であるゲート
アレイを形成した半導体集積回路素子およびその素子を
組み込んだ半導体装置に適用した場合について説明した
が、それに限定されるものではない。本発明は少なくと
もパッドを有する半導体集積回路素子には適用できる。
【００４２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。本発明の半導体集積回路素子は、従
来空き領域となっているパッドの真下の領域に保護素子
やＩ／Ｏバッファ回路等の回路素子を形成することか
ら、集積度の向上や半導体集積回路素子の小型化を図る
ことができる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。本発明の半導体集積回路素子は、従
来空き領域となっているパッドの真下の領域に保護素子
やＩ／Ｏバッファ回路等の回路素子を形成することか
ら、集積度の向上や半導体集積回路素子の小型化を図る
ことができる。
【００４３】本発明の半導体装置は、パッドの下方の半
導体部分に回路素子を形成した小型化が可能な半導体集
積回路素子が組み込まれることから、小型化された半導
体集積回路素子の組み込みによって半導体装置の小型化
が達成できるという効果が得られる。
導体部分に回路素子を形成した小型化が可能な半導体集
積回路素子が組み込まれることから、小型化された半導
体集積回路素子の組み込みによって半導体装置の小型化
が達成できるという効果が得られる。
【図１】本発明の半導体集積回路素子におけるパッド部
分の各部を示すレイアウト図である。
分の各部を示すレイアウト図である。
【図２】図１のＡ−Ａ線に沿う拡大断面図である。
【図３】入出力バッファセル部の等価回路図である。
【図４】本実施例の半導体集積回路素子の模式的平面図
である。
である。
【図５】本発明の一実施例による半導体装置の模式的断
面図である。
面図である。
【図６】本発明の他の実施例による半導体集積回路素子
のパッドと保護回路との相関を示すレイアウト図であ
る。
のパッドと保護回路との相関を示すレイアウト図であ
る。
１…半導体集積回路素子、２…パッド、３…ゲートアレ
イ部、４…保護素子、５…Ｉ／Ｏバッファ回路、６…Ｐ
チャンネルＭＯＳ、７…ダイオード、８…Ｎチャンネル
ＭＯＳ、９…ダイオード、１５…出力端子、１６…配
線、２０…ゲート、２１，２２…接続部、３０…シリコ
ン基板、３１…ｎウェル、３２…ドレイン領域、３３…
ソース領域、３４…ゲート絶縁膜、３７…ドレイン領
域、３８…ソース領域、３９…ゲート絶縁膜、４０…ロ
コス膜、４３，４３ａ，４３ｂ…層間絶縁膜、４４…回
路素子、４５…半導体装置、４６…パッケージ、４７…
リード、４８…ワイヤ。
イ部、４…保護素子、５…Ｉ／Ｏバッファ回路、６…Ｐ
チャンネルＭＯＳ、７…ダイオード、８…Ｎチャンネル
ＭＯＳ、９…ダイオード、１５…出力端子、１６…配
線、２０…ゲート、２１，２２…接続部、３０…シリコ
ン基板、３１…ｎウェル、３２…ドレイン領域、３３…
ソース領域、３４…ゲート絶縁膜、３７…ドレイン領
域、３８…ソース領域、３９…ゲート絶縁膜、４０…ロ
コス膜、４３，４３ａ，４３ｂ…層間絶縁膜、４４…回
路素子、４５…半導体装置、４６…パッケージ、４７…
リード、４８…ワイヤ。
Claims (4)
- 【請求項１】 周辺にワイヤボンディング用パッドを有
する半導体集積回路素子であって、前記パッドの下方の
半導体部分には回路素子が設けられていることを特徴と
する半導体集積回路素子。 - 【請求項２】 前記パッドと前記回路素子との間には多
層に配線が設けられているとともに、前記上下の配線間
の層間絶縁膜は緩衝性材質で形成されていることを特徴
とする請求項１記載の半導体集積回路素子。 - 【請求項３】 前記パッドの下方に形成される回路素子
は、保護素子と、Ｉ／Ｏバッファとからなっていること
を特徴とする請求項１記載の半導体集積回路素子。 - 【請求項４】 半導体集積回路素子と、前記半導体集積
回路素子のパッドと外部端子とを導電性のワイヤで接続
してなる半導体装置であって、前記半導体集積回路素子
のパッドの下方の半導体部分に形成された回路素子と、
前記パッドと前記回路素子との間に設けられた多層の配
線と、前記上下の配線間に設けられた緩衝性材質で形成
された層間絶縁膜とを有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7041774A JPH08236706A (ja) | 1995-03-01 | 1995-03-01 | 半導体集積回路素子およびその素子を組み込んだ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7041774A JPH08236706A (ja) | 1995-03-01 | 1995-03-01 | 半導体集積回路素子およびその素子を組み込んだ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236706A true JPH08236706A (ja) | 1996-09-13 |
Family
ID=12617733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7041774A Pending JPH08236706A (ja) | 1995-03-01 | 1995-03-01 | 半導体集積回路素子およびその素子を組み込んだ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08236706A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358302A (ja) * | 2000-06-14 | 2001-12-26 | Nec Microsystems Ltd | 半導体装置 |
| JP2002083872A (ja) * | 2000-06-22 | 2002-03-22 | Hitachi Ltd | 半導体集積回路 |
| WO2005083767A1 (ja) * | 2004-02-26 | 2005-09-09 | Renesas Technology Corp. | 半導体装置 |
| KR100631917B1 (ko) * | 2000-08-08 | 2006-10-04 | 삼성전자주식회사 | 반도체 장치의 패드 주변회로 레이아웃 구조 |
| US7148575B2 (en) | 2004-02-09 | 2006-12-12 | Nec Electronics Corporation | Semiconductor device having bonding pad above low-k dielectric film |
| JP2007043036A (ja) * | 2005-06-30 | 2007-02-15 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2008199032A (ja) * | 2005-06-30 | 2008-08-28 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| US7642653B2 (en) | 2006-10-24 | 2010-01-05 | Denso Corporation | Semiconductor device, wiring of semiconductor device, and method of forming wiring |
-
1995
- 1995-03-01 JP JP7041774A patent/JPH08236706A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4746734B2 (ja) * | 2000-06-14 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| US8139327B2 (en) | 2000-06-22 | 2012-03-20 | Renesas Electronics Corporation | Semiconductor integrated circuit |
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| US7148575B2 (en) | 2004-02-09 | 2006-12-12 | Nec Electronics Corporation | Semiconductor device having bonding pad above low-k dielectric film |
| US7701063B2 (en) | 2004-02-26 | 2010-04-20 | Renesas Technology Corp. | Semiconductor device |
| US8178981B2 (en) | 2004-02-26 | 2012-05-15 | Renesas Electronics Corporation | Semiconductor device |
| WO2005083767A1 (ja) * | 2004-02-26 | 2005-09-09 | Renesas Technology Corp. | 半導体装置 |
| JP2008199032A (ja) * | 2005-06-30 | 2008-08-28 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2007043036A (ja) * | 2005-06-30 | 2007-02-15 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| US7642653B2 (en) | 2006-10-24 | 2010-01-05 | Denso Corporation | Semiconductor device, wiring of semiconductor device, and method of forming wiring |
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