JP2002083872A - 半導体集積回路 - Google Patents
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Abstract
(57)【要約】
【課題】 外部電源電圧を降圧するレギュレータを内蔵
することによるチップ面積の増大を抑え且つ降圧電圧の
安定化を実現できる半導体集積回路を提供する。 【解決手段】 外部電源電圧（Ｖｅｘｔ）よりも低い内
部電源電圧（Ｖｉｎｔ）で動作する内部回路を持つ半導
体集積回路において、内部電源電圧を生成するレギュレ
ータ（１５０〜１５７）を、バッファ及び保護素子を配
置するための第２の領域（２）に配置することにより、
降圧電源回路のオンチップ化による面積オーバヘッドを
低減する。降圧電圧を伝達するループ状の電源幹線（Ｌ
２０）を用い、電源幹線に外付け安定化容量を接続する
ための電極パッドを設ける等により、低消費電力を更に
促進する。
することによるチップ面積の増大を抑え且つ降圧電圧の
安定化を実現できる半導体集積回路を提供する。 【解決手段】 外部電源電圧（Ｖｅｘｔ）よりも低い内
部電源電圧（Ｖｉｎｔ）で動作する内部回路を持つ半導
体集積回路において、内部電源電圧を生成するレギュレ
ータ（１５０〜１５７）を、バッファ及び保護素子を配
置するための第２の領域（２）に配置することにより、
降圧電源回路のオンチップ化による面積オーバヘッドを
低減する。降圧電圧を伝達するループ状の電源幹線（Ｌ
２０）を用い、電源幹線に外付け安定化容量を接続する
ための電極パッドを設ける等により、低消費電力を更に
促進する。
Description
【０００１】
【発明の属する技術分野】本発明は外部電源電圧を降圧
するレギュレータが内蔵された半導体集積回路、更には
レギュレータのレイアウト方法に関し、例えば、半導体
チップの小型化及び低消費電力が求められる携帯情報端
末等のデータ処理システムに適用して有効な技術に関す
る。
するレギュレータが内蔵された半導体集積回路、更には
レギュレータのレイアウト方法に関し、例えば、半導体
チップの小型化及び低消費電力が求められる携帯情報端
末等のデータ処理システムに適用して有効な技術に関す
る。
【０００２】
【従来の技術】外部電源電圧（Ｖｅｘｔ：例えば３．３
Ｖ、５Ｖ等)よりも低い内部電源電圧（Ｖｉｎｔ：例え
ば１．８Ｖ、１．５Ｖ等)で動作する内部回路を有する
半導体集積回路において、外部電源電圧を降圧して内部
電源電圧を生成する降圧電源回路を有するものがある。
従来は、この降圧電源回路から内部回路までの配線の寄
生抵抗に起因する内部電源電圧の不所望な電圧低下を抑
えるために、複数の降圧電源回路をオンチップ化すると
共に、それらの降圧電源回路を電源パッドの近傍に配置
して電源パッドから降圧電源回路までの配線の寄生抵抗
に起因する外部電源電圧の不所望な電圧低下も低減する
という技術が知られている。そのような技術について記
載された文献の例として、特開平９−２８９２８８号公
報、特開平２−２２４２６７号公報がある。
Ｖ、５Ｖ等)よりも低い内部電源電圧（Ｖｉｎｔ：例え
ば１．８Ｖ、１．５Ｖ等)で動作する内部回路を有する
半導体集積回路において、外部電源電圧を降圧して内部
電源電圧を生成する降圧電源回路を有するものがある。
従来は、この降圧電源回路から内部回路までの配線の寄
生抵抗に起因する内部電源電圧の不所望な電圧低下を抑
えるために、複数の降圧電源回路をオンチップ化すると
共に、それらの降圧電源回路を電源パッドの近傍に配置
して電源パッドから降圧電源回路までの配線の寄生抵抗
に起因する外部電源電圧の不所望な電圧低下も低減する
という技術が知られている。そのような技術について記
載された文献の例として、特開平９−２８９２８８号公
報、特開平２−２２４２６７号公報がある。
【０００３】
【発明が解決しようとする課題】本発明者はそれら技術
について検討した。これによれば、従来技術では、降圧
電源回路から内部回路までの配線の寄生抵抗に起因する
内部電源電圧の不所望な電圧低下及び電源パッドから降
圧電源回路までの外部電源電圧の不所望な低下を抑える
ために複数の降圧電源回路を電源パッドの近傍に配置し
ているが、複数の降圧電源回路をオンチップ化すること
によるチップ占有面積の増大については特に考慮されて
おらず、この面積オーバーヘッドを低減する手段につい
て、明確な解決策は示されていない。
について検討した。これによれば、従来技術では、降圧
電源回路から内部回路までの配線の寄生抵抗に起因する
内部電源電圧の不所望な電圧低下及び電源パッドから降
圧電源回路までの外部電源電圧の不所望な低下を抑える
ために複数の降圧電源回路を電源パッドの近傍に配置し
ているが、複数の降圧電源回路をオンチップ化すること
によるチップ占有面積の増大については特に考慮されて
おらず、この面積オーバーヘッドを低減する手段につい
て、明確な解決策は示されていない。
【０００４】更に本発明者は、そもそも降圧電圧を用い
ることによって企図する低消費電力を促進することにつ
いて検討し、その結果、半導体集積回路の内部状態に応
じて降圧電圧のレベルを制御すること、降圧電圧で動作
される回路のサブスレッショルドリーク電流低減のため
に基板電圧を変えて閾値電圧を制御しようとするとき降
圧電圧及び外部電源電圧などを使い分けることの有用性
を見出した。
ることによって企図する低消費電力を促進することにつ
いて検討し、その結果、半導体集積回路の内部状態に応
じて降圧電圧のレベルを制御すること、降圧電圧で動作
される回路のサブスレッショルドリーク電流低減のため
に基板電圧を変えて閾値電圧を制御しようとするとき降
圧電圧及び外部電源電圧などを使い分けることの有用性
を見出した。
【０００５】本発明の目的は、外部電源電圧を降圧する
レギュレータを内蔵することによるチップ面積の増大を
抑え、且つ降圧電圧の安定化を実現できる半導体集積回
路を提供することにある。
レギュレータを内蔵することによるチップ面積の増大を
抑え、且つ降圧電圧の安定化を実現できる半導体集積回
路を提供することにある。
【０００６】本発明の別の目的は、降圧電圧を用いるこ
とによる低消費電力を更に促進することができる半導体
集積回路を提供することにある。
とによる低消費電力を更に促進することができる半導体
集積回路を提供することにある。
【０００７】本発明のその他の目的は、外部電源電圧を
降圧するレギュレータを内蔵することによるチップ面積
の増大を抑え、且つ降圧電圧の安定化を実現できる半導
体集積回路の設計を容易化することができる半導体集積
回路の設計方法を提供することにある。
降圧するレギュレータを内蔵することによるチップ面積
の増大を抑え、且つ降圧電圧の安定化を実現できる半導
体集積回路の設計を容易化することができる半導体集積
回路の設計方法を提供することにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】〔１〕《バッファ及び保護回路領域》本発
明に係る半導体集積回路は、半導体チップに、信号や電
源の入出力に関係する複数のパッド電極などの外部端子
（２０）を配置するために設けられた第１の領域（１）
を有し、その第１の領域（１）の隣には信号や電源の入
出力に関係するバッファ及び保護素子を配置するための
第２の領域（２）が配置され、この第２の領域を用い
て、半導体チップ（１０）の外部から供給される第１の
電源電圧（Ｖｅｘｔ)をこれより低い少なくとも１種類
の内部電源電圧（Ｖｉｎｔ)に降圧するための複数のレ
ギュレータ（１５０〜１５７）が配置される。詳しく
は、レギュレータは、前記バッファ及び保護回路が形成
され且つそれらのレイアウトの幅で大凡決まる幅の領域
を用いて、前記第１の電源電圧を受ける外部端子及び回
路の接地電圧を受ける外部端子の近傍に配置される。第
３の領域には前記内部電源電圧を受けて動作する第１の
内部回路が配置される。
明に係る半導体集積回路は、半導体チップに、信号や電
源の入出力に関係する複数のパッド電極などの外部端子
（２０）を配置するために設けられた第１の領域（１）
を有し、その第１の領域（１）の隣には信号や電源の入
出力に関係するバッファ及び保護素子を配置するための
第２の領域（２）が配置され、この第２の領域を用い
て、半導体チップ（１０）の外部から供給される第１の
電源電圧（Ｖｅｘｔ)をこれより低い少なくとも１種類
の内部電源電圧（Ｖｉｎｔ)に降圧するための複数のレ
ギュレータ（１５０〜１５７）が配置される。詳しく
は、レギュレータは、前記バッファ及び保護回路が形成
され且つそれらのレイアウトの幅で大凡決まる幅の領域
を用いて、前記第１の電源電圧を受ける外部端子及び回
路の接地電圧を受ける外部端子の近傍に配置される。第
３の領域には前記内部電源電圧を受けて動作する第１の
内部回路が配置される。
【００１１】第２の領域において、前記第１の電源電圧
を受ける外部端子及び回路の接地電圧を受ける外部端子
の近傍は、信号用の外部端子とは異なってバッファが不
要であるから、本来的に空きがあり、レギュレータのレ
イアウトは比較的容易である。前記バッファや保護回路
は基本的に外部端子毎に配置されれば十分であり、その
数は半導体集積回路全体における実装回路の数に比べて
少なく、前記第２の領域に代表される領域は実質的に空
地率の高い領域とされている。
を受ける外部端子及び回路の接地電圧を受ける外部端子
の近傍は、信号用の外部端子とは異なってバッファが不
要であるから、本来的に空きがあり、レギュレータのレ
イアウトは比較的容易である。前記バッファや保護回路
は基本的に外部端子毎に配置されれば十分であり、その
数は半導体集積回路全体における実装回路の数に比べて
少なく、前記第２の領域に代表される領域は実質的に空
地率の高い領域とされている。
【００１２】第２の領域に代表されるように、バッファ
及び保護回路が形成され且つそれらのレイアウトの幅で
大凡決まる幅の領域に、複数個のレギュレータを配置す
ることにより、レギュレータを比較的容易に増やせ、ま
た、増やしても、それに比例してチップ面積を大きくす
る必要性は殆どない。したがって、外部電源電圧を降圧
するレギュレータを内蔵することによるチップ面積の増
大を抑え、且つ第１の内部回路に必要な最大電流を確保
することが簡単であるから、降圧電圧の安定化の実現も
容易である。
及び保護回路が形成され且つそれらのレイアウトの幅で
大凡決まる幅の領域に、複数個のレギュレータを配置す
ることにより、レギュレータを比較的容易に増やせ、ま
た、増やしても、それに比例してチップ面積を大きくす
る必要性は殆どない。したがって、外部電源電圧を降圧
するレギュレータを内蔵することによるチップ面積の増
大を抑え、且つ第１の内部回路に必要な最大電流を確保
することが簡単であるから、降圧電圧の安定化の実現も
容易である。
【００１３】〔２〕《電源幹線》半導体集積回路は、前
記複数個のレギュレータの出力が結合され前記第１の内
部回路に前記内部電源電圧を供給する電源幹線などの電
源配線（Ｌ２０）を有する。望ましい態様では、前記電
源配線を閉ループ状に形成するとよい。これは、電源配
線上で内部電源電圧を容易に均一化することを達成さ
せ、半導体チップに広範に分散する多くの回路に一定の
安定した内部電源電圧の供給を可能にする。
記複数個のレギュレータの出力が結合され前記第１の内
部回路に前記内部電源電圧を供給する電源幹線などの電
源配線（Ｌ２０）を有する。望ましい態様では、前記電
源配線を閉ループ状に形成するとよい。これは、電源配
線上で内部電源電圧を容易に均一化することを達成さ
せ、半導体チップに広範に分散する多くの回路に一定の
安定した内部電源電圧の供給を可能にする。
【００１４】前記電源配線上において前記レギュレータ
の出力結合点の間の寄生抵抗が相互に大凡等しくなるよ
うにする。これにより、内部電源電圧は更にレベルが均
一化する。見方を変えれば、前記電源配線上において前
記レギュレータの出力結合点の間の距離を相互に大凡等
しくすればよい。
の出力結合点の間の寄生抵抗が相互に大凡等しくなるよ
うにする。これにより、内部電源電圧は更にレベルが均
一化する。見方を変えれば、前記電源配線上において前
記レギュレータの出力結合点の間の距離を相互に大凡等
しくすればよい。
【００１５】半導体集積回路化されるべきレギュレータ
という点では、レギュレータであってもチップ占有面積
には制限を受けるから、レギュレータにシリーズレギュ
レータを採用することが得策である。このとき、チップ
占有面積の増大防止の観点よりすれば、安定化容量を半
導体集積回路の外付け部品とするのがよい。そのため
に、前記電源配線に接続する外部端子（２０Ａ−２）を
設け、この外部端子に安定化容量（Ｃ１０）を外付けで
接続すればよい。
という点では、レギュレータであってもチップ占有面積
には制限を受けるから、レギュレータにシリーズレギュ
レータを採用することが得策である。このとき、チップ
占有面積の増大防止の観点よりすれば、安定化容量を半
導体集積回路の外付け部品とするのがよい。そのため
に、前記電源配線に接続する外部端子（２０Ａ−２）を
設け、この外部端子に安定化容量（Ｃ１０）を外付けで
接続すればよい。
【００１６】〔３〕《レベル変換回路》第１の電源電圧
で動作する回路と内部電源電圧で動作する回路との間で
信号の受け渡しを行なうとき、前者から後者への信号入
力はそのまま行えばよい。逆の場合には、動作電源より
も振幅の小さな信号を入力することになり、例えばＣＭ
ＯＳ入力回路において入力信号の論理レベルが中間レベ
ルになって不所望な貫通電流を生じたりする虞がある。
そのような虞を未然に防止するには、前記第１の電源電
圧を利用する第２の内部回路として、前記第１の内部回
路から出力される信号を第１の電源電圧で規定される信
号振幅に変換して出力するレベル変換回路（Ｇ３）を利
用すればよい。例えば、第１の論理回路の出力を前記第
２の領域のバッファに供給するとき、その出力信号を前
記レベル変換回路を通してバッファに供給する。
で動作する回路と内部電源電圧で動作する回路との間で
信号の受け渡しを行なうとき、前者から後者への信号入
力はそのまま行えばよい。逆の場合には、動作電源より
も振幅の小さな信号を入力することになり、例えばＣＭ
ＯＳ入力回路において入力信号の論理レベルが中間レベ
ルになって不所望な貫通電流を生じたりする虞がある。
そのような虞を未然に防止するには、前記第１の電源電
圧を利用する第２の内部回路として、前記第１の内部回
路から出力される信号を第１の電源電圧で規定される信
号振幅に変換して出力するレベル変換回路（Ｇ３）を利
用すればよい。例えば、第１の論理回路の出力を前記第
２の領域のバッファに供給するとき、その出力信号を前
記レベル変換回路を通してバッファに供給する。
【００１７】〔４〕《参照電圧発生回路》レギュレータ
で降圧電圧を生成するとき、目的とする電圧を規定する
のに参照電圧を必要とする場合、前記第１の電源電圧を
利用する第２の内部回路として、降圧電圧の参照電圧を
形成して前記レギュレータに供給する参照電圧発生回路
（６０）を設ければよい。
で降圧電圧を生成するとき、目的とする電圧を規定する
のに参照電圧を必要とする場合、前記第１の電源電圧を
利用する第２の内部回路として、降圧電圧の参照電圧を
形成して前記レギュレータに供給する参照電圧発生回路
（６０）を設ければよい。
【００１８】前記参照電圧を各レギュレータに供給する
とき、参照電圧配線によるアンテナ効果を抑制するに
は、途中で分断されて開ループを成す参照電圧配線（Ｌ
１０）を採用すればよい。
とき、参照電圧配線によるアンテナ効果を抑制するに
は、途中で分断されて開ループを成す参照電圧配線（Ｌ
１０）を採用すればよい。
【００１９】前記参照電圧配線は大凡前記レギュレータ
の配置に沿って配置し、回路の接地電圧が供給されるシ
ールド配線を同一配線層に並設し、また、その上下には
更に別のシールド配線又はシールド領域を並設してもよ
い。クロストークなどの影響で参照電圧が変動するのを
抑制若しくは低減することができる。
の配置に沿って配置し、回路の接地電圧が供給されるシ
ールド配線を同一配線層に並設し、また、その上下には
更に別のシールド配線又はシールド領域を並設してもよ
い。クロストークなどの影響で参照電圧が変動するのを
抑制若しくは低減することができる。
【００２０】半導体集積回路のプロセスばらつきの影響
を考慮すると、前記参照電圧発生回路は、トリミング情
報によって回路特性が決定される基準電圧発生回路（１
００）の出力電圧に基づいて参照電圧を生成し、前記ト
リミング情報を保持する電気的に書き込み可能な不揮発
性メモリを有する構成を採用してよい。ウェーハプロー
ブテストの一環として基準電圧発生回路の特性を測定
し、プロセスばらつきの影響による特性変動分をキャン
セルするトリミング情報を取得し、これを不揮発性メモ
リ（１３５）に初期書き込みしておく。半導体集積回路
に対するリセット処理の一環等として不揮発性メモリか
ら前記トリミング情報を読み出して基準電圧発生回路に
ラッチさせ、ラッチされたトリミング情報に従って基準
電圧を発生させればよい。
を考慮すると、前記参照電圧発生回路は、トリミング情
報によって回路特性が決定される基準電圧発生回路（１
００）の出力電圧に基づいて参照電圧を生成し、前記ト
リミング情報を保持する電気的に書き込み可能な不揮発
性メモリを有する構成を採用してよい。ウェーハプロー
ブテストの一環として基準電圧発生回路の特性を測定
し、プロセスばらつきの影響による特性変動分をキャン
セルするトリミング情報を取得し、これを不揮発性メモ
リ（１３５）に初期書き込みしておく。半導体集積回路
に対するリセット処理の一環等として不揮発性メモリか
ら前記トリミング情報を読み出して基準電圧発生回路に
ラッチさせ、ラッチされたトリミング情報に従って基準
電圧を発生させればよい。
【００２１】前記参照電圧発生回路は、複数種類の参照
電圧の中から選ばれた参照電圧を出力可能に構成してよ
い。例えば半導体集積回路がクロック同期動作される場
合、クロック周波数を低くして低速動作させる場合には
参照電圧を低くして第１の回路を低速動作させ、クロッ
ク周波数を高くして高速動作させる場合には参照電圧を
高くして第１の回路を高速動作させることができる。
電圧の中から選ばれた参照電圧を出力可能に構成してよ
い。例えば半導体集積回路がクロック同期動作される場
合、クロック周波数を低くして低速動作させる場合には
参照電圧を低くして第１の回路を低速動作させ、クロッ
ク周波数を高くして高速動作させる場合には参照電圧を
高くして第１の回路を高速動作させることができる。
【００２２】そのような参照電圧の選択制御は、動作モ
ードに応じてＣＰＵなどの制御手段（１２０）から参照
電圧発生回路に与えられる指示に応答して行なうように
してよい。例えば、マイクロプロセッサ若しくはデータ
プロセッサなどの半導体集積回路において、スタンバイ
モード若しくはスリープモードにおいてレベルの低い参
照電圧を選択させ、アクティブモードにおいてレベルの
高い参照電圧を選択させる。
ードに応じてＣＰＵなどの制御手段（１２０）から参照
電圧発生回路に与えられる指示に応答して行なうように
してよい。例えば、マイクロプロセッサ若しくはデータ
プロセッサなどの半導体集積回路において、スタンバイ
モード若しくはスリープモードにおいてレベルの低い参
照電圧を選択させ、アクティブモードにおいてレベルの
高い参照電圧を選択させる。
【００２３】〔５〕《活性化制御》半導体集積回路の低
消費電力化を進める場合、前記第１の電源電圧を利用す
る第２の内部回路として、レギュレータの活性・非活性
を制御する活性化制御手段（７０）を採用するとよい。
消費電力化を進める場合、前記第１の電源電圧を利用す
る第２の内部回路として、レギュレータの活性・非活性
を制御する活性化制御手段（７０）を採用するとよい。
【００２４】前記活性化制御手段は単数又は複数のレギ
ュレータ毎に別々に活性化制御可能である。例えば、ア
クティブモードでは全てのレギュレータを動作させ、ス
タンバイモード若しくはスリープモードでは一部のレギ
ュレータだけを動作させる制御が可能になる。また、一
部のレギュレータを電流駆動能力若しくは消費電流の小
さな回路で構成し、スタンバイモード若しくはスリープ
モードではそのような一部のレギュレータだけを動作さ
せてもよい。
ュレータ毎に別々に活性化制御可能である。例えば、ア
クティブモードでは全てのレギュレータを動作させ、ス
タンバイモード若しくはスリープモードでは一部のレギ
ュレータだけを動作させる制御が可能になる。また、一
部のレギュレータを電流駆動能力若しくは消費電流の小
さな回路で構成し、スタンバイモード若しくはスリープ
モードではそのような一部のレギュレータだけを動作さ
せてもよい。
【００２５】また、電流駆動能力若しくは消費電流の小
さな１個若しくは少数のサブレギュレータ（８０）を第
１の電源電圧利用の第２の内部回路として第４の領域に
形成し、活性化制御手段（７０）には、半導体集積回路
のアクティブモードのような第１の動作モードに応答し
て第２の領域に形成されたレギュレータを活性状態と
し、半導体集積回路のスタンバイモード若しくはスリー
プモードのような第２の動作モードに応答して前記サブ
レギュレータを活性状態とすればよい。
さな１個若しくは少数のサブレギュレータ（８０）を第
１の電源電圧利用の第２の内部回路として第４の領域に
形成し、活性化制御手段（７０）には、半導体集積回路
のアクティブモードのような第１の動作モードに応答し
て第２の領域に形成されたレギュレータを活性状態と
し、半導体集積回路のスタンバイモード若しくはスリー
プモードのような第２の動作モードに応答して前記サブ
レギュレータを活性状態とすればよい。
【００２６】〔６〕《スイッチングレギュレータ制御》
半導体集積回路に内蔵するレギュレータだけでは必要な
電流供給能力を十二分に得ることができない場合があ
る。そこで、予めこれに対処し易くするために、スイッ
チングレギュレータの外付け利用を想定し、前記複数個
のレギュレータを有する前記半導体チップに、前記第２
の回路として、スイッチングレギュレータのドライバ制
御回路（９０）を予め設けておき、ドライバ制御回路で
生成されるドライブ制御信号の外部出力端子に幾つかの
外部端子（２０Ｂ−１，２０Ｂ−２）を割り当てる。
半導体集積回路に内蔵するレギュレータだけでは必要な
電流供給能力を十二分に得ることができない場合があ
る。そこで、予めこれに対処し易くするために、スイッ
チングレギュレータの外付け利用を想定し、前記複数個
のレギュレータを有する前記半導体チップに、前記第２
の回路として、スイッチングレギュレータのドライバ制
御回路（９０）を予め設けておき、ドライバ制御回路で
生成されるドライブ制御信号の外部出力端子に幾つかの
外部端子（２０Ｂ−１，２０Ｂ−２）を割り当てる。
【００２７】外付けスイッチングレギュレータを用いる
場合、その電圧出力端子を所定の外部端子（２０Ｂ−
３）に結合する。当該所定の外部端子は、前記複数個の
レギュレータの出力が結合されていて前記第１の内部回
路に内部電源電圧を供給する電源配線に接続している。
この場合には半導体集積回路内蔵のレギュレータの動作
は必要ない。前記レギュレータ又は前記ドライバ制御回
路のいずれか一方を固定的に非活性状態に制御する非活
性化制御手段（７０，１３５）を採用するとよい。例え
ば、電気ヒューズ若しくは電気的に書き換え可能な不揮
発性メモリ素子を用いたフラッシュメモリヒューズを非
活性化制御手段に用いればよい。
場合、その電圧出力端子を所定の外部端子（２０Ｂ−
３）に結合する。当該所定の外部端子は、前記複数個の
レギュレータの出力が結合されていて前記第１の内部回
路に内部電源電圧を供給する電源配線に接続している。
この場合には半導体集積回路内蔵のレギュレータの動作
は必要ない。前記レギュレータ又は前記ドライバ制御回
路のいずれか一方を固定的に非活性状態に制御する非活
性化制御手段（７０，１３５）を採用するとよい。例え
ば、電気ヒューズ若しくは電気的に書き換え可能な不揮
発性メモリ素子を用いたフラッシュメモリヒューズを非
活性化制御手段に用いればよい。
【００２８】スイッチングレギュレータのドライバ制御
回路を内蔵しておけば、必要な電流駆動能力に応じたパ
ワートランジスタを持つスイッチングレギュレータを自
由に選べ、その反面、半導体集積回路に内蔵するのはロ
ジック回路としてのドライバ制御回路だけであるから、
それによるチップ占有面積の増大を比較的小さく抑える
ことができる。
回路を内蔵しておけば、必要な電流駆動能力に応じたパ
ワートランジスタを持つスイッチングレギュレータを自
由に選べ、その反面、半導体集積回路に内蔵するのはロ
ジック回路としてのドライバ制御回路だけであるから、
それによるチップ占有面積の増大を比較的小さく抑える
ことができる。
【００２９】〔７〕《基板バイアス制御回路》ＭＯＳ
（Metal Oxide Semiconductor）又はＭＩＳ（Metal Ins
ulated Semiconductor）トランジスタなどのスイッチン
グ素子の動作速度とサブスレッショルドリーク電流はそ
の閾値電圧に依存する。動作周波数を向上する為には、
閾値電圧を下げればよいが、閾値電圧をあまり低く設定
すると、トランジスタのサブスレッショルド特性によっ
てＭＯＳトランジスタを完全にオフすることができなく
なり、サブスレッショルドリーク電流が増大し、半導体
集積回路の消費電力が非常に大きくなる。スイッチング
トランジスタに順方向の基板バイアスを与えるようにす
れば、閾値電圧が小さくなって、動作は一層高速化す
る。トランジスタに逆方向の基板バイアスを与えるよう
にすれば、閾値電圧が大きくなって、非導通時のサブス
レッショルドリーク電流も少なくなり、低電力動作を促
進する。
（Metal Oxide Semiconductor）又はＭＩＳ（Metal Ins
ulated Semiconductor）トランジスタなどのスイッチン
グ素子の動作速度とサブスレッショルドリーク電流はそ
の閾値電圧に依存する。動作周波数を向上する為には、
閾値電圧を下げればよいが、閾値電圧をあまり低く設定
すると、トランジスタのサブスレッショルド特性によっ
てＭＯＳトランジスタを完全にオフすることができなく
なり、サブスレッショルドリーク電流が増大し、半導体
集積回路の消費電力が非常に大きくなる。スイッチング
トランジスタに順方向の基板バイアスを与えるようにす
れば、閾値電圧が小さくなって、動作は一層高速化す
る。トランジスタに逆方向の基板バイアスを与えるよう
にすれば、閾値電圧が大きくなって、非導通時のサブス
レッショルドリーク電流も少なくなり、低電力動作を促
進する。
【００３０】基板バイアスとはスイッチングトランジス
タの基板電位をソース電位と異なる電位にすることを意
味する。ｎチャネル型ＭＯＳトランジスタの基板電位を
ソース電位よりも低く（逆方向バイアス状態）すれば閾
値電圧はバイアスをかけない場合に比べて増加し、ソー
ス電位よりも高く（順方向バイアス状態）すれば閾値電
圧はバイアスをかけない場合に比べて減少する。ｐチャ
ンネル型ＭＯＳトランジスタの基板電位をソース電位よ
りも高く（逆方向バイアス状態）すれば閾値電圧はバイ
アスをかけない場合に比べて増加し、ソース電位よりも
低く（順方向バイアス状態）すれば閾値電圧はバイアス
をかけない場合に比べて減少する。
タの基板電位をソース電位と異なる電位にすることを意
味する。ｎチャネル型ＭＯＳトランジスタの基板電位を
ソース電位よりも低く（逆方向バイアス状態）すれば閾
値電圧はバイアスをかけない場合に比べて増加し、ソー
ス電位よりも高く（順方向バイアス状態）すれば閾値電
圧はバイアスをかけない場合に比べて減少する。ｐチャ
ンネル型ＭＯＳトランジスタの基板電位をソース電位よ
りも高く（逆方向バイアス状態）すれば閾値電圧はバイ
アスをかけない場合に比べて増加し、ソース電位よりも
低く（順方向バイアス状態）すれば閾値電圧はバイアス
をかけない場合に比べて減少する。
【００３１】前記レギュレータを有する半導体集積回路
に、前記第１の電源電圧で動作する第２の内部回路とし
て、前記第１の内部回路を構成するスイッチング素子の
基板電位を制御する基板バイアス制御回路（７１）を設
け、この基板バイアス制御回路には、前記第１の電源電
圧及び前記内部電源電圧を利用し、半導体集積回路の動
作モードに応じて基板電位を制御させる。例えば、第１
の内部回路のスタンバイ状態若しくはスリープ状態にお
いてスイッチング素子に逆方向基板バイアス状態を与え
る。これにより、スタンバイ状態若しくはスリープ状態
のように殆どの内部回路が実質的に動作しなくてもよい
とき、スイッチングトランジスタの閾値電圧が大きくな
ってサブスレッショルドリーク電流が減少する。アクテ
ィブモードでは基板バイアスをかけなくてもよく、スイ
ッチングトランジスタのソースと基板を同電位にしてお
けばよい。
に、前記第１の電源電圧で動作する第２の内部回路とし
て、前記第１の内部回路を構成するスイッチング素子の
基板電位を制御する基板バイアス制御回路（７１）を設
け、この基板バイアス制御回路には、前記第１の電源電
圧及び前記内部電源電圧を利用し、半導体集積回路の動
作モードに応じて基板電位を制御させる。例えば、第１
の内部回路のスタンバイ状態若しくはスリープ状態にお
いてスイッチング素子に逆方向基板バイアス状態を与え
る。これにより、スタンバイ状態若しくはスリープ状態
のように殆どの内部回路が実質的に動作しなくてもよい
とき、スイッチングトランジスタの閾値電圧が大きくな
ってサブスレッショルドリーク電流が減少する。アクテ
ィブモードでは基板バイアスをかけなくてもよく、スイ
ッチングトランジスタのソースと基板を同電位にしてお
けばよい。
【００３２】具体的な態様として、前記基板バイアス制
御回路は、半導体集積回路のアクティブモードのような
第１の動作モードに応じて第１の内部回路の基板電位を
前記内部電源電圧及び接地電圧で規定し、半導体集積回
路のスタンバイモードなどの第２の動作モードに応じて
第１の内部回路の基板電位を前記第１の電源電圧及び前
記接地電圧を降圧した回路の負電圧で規定する。
御回路は、半導体集積回路のアクティブモードのような
第１の動作モードに応じて第１の内部回路の基板電位を
前記内部電源電圧及び接地電圧で規定し、半導体集積回
路のスタンバイモードなどの第２の動作モードに応じて
第１の内部回路の基板電位を前記第１の電源電圧及び前
記接地電圧を降圧した回路の負電圧で規定する。
【００３３】〔８〕《設計方法》前記レギュレータを有
する半導体集積回路の設計では、前記バッファのレイア
ウトで決まる幅に大凡等しい幅で、前記レギュレータ
を、前記第１の電源電圧を受ける外部端子及び回路の接
地電圧を受ける外部端子の近傍に配置するステップを含
めばよい。このステップにおいて、前記第１の内部回路
に必要な供給電流に応じてセルライブラリから選択した
レギュレータを配置すれば、前記半導体集積回路の設計
を比較的容易に行なうことが可能である。
する半導体集積回路の設計では、前記バッファのレイア
ウトで決まる幅に大凡等しい幅で、前記レギュレータ
を、前記第１の電源電圧を受ける外部端子及び回路の接
地電圧を受ける外部端子の近傍に配置するステップを含
めばよい。このステップにおいて、前記第１の内部回路
に必要な供給電流に応じてセルライブラリから選択した
レギュレータを配置すれば、前記半導体集積回路の設計
を比較的容易に行なうことが可能である。
【００３４】
〔９〕本発明の更に別の観点による半導体
集積回路は、前記レギュレータをアンプ部とトランジス
タ回路部とにより構成し、前記アンプ部を、外部端子に
接続されるバッファ及び保護回路が形成される領域内に
配置し、前記トランジスタ部を前記バッファ及び保護回
路が形成される領域よりも内側の領域に配置する。例え
ば、半導体チップに、外部との接続に利用される端子が
複数個配置される端子領域（１）と、前記端子に接続さ
れるバッファ及び保護回路が配置され、且つ外部から所
定の端子に供給される第１電源電圧をこれより低い少な
くとも１種類の内部電源電圧に降圧する複数個のレギュ
レータの配置に利用される第１の回路領域（領域２の外
側の部分領域）と、前記内部電源電圧を受けて動作する
第１の内部回路が配置される第２の回路領域（３）と、
前記第１の電源電圧を用いる第２の内部回路が配置され
る第３の回路領域（４）とを有し、前記前記アンプ部は
前記第１の回路領域内に配置する。前記トランジスタ回
路部は、前記第１の回路領域と前記第２の回路領域との
間又は前記第１の回路御領域と前記第３の回路領域との
間の領域（領域２の内側の部分領域）に配置する。これ
により、前記レギュレータの配置に対する自由度を増す
ことができる。
集積回路は、前記レギュレータをアンプ部とトランジス
タ回路部とにより構成し、前記アンプ部を、外部端子に
接続されるバッファ及び保護回路が形成される領域内に
配置し、前記トランジスタ部を前記バッファ及び保護回
路が形成される領域よりも内側の領域に配置する。例え
ば、半導体チップに、外部との接続に利用される端子が
複数個配置される端子領域（１）と、前記端子に接続さ
れるバッファ及び保護回路が配置され、且つ外部から所
定の端子に供給される第１電源電圧をこれより低い少な
くとも１種類の内部電源電圧に降圧する複数個のレギュ
レータの配置に利用される第１の回路領域（領域２の外
側の部分領域）と、前記内部電源電圧を受けて動作する
第１の内部回路が配置される第２の回路領域（３）と、
前記第１の電源電圧を用いる第２の内部回路が配置され
る第３の回路領域（４）とを有し、前記前記アンプ部は
前記第１の回路領域内に配置する。前記トランジスタ回
路部は、前記第１の回路領域と前記第２の回路領域との
間又は前記第１の回路御領域と前記第３の回路領域との
間の領域（領域２の内側の部分領域）に配置する。これ
により、前記レギュレータの配置に対する自由度を増す
ことができる。
【００３５】
【発明の実施の形態】図１には本発明に係る半導体集積
回路の第１の例が示される。半導体チップ１０には、信
号や電源などその外部との入出力に関係する複数個の外
部端子例えばパッド電極２０を配置するための第１の領
域１が周回されている。第２の領域２は、前記第１の領
域１に接しており、半導体チップ１０の外部との間で信
号又は電源を入出力するのに関係するバッファ及び保護
素子を配置するための領域である。この第２の領域２
は、入出力に関係するバッファ及び保護素子の大きさで
ほぼ規定される一定の幅でチップ上を周回している。第
３の領域３は、半導体チップ１０の間のインターフェー
スに用いられる外部電源電圧としての第１の電源電圧
（単に外部電源電圧とも称する）Ｖｅｘｔより低い内部
電源電圧Ｖｉｎｔで動作する内部回路を配置するための
領域である。第４の領域４は、外部電源電圧Ｖｅｘｔを
利用する内部回路が配置される領域である。
回路の第１の例が示される。半導体チップ１０には、信
号や電源などその外部との入出力に関係する複数個の外
部端子例えばパッド電極２０を配置するための第１の領
域１が周回されている。第２の領域２は、前記第１の領
域１に接しており、半導体チップ１０の外部との間で信
号又は電源を入出力するのに関係するバッファ及び保護
素子を配置するための領域である。この第２の領域２
は、入出力に関係するバッファ及び保護素子の大きさで
ほぼ規定される一定の幅でチップ上を周回している。第
３の領域３は、半導体チップ１０の間のインターフェー
スに用いられる外部電源電圧としての第１の電源電圧
（単に外部電源電圧とも称する）Ｖｅｘｔより低い内部
電源電圧Ｖｉｎｔで動作する内部回路を配置するための
領域である。第４の領域４は、外部電源電圧Ｖｅｘｔを
利用する内部回路が配置される領域である。
【００３６】降圧電源回路のオンチップ化によるチップ
占有面積のオーバーヘッドを低減するため、前記第２の
領域２を利用して複数個のレギュレータ１５０〜１５７
を配置する。ここで第２の領域２は、入出力に関係する
バッファや保護素子が専ら配置される領域であり、前記
第３の領域及び第４の領域と比べて、もともと隙間（空
地）の多い領域である。この例では、前記複数のレギュ
レータ１５０〜１５７は、シリーズレギュレータであ
り、それらをシリーズレギュレータ１５０〜１５７とも
称する。前記シリーズレギュレータ１５０〜１５７は、
第４の領域４の参照電圧発生回路６０で生成された参照
電位を参照電圧配線Ｌ１０を介して入力し、参照電位で
規定される内部電圧を電源配線例えば電源幹線Ｌ２０に
出力する。参照電位配線Ｌ１０は第２の領域２又はその
境界付近に配置されていればよい。
占有面積のオーバーヘッドを低減するため、前記第２の
領域２を利用して複数個のレギュレータ１５０〜１５７
を配置する。ここで第２の領域２は、入出力に関係する
バッファや保護素子が専ら配置される領域であり、前記
第３の領域及び第４の領域と比べて、もともと隙間（空
地）の多い領域である。この例では、前記複数のレギュ
レータ１５０〜１５７は、シリーズレギュレータであ
り、それらをシリーズレギュレータ１５０〜１５７とも
称する。前記シリーズレギュレータ１５０〜１５７は、
第４の領域４の参照電圧発生回路６０で生成された参照
電位を参照電圧配線Ｌ１０を介して入力し、参照電位で
規定される内部電圧を電源配線例えば電源幹線Ｌ２０に
出力する。参照電位配線Ｌ１０は第２の領域２又はその
境界付近に配置されていればよい。
【００３７】参照電圧配線Ｌ１０は、配線上の１部分を
切断した、開ループとなっている。これにより、参照電
圧配線のアンテナ効果を抑制することができる。シリー
ズレギュレータ１５０〜１５７は、参照電圧発生回路６
０で規定される電圧をもとに、チップ外部から供給され
る電源電圧Ｖｅｘｔを降圧し、内部電源電圧Ｖｉｎｔを
生成する。内部電源電圧Ｖｉｎｔは、第２の領域２又は
その境界付近を周回する電源幹線Ｌ２０により、第３の
領域３内の内部回路に供給される。シリーズレギュレー
タ１５０〜１５７は、第４の領域４内に配置された制御
回路７０から供給される制御信号Ｓ１により、活性・非
活性の選択が行なわれる。図１では電極パッドに対する
外部電源電圧Ｖｅｘｔ及び回路の接地電圧Ｖｓｓの供給
経路は代表的に一つ示されている。
切断した、開ループとなっている。これにより、参照電
圧配線のアンテナ効果を抑制することができる。シリー
ズレギュレータ１５０〜１５７は、参照電圧発生回路６
０で規定される電圧をもとに、チップ外部から供給され
る電源電圧Ｖｅｘｔを降圧し、内部電源電圧Ｖｉｎｔを
生成する。内部電源電圧Ｖｉｎｔは、第２の領域２又は
その境界付近を周回する電源幹線Ｌ２０により、第３の
領域３内の内部回路に供給される。シリーズレギュレー
タ１５０〜１５７は、第４の領域４内に配置された制御
回路７０から供給される制御信号Ｓ１により、活性・非
活性の選択が行なわれる。図１では電極パッドに対する
外部電源電圧Ｖｅｘｔ及び回路の接地電圧Ｖｓｓの供給
経路は代表的に一つ示されている。
【００３８】図１の例では、前記電源幹線Ｌ２０上にお
いて前記レギュレータの１５０〜１５７出力結合点の間
の寄生抵抗が相互に大凡等しくなるようにしてある。例
えば、前記電源幹線Ｌ２０上において前記レギュレータ
１５０〜１５７の出力結合点の間の距離が相互に大凡等
しくされている。これにより、前記電源幹線Ｌ２０上で
内部電源電圧は更にレベルが均一化する。
いて前記レギュレータの１５０〜１５７出力結合点の間
の寄生抵抗が相互に大凡等しくなるようにしてある。例
えば、前記電源幹線Ｌ２０上において前記レギュレータ
１５０〜１５７の出力結合点の間の距離が相互に大凡等
しくされている。これにより、前記電源幹線Ｌ２０上で
内部電源電圧は更にレベルが均一化する。
【００３９】図２には前記シリーズレギュレータ１５０
の一例が示される。他のシリーズレギュレータ１５１〜
１５７も同じ回路構成を有する。シリーズレギュレータ
１５０は、図２の（Ａ）、（Ｂ）に例示されるように差
動増幅器４１と、ドライバＭＯＳトランジスタ４０から
成る。ドライバＭＯＳトランジスタ４０は、（Ａ）では
ソースが外部電源電圧Ｖｅｘｔに接続され、ドレインが
電源幹線Ｌ２０に接続されたｐチャネル型ＭＯＳトラン
ジスタで構成され、（Ｂ）ではドレインが外部電源電圧
Ｖｅｘｔに接続され、ソースが電源幹線Ｌ２０に接続さ
れたｎチャネル型ＭＯＳトランジスタで構成される。
（Ａ）、（Ｂ）において差動増幅器４１は非反転入力端
子Ａ２、反転入力端子Ａ１、及び出力端子Ｇ１を有し、
非反転入力端子は電源幹線Ｌ２０に、反転入力端子は参
照電圧配線Ｌ１０に、出力端子はドライバＭＯＳトラン
ジスタのゲートに接続される。差動増幅器４１は信号Ｓ
１で活性・非活性化制御される。差動増幅器４１が非活
性化されるとき、出力端子Ｇ１は、（Ａ）の場合にはハ
イレベル（“１”）に、（Ｂ）の場合にはローレベル
（“０”）にリセットされ、ドライバＭＯＳトランジス
タ４０をカットオフする。
の一例が示される。他のシリーズレギュレータ１５１〜
１５７も同じ回路構成を有する。シリーズレギュレータ
１５０は、図２の（Ａ）、（Ｂ）に例示されるように差
動増幅器４１と、ドライバＭＯＳトランジスタ４０から
成る。ドライバＭＯＳトランジスタ４０は、（Ａ）では
ソースが外部電源電圧Ｖｅｘｔに接続され、ドレインが
電源幹線Ｌ２０に接続されたｐチャネル型ＭＯＳトラン
ジスタで構成され、（Ｂ）ではドレインが外部電源電圧
Ｖｅｘｔに接続され、ソースが電源幹線Ｌ２０に接続さ
れたｎチャネル型ＭＯＳトランジスタで構成される。
（Ａ）、（Ｂ）において差動増幅器４１は非反転入力端
子Ａ２、反転入力端子Ａ１、及び出力端子Ｇ１を有し、
非反転入力端子は電源幹線Ｌ２０に、反転入力端子は参
照電圧配線Ｌ１０に、出力端子はドライバＭＯＳトラン
ジスタのゲートに接続される。差動増幅器４１は信号Ｓ
１で活性・非活性化制御される。差動増幅器４１が非活
性化されるとき、出力端子Ｇ１は、（Ａ）の場合にはハ
イレベル（“１”）に、（Ｂ）の場合にはローレベル
（“０”）にリセットされ、ドライバＭＯＳトランジス
タ４０をカットオフする。
【００４０】図３には前記差動増幅器が例示される。同
図（Ａ）に例示される差動増幅器４１は図２の（Ａ）の
回路構成に対応される。図３の（Ａ）に従えば、前記差
動増幅器４１は、ｎチャネル型の差動入力ＭＯＳトラン
ジスタＴ６，Ｔ５にｐチャンネル型ＭＯＳトランジスタ
Ｔ３，Ｔ４から成るカレントミラー負荷が接続される。
ＭＯＳトランジスタＴ５，Ｔ６のコモンソースには定電
流源を構成するｎチャネル型のパワースイッチＭＯＳト
ランジスタＴ８が接続され、信号Ｓ１でスイッチ制御さ
れる。ＭＯＳトランジスタＴ３とＴ６のコモンドレイン
には前記信号Ｓ１でスイッチ制御されるｐチャネル型の
プルアップＭＯＳトランジスタＴ９のソースが結合さ
れ、このソースが前記出力端子Ｇ１とされる。この差動
増幅器は４１は、信号Ｓ１のハイレベルによって活性化
され、信号Ｓ１のローレベルによって非活性にされ、非
活性状態においてドライバＭＯＳトランジスタ４０をカ
ットオフする。特に図示はしないが、図２の（Ｂ）に対
応する差動増幅器４１は、図３の（Ａ）に対し、プルア
ップＭＯＳトランジスタに代わりに、信号Ｓ１に反転信
号でスイッチ制御されるプルダウンＭＯＳトランジスタ
を有する点が相違する。
図（Ａ）に例示される差動増幅器４１は図２の（Ａ）の
回路構成に対応される。図３の（Ａ）に従えば、前記差
動増幅器４１は、ｎチャネル型の差動入力ＭＯＳトラン
ジスタＴ６，Ｔ５にｐチャンネル型ＭＯＳトランジスタ
Ｔ３，Ｔ４から成るカレントミラー負荷が接続される。
ＭＯＳトランジスタＴ５，Ｔ６のコモンソースには定電
流源を構成するｎチャネル型のパワースイッチＭＯＳト
ランジスタＴ８が接続され、信号Ｓ１でスイッチ制御さ
れる。ＭＯＳトランジスタＴ３とＴ６のコモンドレイン
には前記信号Ｓ１でスイッチ制御されるｐチャネル型の
プルアップＭＯＳトランジスタＴ９のソースが結合さ
れ、このソースが前記出力端子Ｇ１とされる。この差動
増幅器は４１は、信号Ｓ１のハイレベルによって活性化
され、信号Ｓ１のローレベルによって非活性にされ、非
活性状態においてドライバＭＯＳトランジスタ４０をカ
ットオフする。特に図示はしないが、図２の（Ｂ）に対
応する差動増幅器４１は、図３の（Ａ）に対し、プルア
ップＭＯＳトランジスタに代わりに、信号Ｓ１に反転信
号でスイッチ制御されるプルダウンＭＯＳトランジスタ
を有する点が相違する。
【００４１】図３の（Ａ）では差動入力ＭＯＳトランジ
スタＴ６，Ｔ５はエンハンスメント型である。差動増幅
器４１の別の例を示す（Ｂ）において、反転入力端子Ａ
１を構成するにＭＯＳトランジスタＴ７にはデプレッシ
ョン型を採用する。エンハンスメント型のＭＯＳトラン
ジスタＴ６を使用する場合は、参照電圧発生回路６０で
規定される電圧を入力端子Ａ１に印加する必要がある
が、デプレッション型のＭＯＳトランジスタＴ７を使用
する場合は、簡略的に入力端子Ａ１を接地電位Ｖｓｓに
接続するだけでも出力端子Ｇ１に所望のレベルを得るこ
とができ、参照電圧発生回路６０を設けなくても済む。
但し、その場合には端子Ｇ１の出力電圧を正確に制御す
ること、換言すれば、ドライバＭＯＳトランジスタ４０
のコンダクタンス制御、即ち、内部電源電圧Ｖｉｎｔを
正確に制御する能力は劣る。
スタＴ６，Ｔ５はエンハンスメント型である。差動増幅
器４１の別の例を示す（Ｂ）において、反転入力端子Ａ
１を構成するにＭＯＳトランジスタＴ７にはデプレッシ
ョン型を採用する。エンハンスメント型のＭＯＳトラン
ジスタＴ６を使用する場合は、参照電圧発生回路６０で
規定される電圧を入力端子Ａ１に印加する必要がある
が、デプレッション型のＭＯＳトランジスタＴ７を使用
する場合は、簡略的に入力端子Ａ１を接地電位Ｖｓｓに
接続するだけでも出力端子Ｇ１に所望のレベルを得るこ
とができ、参照電圧発生回路６０を設けなくても済む。
但し、その場合には端子Ｇ１の出力電圧を正確に制御す
ること、換言すれば、ドライバＭＯＳトランジスタ４０
のコンダクタンス制御、即ち、内部電源電圧Ｖｉｎｔを
正確に制御する能力は劣る。
【００４２】図４にはシリーズレギュレータ１５０の詳
細な配置例が示される。特に図示はしないが他のシリー
ズレギュレータ１５２〜１５７も同様である。第２の領
域２内の電源パッド２０Ａの近傍は、入出力に関係する
バッファ３０及び３１を配置する必要がなくレイアウト
面積の小さい保護素子３２しか配置されていないため、
空き領域とすることが可能である。この点に着目して、
複数個の電源パッド２０Ａを半導体チップ１０の４辺の
数箇所に一括して配置し、それによって確保できる空き
領域を利用してシリーズレギュレータ１５０を配置す
る。ここで、前記電源パッド２０Ａは、外部電源電圧Ｖ
ｅｘｔの入力パッド電極、回路の接地電圧Ｖｓｓのパッ
ド電極を含んでいる。２０Ｂで示されるパッド電極は信
号などのその他のパッド電極を表している。
細な配置例が示される。特に図示はしないが他のシリー
ズレギュレータ１５２〜１５７も同様である。第２の領
域２内の電源パッド２０Ａの近傍は、入出力に関係する
バッファ３０及び３１を配置する必要がなくレイアウト
面積の小さい保護素子３２しか配置されていないため、
空き領域とすることが可能である。この点に着目して、
複数個の電源パッド２０Ａを半導体チップ１０の４辺の
数箇所に一括して配置し、それによって確保できる空き
領域を利用してシリーズレギュレータ１５０を配置す
る。ここで、前記電源パッド２０Ａは、外部電源電圧Ｖ
ｅｘｔの入力パッド電極、回路の接地電圧Ｖｓｓのパッ
ド電極を含んでいる。２０Ｂで示されるパッド電極は信
号などのその他のパッド電極を表している。
【００４３】このレイアウトにより、シリーズレギュレ
ータ１５０を設けても、それによってチップ面積を大き
くする必要はない。要するに、シリーズレギュレータを
追加することに対して面積のオーバーヘッドを低減する
ことが可能である。シリーズレギュレータ１５０は、そ
の近傍の電源パッド２０Ａを使用するため、シリーズレ
ギュレータ１５０と電源パッド２０Ａとの間の配線抵抗
及び寄生容量により外部電源電圧Ｖｅｘｔが不所望に電
圧低下することも抑えられる。
ータ１５０を設けても、それによってチップ面積を大き
くする必要はない。要するに、シリーズレギュレータを
追加することに対して面積のオーバーヘッドを低減する
ことが可能である。シリーズレギュレータ１５０は、そ
の近傍の電源パッド２０Ａを使用するため、シリーズレ
ギュレータ１５０と電源パッド２０Ａとの間の配線抵抗
及び寄生容量により外部電源電圧Ｖｅｘｔが不所望に電
圧低下することも抑えられる。
【００４４】図５にはシリーズレギュレータ１５０の別
の配置例が示される。例えば、半導体チップ１０の４隅
の近傍にパッド電極が配置されない場合、半導体チップ
１０の４隅に位置する第２の領域２上に空き領域が存在
することになる。ここにシリーズレギュレータ１５０を
配置する。シリーズレギュレータ１５０が使用する電源
パッド２０Ａは、半導体チップ１０の４隅で交差する２
つの辺の両側において、シリーズレギュレータ１５０近
傍のパッド電極を電源パッド２０Ａとして割り当てる。
この配置方法を採用することにより、電源パッド２０Ａ
近傍の空き領域だけでなく、半導体チップ１０の４隅の
近傍でパッド電極を配置しないことにより生ずる空き領
域もシリーズレギュレータ１５０の配置に利用すること
ができる。なお、他のシリーズレギュレータ１５２〜１
５７に関して、いくつかのシリーズレギュレータについ
ては図５と同様のレイアウトを採用し、残りを図４の形
態でレイアウトすることができる。
の配置例が示される。例えば、半導体チップ１０の４隅
の近傍にパッド電極が配置されない場合、半導体チップ
１０の４隅に位置する第２の領域２上に空き領域が存在
することになる。ここにシリーズレギュレータ１５０を
配置する。シリーズレギュレータ１５０が使用する電源
パッド２０Ａは、半導体チップ１０の４隅で交差する２
つの辺の両側において、シリーズレギュレータ１５０近
傍のパッド電極を電源パッド２０Ａとして割り当てる。
この配置方法を採用することにより、電源パッド２０Ａ
近傍の空き領域だけでなく、半導体チップ１０の４隅の
近傍でパッド電極を配置しないことにより生ずる空き領
域もシリーズレギュレータ１５０の配置に利用すること
ができる。なお、他のシリーズレギュレータ１５２〜１
５７に関して、いくつかのシリーズレギュレータについ
ては図５と同様のレイアウトを採用し、残りを図４の形
態でレイアウトすることができる。
【００４５】図６にはシリーズレギュレータ１５０の更
に別の配置例が示される。半導体チップ１０の４隅の近
傍にパッド電極が配置されない場合に、半導体チップ１
０の４隅における第２の領域２で確保可能な空き領域に
シリーズレギュレータ１５０を配置し、シリーズレギュ
レータ１５０が使用する電源パッド２０Ａを、半導体チ
ップ１０の４隅で交差する２つの辺のどちらか一方のパ
ッド電極に割当てる。図７には参照電圧配線Ｌ１０のレ
イアウトが例示される。参照電圧配線Ｌ１０は、第２の
領域２又はその境界付近に置かれている。参照電圧配線
Ｌ１０に並行して両側に、換言すれば同一配線層に、接
地電位Ｖｓｓに接続されたシールド配線Ｌ３０を設け
る。参照電圧配線Ｌ１０は、内部電源電圧Ｖｉｎｔの基
準となる電圧を伝達しているため、クロストークノイズ
等の影響を低減する必要があり、シールド配線Ｌ３０
は、このノイズ低減に効果がある。
に別の配置例が示される。半導体チップ１０の４隅の近
傍にパッド電極が配置されない場合に、半導体チップ１
０の４隅における第２の領域２で確保可能な空き領域に
シリーズレギュレータ１５０を配置し、シリーズレギュ
レータ１５０が使用する電源パッド２０Ａを、半導体チ
ップ１０の４隅で交差する２つの辺のどちらか一方のパ
ッド電極に割当てる。図７には参照電圧配線Ｌ１０のレ
イアウトが例示される。参照電圧配線Ｌ１０は、第２の
領域２又はその境界付近に置かれている。参照電圧配線
Ｌ１０に並行して両側に、換言すれば同一配線層に、接
地電位Ｖｓｓに接続されたシールド配線Ｌ３０を設け
る。参照電圧配線Ｌ１０は、内部電源電圧Ｖｉｎｔの基
準となる電圧を伝達しているため、クロストークノイズ
等の影響を低減する必要があり、シールド配線Ｌ３０
は、このノイズ低減に効果がある。
【００４６】図８には参照電圧配線Ｌ１０近傍の断面構
造を例示する。図７の例では参照電圧配線Ｌ１０に沿っ
て、両側にシールド配線Ｌ３０を配置したが、更にノイ
ズ低減効果を高めるには、参照電圧配線Ｌ１０の上側の
上層配線層を利用してシールド配線Ｌ３１を設け、下側
の基板ＳＵＢ内にシールド領域としてのウェルＷＥＬＬ
を形成する。シールド配線Ｌ３１とウェルＷＥＬＬはシ
ールド配線Ｌ３０と同様に接地電位接地電位Ｖｓｓに導
通させる。特に図示はしないが、参照電圧配線Ｌ１０が
第２層目以上の金属配線層に形成されている場合は前記
ウェルＷＥＬＬに代えて下層配線層に形成したシールド
配線を利用してよい。尚、ＩＮＳは層間絶縁層を意味す
る。
造を例示する。図７の例では参照電圧配線Ｌ１０に沿っ
て、両側にシールド配線Ｌ３０を配置したが、更にノイ
ズ低減効果を高めるには、参照電圧配線Ｌ１０の上側の
上層配線層を利用してシールド配線Ｌ３１を設け、下側
の基板ＳＵＢ内にシールド領域としてのウェルＷＥＬＬ
を形成する。シールド配線Ｌ３１とウェルＷＥＬＬはシ
ールド配線Ｌ３０と同様に接地電位接地電位Ｖｓｓに導
通させる。特に図示はしないが、参照電圧配線Ｌ１０が
第２層目以上の金属配線層に形成されている場合は前記
ウェルＷＥＬＬに代えて下層配線層に形成したシールド
配線を利用してよい。尚、ＩＮＳは層間絶縁層を意味す
る。
【００４７】図９には第２の領域２におけるシリーズレ
ギュレータと配線との接続状態の詳細が例示される。図
１０乃至図１３には図９の各部の回路構成が夫々例示さ
れる。
ギュレータと配線との接続状態の詳細が例示される。図
１０乃至図１３には図９の各部の回路構成が夫々例示さ
れる。
【００４８】レギュレータ１５０に接続する電源パッド
２０Ａは、図１０より明らかのように、外部電源電圧Ｖ
ｅｘｔの入力端子２０Ａ−１、回路の接地電圧Ｖｓｓの
入力端子２０Ａ−３、及び電源幹線Ｌ２０の接続端子２
０Ａ−２としての機能が割当てられる。前記接続端子２
０Ａ−２は例えば安定化容量を外付けで接続するのに利
用することができる。このような接続端子２０Ａ−２は
シリーズレギュレータ毎に設ける必要はなく、半導体集
積回路に１個設けるだけでもよい。
２０Ａは、図１０より明らかのように、外部電源電圧Ｖ
ｅｘｔの入力端子２０Ａ−１、回路の接地電圧Ｖｓｓの
入力端子２０Ａ−３、及び電源幹線Ｌ２０の接続端子２
０Ａ−２としての機能が割当てられる。前記接続端子２
０Ａ−２は例えば安定化容量を外付けで接続するのに利
用することができる。このような接続端子２０Ａ−２は
シリーズレギュレータ毎に設ける必要はなく、半導体集
積回路に１個設けるだけでもよい。
【００４９】夫々の電源パッド２０Ａには保護素子３２
ａが結合される。前記保護素子３２ａは、特に制限され
ないが、図１１に例示されるように、ゲートが接地電位
Ｖｓｓに接続された高耐圧のｎチャネル型ＭＯＳトラン
ジスタと、ゲートが外部電源電位Ｖｅｘｔに接続された
高耐圧のｐチャネル型ＭＯＳトランジスタとによって構
成され、これらのＭＯＳトランジスタは通常動作時は逆
方向接続状態、パッド電極２０Ａに過大な負電圧サージ
が印加されたときは前記ｎチャンネル型高耐圧ＭＯＳト
ランジスタが順方向接続状態になってサージを接地電位
Ｖｓｓに逃がし、パッド電極２０Ａに過大な正電圧サー
ジが印加されたときは前記ｐチャンネル型高耐圧ＭＯＳ
トランジスタが順方向接続状態になってサージを外部電
源電圧Ｖｅｘｔに逃がす。
ａが結合される。前記保護素子３２ａは、特に制限され
ないが、図１１に例示されるように、ゲートが接地電位
Ｖｓｓに接続された高耐圧のｎチャネル型ＭＯＳトラン
ジスタと、ゲートが外部電源電位Ｖｅｘｔに接続された
高耐圧のｐチャネル型ＭＯＳトランジスタとによって構
成され、これらのＭＯＳトランジスタは通常動作時は逆
方向接続状態、パッド電極２０Ａに過大な負電圧サージ
が印加されたときは前記ｎチャンネル型高耐圧ＭＯＳト
ランジスタが順方向接続状態になってサージを接地電位
Ｖｓｓに逃がし、パッド電極２０Ａに過大な正電圧サー
ジが印加されたときは前記ｐチャンネル型高耐圧ＭＯＳ
トランジスタが順方向接続状態になってサージを外部電
源電圧Ｖｅｘｔに逃がす。
【００５０】信号出力用のパッド電極２０Ｂｂ、信号入
力用のパッド電極２０Ｂａにも、図１２及び図１３に例
示されるようにダイオード接続されたｐチャンネル型高
耐圧ＭＯＳトランジスタ及びｎチャンネル型高耐圧ＭＯ
Ｓトランジスタから成る保護素子３２ｂが設けられてい
る。
力用のパッド電極２０Ｂａにも、図１２及び図１３に例
示されるようにダイオード接続されたｐチャンネル型高
耐圧ＭＯＳトランジスタ及びｎチャンネル型高耐圧ＭＯ
Ｓトランジスタから成る保護素子３２ｂが設けられてい
る。
【００５１】特に図示はしないが、第２の領域２には外
部電源電圧Ｖｅｘｔの電源幹線及び接地電位の電源幹線
が設けられており、第２の領域に配置された入力バッフ
ァ３１及び出力バッファ３０等に動作電源が供給される
ようになっている。
部電源電圧Ｖｅｘｔの電源幹線及び接地電位の電源幹線
が設けられており、第２の領域に配置された入力バッフ
ァ３１及び出力バッファ３０等に動作電源が供給される
ようになっている。
【００５２】図１３に例示されるように、外部電源電圧
Ｖｅｘｔで動作する回路と内部電源電圧Ｖｉｎｔで動作
する回路との間で信号の受け渡しを行なうとき、前者か
ら後者への信号入力はそのまま行なえばよい。図１３の
例に従えば、第３の領域３において内部電源電圧Ｖｉｎ
ｔを動作電源とするゲート回路Ｇ１は、入力バッファ３
１の出力をそのまま受けて動作することができる。
Ｖｅｘｔで動作する回路と内部電源電圧Ｖｉｎｔで動作
する回路との間で信号の受け渡しを行なうとき、前者か
ら後者への信号入力はそのまま行なえばよい。図１３の
例に従えば、第３の領域３において内部電源電圧Ｖｉｎ
ｔを動作電源とするゲート回路Ｇ１は、入力バッファ３
１の出力をそのまま受けて動作することができる。
【００５３】一方、内部電源電圧Ｖｉｎｔで動作する回
路から外部電源電圧Ｖｅｘｔで動作する回路に信号を与
えるとき、後者の回路は動作電源よりも振幅の小さな信
号を入力することになり、例えばＣＭＯＳ入力回路にお
いて入力信号の論理レベルが中間レベルになって不所望
な貫通電流を生じたりする虞がある。そのような虞を未
然に防止するには、図１２に例示されるように、前記第
３の領域３で内部電源電圧Ｖｉｎｔを動作電源とするゲ
ートＧ２から出力される信号を、外部電源電圧Ｖｅｘｔ
で規定される信号振幅に変換して出力するレベル変換回
路Ｇ３を第４の領域４に形成する。図１２の例ではレベ
ル変換回路Ｇ３の出力は第２の領域２の出力バッファ３
０に与えられる。
路から外部電源電圧Ｖｅｘｔで動作する回路に信号を与
えるとき、後者の回路は動作電源よりも振幅の小さな信
号を入力することになり、例えばＣＭＯＳ入力回路にお
いて入力信号の論理レベルが中間レベルになって不所望
な貫通電流を生じたりする虞がある。そのような虞を未
然に防止するには、図１２に例示されるように、前記第
３の領域３で内部電源電圧Ｖｉｎｔを動作電源とするゲ
ートＧ２から出力される信号を、外部電源電圧Ｖｅｘｔ
で規定される信号振幅に変換して出力するレベル変換回
路Ｇ３を第４の領域４に形成する。図１２の例ではレベ
ル変換回路Ｇ３の出力は第２の領域２の出力バッファ３
０に与えられる。
【００５４】図１４には前記レベル変換回路Ｇ３の一例
が示される。同図に示されるレベル変換回路Ｇ３は、第
３の領域３のゲートＧ２から相補信号を受けるｎチャネ
ル型の差動入力ＭＯＳトランジスタＴ１０，Ｔ１１を有
し、当該トランジスタＴ１０，Ｔ１１のドレインに、相
互に一方のゲートが他方のドレインに交差結合されたｐ
チャンネル型の負荷ＭＯＳトランジスタＴ１２，Ｔ１３
のドレインを接続し、ＭＯＳトランジスタＴ１１とＴ１
３のコモンドレインをインバータＩＮＶで増幅して出力
する様に構成される。尚、第４領域４のゲートＧ４の出
力は第３領域３のゲートＧ５で直接受けてよい。
が示される。同図に示されるレベル変換回路Ｇ３は、第
３の領域３のゲートＧ２から相補信号を受けるｎチャネ
ル型の差動入力ＭＯＳトランジスタＴ１０，Ｔ１１を有
し、当該トランジスタＴ１０，Ｔ１１のドレインに、相
互に一方のゲートが他方のドレインに交差結合されたｐ
チャンネル型の負荷ＭＯＳトランジスタＴ１２，Ｔ１３
のドレインを接続し、ＭＯＳトランジスタＴ１１とＴ１
３のコモンドレインをインバータＩＮＶで増幅して出力
する様に構成される。尚、第４領域４のゲートＧ４の出
力は第３領域３のゲートＧ５で直接受けてよい。
【００５５】図１５には本発明に係る半導体集積回路の
別の例を示す。同図に示される半導体集積回路にはシリ
ーズレギュレータ１５０〜１５７として図３の（Ｂ）で
説明した差動増幅器を備えた構成を採用する。これによ
り、第４の領域４には参照電圧発生回路６０を設ける必
要がない。
別の例を示す。同図に示される半導体集積回路にはシリ
ーズレギュレータ１５０〜１５７として図３の（Ｂ）で
説明した差動増幅器を備えた構成を採用する。これによ
り、第４の領域４には参照電圧発生回路６０を設ける必
要がない。
【００５６】図１６には本発明に係る半導体集積回路の
更に別の例を示す。同図において制御回路７０は夫々の
シリーズレギュレータ１５０〜１５７を別々に活性・非
活性化制御できるように、個別の活性・非活性化制御信
号Ｓ１０〜Ｓ１７を出力する。制御回路７０は、内部回
路に必要な供給電流に応じて、必要な数のシリーズレギ
ュレータを活性化させる。供給電流に応じて必要な数の
シリーズレギュレータのみを活性化することで、無駄な
電力の供給を断つことができる。そのような制御は、例
えば半導体集積回路の外部端子からのモード設定に応じ
て制御回路７０で行なうことができる。その他の構成は
図１と同様であるのでその詳細な説明は省略する。
更に別の例を示す。同図において制御回路７０は夫々の
シリーズレギュレータ１５０〜１５７を別々に活性・非
活性化制御できるように、個別の活性・非活性化制御信
号Ｓ１０〜Ｓ１７を出力する。制御回路７０は、内部回
路に必要な供給電流に応じて、必要な数のシリーズレギ
ュレータを活性化させる。供給電流に応じて必要な数の
シリーズレギュレータのみを活性化することで、無駄な
電力の供給を断つことができる。そのような制御は、例
えば半導体集積回路の外部端子からのモード設定に応じ
て制御回路７０で行なうことができる。その他の構成は
図１と同様であるのでその詳細な説明は省略する。
【００５７】図１７には本発明に係る半導体集積回路の
更に別の例を示す。同図に示される半導体集積回路は、
半導体チップ１０上に、同等の電流駆動能力を持つ複数
のシリーズレギュレータ１５０〜１５６と、それらの電
流駆動能力より小さい電流駆動能力を持つシリーズレギ
ュレータ１５８とを有する。制御信号Ｓ２は同等の駆動
能力をもつ複数のシリーズレギュレータ１５０〜１５６
をまとめて活性・非活性化制御する。一方、駆動能力の
小さいシリーズレギュレータ１５８は、制御信号Ｓ３に
より、活性・非活性化制御される。制御回路７０は、大
きな電流駆動能力が必要な場合は、電流駆動能力の大き
な複数のシリーズレギュレータ１５０〜１５６のみ、ま
たはそれらのシリーズレギュレータ１５０〜１５６に加
えて、電流駆動能力の小さいシリーズレギュレータ１５
８を活性化する。また、少ない電流駆動能力で良い時
は、電流駆動能力の小さいシリーズレギュレータ１５８
のみを活性化する。これにより、例えば半導体集積回路
の外部端子の状態に応答して設定されるスタンバイ時に
は、シリーズレギュレータ１５８を活性化し、その他の
シリーズレギュレータ１５０〜１５６を非活性にして、
無駄な電力消費を低減することができる。
更に別の例を示す。同図に示される半導体集積回路は、
半導体チップ１０上に、同等の電流駆動能力を持つ複数
のシリーズレギュレータ１５０〜１５６と、それらの電
流駆動能力より小さい電流駆動能力を持つシリーズレギ
ュレータ１５８とを有する。制御信号Ｓ２は同等の駆動
能力をもつ複数のシリーズレギュレータ１５０〜１５６
をまとめて活性・非活性化制御する。一方、駆動能力の
小さいシリーズレギュレータ１５８は、制御信号Ｓ３に
より、活性・非活性化制御される。制御回路７０は、大
きな電流駆動能力が必要な場合は、電流駆動能力の大き
な複数のシリーズレギュレータ１５０〜１５６のみ、ま
たはそれらのシリーズレギュレータ１５０〜１５６に加
えて、電流駆動能力の小さいシリーズレギュレータ１５
８を活性化する。また、少ない電流駆動能力で良い時
は、電流駆動能力の小さいシリーズレギュレータ１５８
のみを活性化する。これにより、例えば半導体集積回路
の外部端子の状態に応答して設定されるスタンバイ時に
は、シリーズレギュレータ１５８を活性化し、その他の
シリーズレギュレータ１５０〜１５６を非活性にして、
無駄な電力消費を低減することができる。
【００５８】図１８には本発明に係る半導体集積回路の
更に別の例を示す。図１８の例では半導体チップ１０に
は、第３の領域３に配置される内部回路に供給されるい
くつかの異なる内部電源電圧が存在している。仮に、そ
の内部電源電圧をＶｉｎｔＡ、ＶｉｎｔＢとすると、こ
れらの電圧を生成するシリーズレギュレータをグループ
Ａ、Ｂに分けることができる。例えば、内部電源電圧Ｖ
ｉｎｔＡを生成するグループＡのシリーズレギュレータ
１５０Ａ、１５２Ａ、１５４Ａ、１５６Ａは夫々同等の
電流駆動能力を持っている。一方、内部電源電圧Ｖｉｎ
ｔＢを生成するグループＢのシリーズレギュレータ１５
１Ｂ、１５３Ｂ、１５５Ｂ、１５７Ｂは夫々グループＡ
のシリーズレギュレータと同等又は異なる電流駆動能力
を持っている。グループＡのシリーズレギュレータ１５
０Ａ、１５２Ａ、１５４Ａ、１５６Ａは、参照電圧配線
Ｌ１０Ａと電源幹線Ｌ２０Ａを使用し、グループＢのシ
リーズレギュレータ１５１Ｂ、１５３Ｂ、１５５Ｂ、１
５７Ｂは、参照電圧配線Ｌ１０Ｂと電源幹線Ｌ２０Ｂを
使用する。シリーズレギュレータの活性・非活性化制御
は、グループ毎に一括して行なう。例えば、グループＡ
のシリーズレギュレータ１５０Ａ、１５２Ａ、１５４
Ａ、１５６Ａは、制御信号Ｓ１８に制御され、グループ
Ｂのシリーズレギュレータ１５１Ｂ、１５３Ｂ、１５５
Ｂ、１５７Ｂは制御信号Ｓ１９により活性・非活性化が
制御される。これにより、半導体チップ１０の中にいく
つかの異なる内部電源電圧で動作する内部回路を混在さ
せて使用することが可能となる。そのほかの構成は図１
と同様であるのでその詳細な説明は省略する。
更に別の例を示す。図１８の例では半導体チップ１０に
は、第３の領域３に配置される内部回路に供給されるい
くつかの異なる内部電源電圧が存在している。仮に、そ
の内部電源電圧をＶｉｎｔＡ、ＶｉｎｔＢとすると、こ
れらの電圧を生成するシリーズレギュレータをグループ
Ａ、Ｂに分けることができる。例えば、内部電源電圧Ｖ
ｉｎｔＡを生成するグループＡのシリーズレギュレータ
１５０Ａ、１５２Ａ、１５４Ａ、１５６Ａは夫々同等の
電流駆動能力を持っている。一方、内部電源電圧Ｖｉｎ
ｔＢを生成するグループＢのシリーズレギュレータ１５
１Ｂ、１５３Ｂ、１５５Ｂ、１５７Ｂは夫々グループＡ
のシリーズレギュレータと同等又は異なる電流駆動能力
を持っている。グループＡのシリーズレギュレータ１５
０Ａ、１５２Ａ、１５４Ａ、１５６Ａは、参照電圧配線
Ｌ１０Ａと電源幹線Ｌ２０Ａを使用し、グループＢのシ
リーズレギュレータ１５１Ｂ、１５３Ｂ、１５５Ｂ、１
５７Ｂは、参照電圧配線Ｌ１０Ｂと電源幹線Ｌ２０Ｂを
使用する。シリーズレギュレータの活性・非活性化制御
は、グループ毎に一括して行なう。例えば、グループＡ
のシリーズレギュレータ１５０Ａ、１５２Ａ、１５４
Ａ、１５６Ａは、制御信号Ｓ１８に制御され、グループ
Ｂのシリーズレギュレータ１５１Ｂ、１５３Ｂ、１５５
Ｂ、１５７Ｂは制御信号Ｓ１９により活性・非活性化が
制御される。これにより、半導体チップ１０の中にいく
つかの異なる内部電源電圧で動作する内部回路を混在さ
せて使用することが可能となる。そのほかの構成は図１
と同様であるのでその詳細な説明は省略する。
【００５９】図１９には本発明に係る半導体集積回路の
更に別の例を示す。同図に示される半導体集積回路にお
いて、電源幹線Ｌ２０は、第１の領域１内のパッド電極
２０のどれか一つのパッド電極２０Ａ−２を介し、半導
体チップ１０に外付けされた１個の安定化容量Ｃ１０に
接続する。これにより、電源幹線Ｌ２０上の内部電源電
圧Ｖｉｎｔの変動や低下を抑制する。その他の構成は図
１と同じであるからその詳細な説明は省略する。
更に別の例を示す。同図に示される半導体集積回路にお
いて、電源幹線Ｌ２０は、第１の領域１内のパッド電極
２０のどれか一つのパッド電極２０Ａ−２を介し、半導
体チップ１０に外付けされた１個の安定化容量Ｃ１０に
接続する。これにより、電源幹線Ｌ２０上の内部電源電
圧Ｖｉｎｔの変動や低下を抑制する。その他の構成は図
１と同じであるからその詳細な説明は省略する。
【００６０】図２０には本発明に係る半導体集積回路の
更に別の例を示す。同図に示される半導体集積回路にお
いて、電源幹線Ｌ２０は、第１の領域１内のパッド電極
２０の内の複数個、例えば２個のパッド電極２０Ａ−２
ａ，２０Ａ−２ｂを介して半導体チップ外部の安定化容
量Ｃ１０ａ，Ｃ１０ｂに接続される。これにより、内部
電源電圧Ｖｉｎｔを更に安定化させることも可能にな
る。
更に別の例を示す。同図に示される半導体集積回路にお
いて、電源幹線Ｌ２０は、第１の領域１内のパッド電極
２０の内の複数個、例えば２個のパッド電極２０Ａ−２
ａ，２０Ａ−２ｂを介して半導体チップ外部の安定化容
量Ｃ１０ａ，Ｃ１０ｂに接続される。これにより、内部
電源電圧Ｖｉｎｔを更に安定化させることも可能にな
る。
【００６１】図２１には本発明に係る半導体集積回路の
更に別の例を示す。同図に示される半導体集積回路は、
半導体チップ１０の内部だけでなく、外部にも内部電源
電圧Ｖｉｎｔ用の電源幹線Ｌ２１を周回可能になってい
る。即ち、電源幹線Ｌ２０は、第１の領域１に配置され
たパッド電極２０の内の複数個、例えば４個２０Ａ−２
ａ，２０Ａ−２ｂ，２０Ａ−２ｃ，２０Ａ−２ｄを介し
て電源幹線Ｌ２１と接続されている。電源幹線Ｌ２１に
は、少なくとも１つの安定化容量Ｃ１０を接続する。前
記電源幹線Ｌ２１は半導体集積回路のパッケージ内部に
形成し、或いは半導体集積回路が実装される実装基板上
に形成される。これによって、内部電源電圧Ｖｉｎｔを
更に安定化させることも可能になる。
更に別の例を示す。同図に示される半導体集積回路は、
半導体チップ１０の内部だけでなく、外部にも内部電源
電圧Ｖｉｎｔ用の電源幹線Ｌ２１を周回可能になってい
る。即ち、電源幹線Ｌ２０は、第１の領域１に配置され
たパッド電極２０の内の複数個、例えば４個２０Ａ−２
ａ，２０Ａ−２ｂ，２０Ａ−２ｃ，２０Ａ−２ｄを介し
て電源幹線Ｌ２１と接続されている。電源幹線Ｌ２１に
は、少なくとも１つの安定化容量Ｃ１０を接続する。前
記電源幹線Ｌ２１は半導体集積回路のパッケージ内部に
形成し、或いは半導体集積回路が実装される実装基板上
に形成される。これによって、内部電源電圧Ｖｉｎｔを
更に安定化させることも可能になる。
【００６２】図２２には本発明に係る半導体集積回路の
更に別の例を示す。同図に示される半導体集積回路は、
図１の構成に対して、第４の領域４に自己消費電流の少
ないサブシリーズレギュレータ８０及び第３の領域３の
ための基板バイアス制御回路７１を追加した点が相違さ
れる。サブシリーズレギュレータ８０の電圧出力端子は
前記電源幹線Ｌ２０に結合される。基板バイアス制御回
路７１はｐチャネル型ＭＯＳトランジスタの基板電圧Ｖ
ｂｐ、ｎチャネル型ＭＯＳトランジスタの基板電圧Ｖｂ
ｎを出力する。第３の領域以外の領域の基板電圧は、特
に制限されないが、ｐチャネル型ＭＯＳトランジスタは
電源電圧、ｎチャンネル型ＭＯＳトランジスタは回路の
接地電圧にされ、特に基板バイアスされていない。
更に別の例を示す。同図に示される半導体集積回路は、
図１の構成に対して、第４の領域４に自己消費電流の少
ないサブシリーズレギュレータ８０及び第３の領域３の
ための基板バイアス制御回路７１を追加した点が相違さ
れる。サブシリーズレギュレータ８０の電圧出力端子は
前記電源幹線Ｌ２０に結合される。基板バイアス制御回
路７１はｐチャネル型ＭＯＳトランジスタの基板電圧Ｖ
ｂｐ、ｎチャネル型ＭＯＳトランジスタの基板電圧Ｖｂ
ｎを出力する。第３の領域以外の領域の基板電圧は、特
に制限されないが、ｐチャネル型ＭＯＳトランジスタは
電源電圧、ｎチャンネル型ＭＯＳトランジスタは回路の
接地電圧にされ、特に基板バイアスされていない。
【００６３】図２２の半導体集積回路の動作モードとし
て、特に制限されないが、第３の領域３に配置される内
部回路の動作を考慮して、図２３に例示されるように、
アクティブモード、スタンバイモード、データ保持モー
ド（スリープモード）、シャットダウンの４状態を考え
る。
て、特に制限されないが、第３の領域３に配置される内
部回路の動作を考慮して、図２３に例示されるように、
アクティブモード、スタンバイモード、データ保持モー
ド（スリープモード）、シャットダウンの４状態を考え
る。
【００６４】前記アクティブモードは半導体集積回路を
最大限の能力で動作可能にする動作モードである。アク
ティブモード時には、参照電圧発生回路６０及び複数の
シリーズレギュレータ１５０〜１５７を活性化し、小型
シリーズレギュレータ８０と基板バイアス制御回路７１
による基板バイアス制御を非活性にしておく。例えばこ
の状態において第３の領域のｐチャネル型ＭＯＳトラン
ジスタの基板電位は内部電源電圧Ｖｉｎｔにされ、ｎチ
ャンネル型ＭＯＳトランジスタの基板電位は回路の接地
電圧Ｖｓｓにされる。
最大限の能力で動作可能にする動作モードである。アク
ティブモード時には、参照電圧発生回路６０及び複数の
シリーズレギュレータ１５０〜１５７を活性化し、小型
シリーズレギュレータ８０と基板バイアス制御回路７１
による基板バイアス制御を非活性にしておく。例えばこ
の状態において第３の領域のｐチャネル型ＭＯＳトラン
ジスタの基板電位は内部電源電圧Ｖｉｎｔにされ、ｎチ
ャンネル型ＭＯＳトランジスタの基板電位は回路の接地
電圧Ｖｓｓにされる。
【００６５】スタンバイモードは低消費電力モードであ
り、割り込みの受付など必要最小限の要求に対して応答
できる動作モードである。スタンバイモード時は、参照
電圧発生回路６０及びサブシリーズレギュレータ８０は
活性化され、複数のシリーズレギュレータ１５０〜１５
７は非活性にされる。このシリーズレギュレータの切り
替えによりシリーズレギュレータの自己消費電流が低減
される。更に、基板バイアス制御回路７１による基板バ
イアス制御が活性化され、第３の領域３の内部回路の基
板電位Ｖｂｐ，Ｖｂｎとして基板バイアス電圧が与えら
れる。ここでは低消費電力を目的とする基板バイアス制
御を行なおうとするものであり、ＭＯＳトランジスタの
閾値電圧が大きくなるように、逆方向の基板バイアスを
与えるようにされる。例えば、ｐチンネル型ＭＯＳトラ
ンジスタの基板電圧Ｖｂｐとして外部電源電圧Ｖｅｘｔ
を与え、ｎチャネル型ＭＯＳトランジスタの基板電圧Ｖ
ｂｎとして回路の接地電位Ｖｓｓに対する負電位を与え
る。負電位の生成は例えば基板バイアス制御回路７１内
のチャージポンプ回路で行なう。これにより、スタンバ
イモードにおいて、第３の領域３の内部回路におけるサ
ブスレッショルドリーク電流を低減することができる。
り、割り込みの受付など必要最小限の要求に対して応答
できる動作モードである。スタンバイモード時は、参照
電圧発生回路６０及びサブシリーズレギュレータ８０は
活性化され、複数のシリーズレギュレータ１５０〜１５
７は非活性にされる。このシリーズレギュレータの切り
替えによりシリーズレギュレータの自己消費電流が低減
される。更に、基板バイアス制御回路７１による基板バ
イアス制御が活性化され、第３の領域３の内部回路の基
板電位Ｖｂｐ，Ｖｂｎとして基板バイアス電圧が与えら
れる。ここでは低消費電力を目的とする基板バイアス制
御を行なおうとするものであり、ＭＯＳトランジスタの
閾値電圧が大きくなるように、逆方向の基板バイアスを
与えるようにされる。例えば、ｐチンネル型ＭＯＳトラ
ンジスタの基板電圧Ｖｂｐとして外部電源電圧Ｖｅｘｔ
を与え、ｎチャネル型ＭＯＳトランジスタの基板電圧Ｖ
ｂｎとして回路の接地電位Ｖｓｓに対する負電位を与え
る。負電位の生成は例えば基板バイアス制御回路７１内
のチャージポンプ回路で行なう。これにより、スタンバ
イモードにおいて、第３の領域３の内部回路におけるサ
ブスレッショルドリーク電流を低減することができる。
【００６６】データ保持モードは半導体集積回路の内部
状態をスタティックに保持させる動作である。このデー
タ保持モード時には、スタンバイ時に行ったシリーズレ
ギュレータの切り替えと基板バイアス制御に加え、内部
電源電圧Ｖｉｎｔのレベルを下げることにより、サブス
レッショルドリーク電流を更に低減することができる。
状態をスタティックに保持させる動作である。このデー
タ保持モード時には、スタンバイ時に行ったシリーズレ
ギュレータの切り替えと基板バイアス制御に加え、内部
電源電圧Ｖｉｎｔのレベルを下げることにより、サブス
レッショルドリーク電流を更に低減することができる。
【００６７】図２４にはアクティブモードからスタンバ
イモードを経てデータ保持モードに至るときに利用され
る基板電圧Ｖｂｐ、Ｖｂｎ及び内部電源電圧Ｖｉｎｔの
状態が示される。第３の領域３に含まれる回路として例
えばＣＭＯＳインバータ等の回路において、ｐチャネル
型ＭＯＳトランジスタの基板電圧Ｖｂｐ、ｎチャンネル
型ＭＯＳトランジスタの基板電圧Ｖｂｎ、及び内部電源
電圧Ｖｉｎｔを図２４のように変化させる。アクティブ
時には基板電圧Ｖｂｐを内部電圧Ｖｉｎｔとし、基板電
圧Ｖｂｎを回路の接地電圧Ｖｓｓとすることにより、Ｍ
ＯＳトランジスタに基板バイアスをかけない。スタンバ
イ時は基板電圧Ｖｂｐを外部電圧Ｖｅｘｔとし、基板電
圧Ｖｂｎを−１．５Ｖのような負電圧とする。データ保
持時は内部電源電圧Ｖｉｎｔを下げ、これに応答してｎ
チャンネル型ＭＯＳトランジスタの基板電圧も−２．３
Ｖのような負電圧に変更する。半導体集積回路の動作モ
ード若しくは動作状態に応じた基板電圧制御において、
正側の逆バイアス用基板電圧には外部電源電圧Ｖｅｘｔ
をそのまま流用し、負側の逆バイアス用基板電圧だけを
チャージポンプ回路で生成すればよい。要するに、基板
バイアス制御のために専用の電圧を半導体集積回路の外
部から入力する必要はない。
イモードを経てデータ保持モードに至るときに利用され
る基板電圧Ｖｂｐ、Ｖｂｎ及び内部電源電圧Ｖｉｎｔの
状態が示される。第３の領域３に含まれる回路として例
えばＣＭＯＳインバータ等の回路において、ｐチャネル
型ＭＯＳトランジスタの基板電圧Ｖｂｐ、ｎチャンネル
型ＭＯＳトランジスタの基板電圧Ｖｂｎ、及び内部電源
電圧Ｖｉｎｔを図２４のように変化させる。アクティブ
時には基板電圧Ｖｂｐを内部電圧Ｖｉｎｔとし、基板電
圧Ｖｂｎを回路の接地電圧Ｖｓｓとすることにより、Ｍ
ＯＳトランジスタに基板バイアスをかけない。スタンバ
イ時は基板電圧Ｖｂｐを外部電圧Ｖｅｘｔとし、基板電
圧Ｖｂｎを−１．５Ｖのような負電圧とする。データ保
持時は内部電源電圧Ｖｉｎｔを下げ、これに応答してｎ
チャンネル型ＭＯＳトランジスタの基板電圧も−２．３
Ｖのような負電圧に変更する。半導体集積回路の動作モ
ード若しくは動作状態に応じた基板電圧制御において、
正側の逆バイアス用基板電圧には外部電源電圧Ｖｅｘｔ
をそのまま流用し、負側の逆バイアス用基板電圧だけを
チャージポンプ回路で生成すればよい。要するに、基板
バイアス制御のために専用の電圧を半導体集積回路の外
部から入力する必要はない。
【００６８】負の基板電圧は図２５のチャージポンプ回
路で生成することができる。このチャージポンプ回路
は、リングオシレータ７２を動作させることにより、Ｍ
ＯＳ容量Ｔ２０、Ｔ２１のゲートに逆位相のクロック信
号が供給され、これに同期するｐチャネル型ＭＯＳトラ
ンジスタＴ２２〜Ｔ２５のチャージポンプ作用によって
トランジスタＴ２２とＴ２３の結合点に負電圧を得るこ
とができる。この時の負電圧は、−Ｖｉｎｔ＋Ｖｔｈ１
＋Ｖｔｈ２（Ｖｔｈ１：Ｔ２２の閾値電圧、Ｖｔｈ２：
Ｔ２３の閾値電圧）まで下げることができる。複数種類
の負電圧が必要なときは負電圧が目的電圧になるように
リングオシレータの発振動作若しくは発振周波数を負帰
還制御すればよい。これにより、図２４に例示されるス
タンバイ時における−１．５Ｖの基板バイアス電圧Ｖｂ
ｎと、データ保持時における−２．３Ｖの基板バイアス
電圧Ｖｂｎを得ることができる。
路で生成することができる。このチャージポンプ回路
は、リングオシレータ７２を動作させることにより、Ｍ
ＯＳ容量Ｔ２０、Ｔ２１のゲートに逆位相のクロック信
号が供給され、これに同期するｐチャネル型ＭＯＳトラ
ンジスタＴ２２〜Ｔ２５のチャージポンプ作用によって
トランジスタＴ２２とＴ２３の結合点に負電圧を得るこ
とができる。この時の負電圧は、−Ｖｉｎｔ＋Ｖｔｈ１
＋Ｖｔｈ２（Ｖｔｈ１：Ｔ２２の閾値電圧、Ｖｔｈ２：
Ｔ２３の閾値電圧）まで下げることができる。複数種類
の負電圧が必要なときは負電圧が目的電圧になるように
リングオシレータの発振動作若しくは発振周波数を負帰
還制御すればよい。これにより、図２４に例示されるス
タンバイ時における−１．５Ｖの基板バイアス電圧Ｖｂ
ｎと、データ保持時における−２．３Ｖの基板バイアス
電圧Ｖｂｎを得ることができる。
【００６９】シャットダウン時は、参照電圧発生回路６
０、シリーズレギュレータ１５０〜１５７、サブシリー
ズレギュレータ８０、及び基板バイアス制御回路７１を
非活性とする。シリーズレギュレータ１５０〜１５７の
活性・非活性の選択は制御信号Ｓ１により行い、小型シ
リーズレギュレータ８０の活性・非活性の選択は制御信
号Ｓ４を使用、基板バイアス制御回路７１の活性・非活
性化制御は制御信号Ｓ８により行なう。
０、シリーズレギュレータ１５０〜１５７、サブシリー
ズレギュレータ８０、及び基板バイアス制御回路７１を
非活性とする。シリーズレギュレータ１５０〜１５７の
活性・非活性の選択は制御信号Ｓ１により行い、小型シ
リーズレギュレータ８０の活性・非活性の選択は制御信
号Ｓ４を使用、基板バイアス制御回路７１の活性・非活
性化制御は制御信号Ｓ８により行なう。
【００７０】図２６には本発明に係る半導体集積回路の
更に別の例を示す。同図に示される半導体集積回路は、
半導体チップ１０の第４の領域４にスイッチングレギュ
レータのドライバ制御回路９０を配置した点が図１と相
違される。前記ドライバ制御回路９０は、半導体チップ
１０の外部にある外付け部品、例えばパワーＭＯＳトラ
ンジスタから成るドライバＭＯＳトランジスタＰＭ１及
びＰＭ２のゲートを駆動することにより、外部電源電圧
Ｖｅｘｔから方形波を生成し、それを、外付け部品、例
えばインダクタンスＬ１、容量Ｃ１、及びショットキー
ダイオードＤ１から成るローパスフィルタを介して、第
３の領域３に配置された内部回路に供給する内部電源電
圧Ｖｉｎｔを生成する。スイッチングレギュレータのド
ライバ制御回路９０のみオンチップ化し、オンチップ化
したとすれば大きなレイアウト面積を占めることになる
ドライバＭＯＳトランジスタ等を外付け部品とすること
で、シリーズレギュレータ１５０〜１５７を内蔵しなが
らスイッチングレギュレータの使用も簡単に選択できる
にもかかわらず、大きな面積オーバーヘッドとならな
い。更に、ドライバＭＯＳトランジスタをオンチップ化
した場合、内部回路に供給する電流に応じて３つの電源
Ｖｅｘｔ、Ｖｉｎｔ、及びＶｓｓのパッド電極を一組と
して増加させていかなくてはならないため、多数の電源
パッドが必要になるが、ドライバＭＯＳトランジスタを
外付け部品で構成することでその問題が回避される。電
極パッド２０Ｂ−１，２０Ｂ−２はドライバＭＯＳトラ
ンジスタのスイッチング制御信号ＧＳ１，ＧＳ２の出力
用パッド電極、電極パッド２０Ｂ−３は外部のスイッチ
ングレギュレータで生成される内部電圧Ｖｉｎｔを入力
する電源パッドである。
更に別の例を示す。同図に示される半導体集積回路は、
半導体チップ１０の第４の領域４にスイッチングレギュ
レータのドライバ制御回路９０を配置した点が図１と相
違される。前記ドライバ制御回路９０は、半導体チップ
１０の外部にある外付け部品、例えばパワーＭＯＳトラ
ンジスタから成るドライバＭＯＳトランジスタＰＭ１及
びＰＭ２のゲートを駆動することにより、外部電源電圧
Ｖｅｘｔから方形波を生成し、それを、外付け部品、例
えばインダクタンスＬ１、容量Ｃ１、及びショットキー
ダイオードＤ１から成るローパスフィルタを介して、第
３の領域３に配置された内部回路に供給する内部電源電
圧Ｖｉｎｔを生成する。スイッチングレギュレータのド
ライバ制御回路９０のみオンチップ化し、オンチップ化
したとすれば大きなレイアウト面積を占めることになる
ドライバＭＯＳトランジスタ等を外付け部品とすること
で、シリーズレギュレータ１５０〜１５７を内蔵しなが
らスイッチングレギュレータの使用も簡単に選択できる
にもかかわらず、大きな面積オーバーヘッドとならな
い。更に、ドライバＭＯＳトランジスタをオンチップ化
した場合、内部回路に供給する電流に応じて３つの電源
Ｖｅｘｔ、Ｖｉｎｔ、及びＶｓｓのパッド電極を一組と
して増加させていかなくてはならないため、多数の電源
パッドが必要になるが、ドライバＭＯＳトランジスタを
外付け部品で構成することでその問題が回避される。電
極パッド２０Ｂ−１，２０Ｂ−２はドライバＭＯＳトラ
ンジスタのスイッチング制御信号ＧＳ１，ＧＳ２の出力
用パッド電極、電極パッド２０Ｂ−３は外部のスイッチ
ングレギュレータで生成される内部電圧Ｖｉｎｔを入力
する電源パッドである。
【００７１】なお、シリーズレギュレータ１５０〜１５
７とドライバ制御回路９０の活性化制御は、制御回路７
０が制御信号Ｓ１及びＳ５を用いて行うが、この半導体
集積回路の使用時には、一般にどちらか一方のレギュレ
ータしか使用しないため、制御信号Ｓ１、Ｓ５の何れか
一方は非活性化レベルに固定されてよい。そのような非
活性化制御手段として、制御回路７０内の電気ヒューズ
プログラム回路、レーザヒューズプログラム回路、或い
は不揮発性メモリセルを用いたフラッシュメモリヒュー
ズを用いてよい。
７とドライバ制御回路９０の活性化制御は、制御回路７
０が制御信号Ｓ１及びＳ５を用いて行うが、この半導体
集積回路の使用時には、一般にどちらか一方のレギュレ
ータしか使用しないため、制御信号Ｓ１、Ｓ５の何れか
一方は非活性化レベルに固定されてよい。そのような非
活性化制御手段として、制御回路７０内の電気ヒューズ
プログラム回路、レーザヒューズプログラム回路、或い
は不揮発性メモリセルを用いたフラッシュメモリヒュー
ズを用いてよい。
【００７２】図２７には本発明に係る半導体集積回路の
更に別の例を示す。同図に示される半導体集積回路は、
図２２と図２６の構成を組み合わせた例である。半導体
チップ１０は、スタンバイ時に使用するサブシリーズレ
ギュレータ８０、基板バイアス制御回路７１、及びスイ
ッチングレギュレータのドライバ制御回路９０を有す
る。ここでは、第３の領域３の具体例として、ＣＰＵ１
２０、レジスタ１３０、不揮発性メモリ１３５、及びそ
の他周辺回路１４０が図示されている。不揮発性メモリ
１３５には電気ヒューズ或いはフラッシュメモリ等が使
用される。Ｓ５０は周辺回路１４０とＣＰＵ１２０が入
出力する信号を例示し、Ｓ５１はレジスタ１３０が出力
する信号を意味し、Ｓ５２は不揮発性メモリ１３５が出
力する信号を意味し、Ｓ２０はＣＰＵが制御回路７０に
出力する信号を示す。Ｌ５０は基板バイアス制御回路７
１が出力する基板電圧Ｖｂｎ，Ｖｂｐの供給配線を総称
する。
更に別の例を示す。同図に示される半導体集積回路は、
図２２と図２６の構成を組み合わせた例である。半導体
チップ１０は、スタンバイ時に使用するサブシリーズレ
ギュレータ８０、基板バイアス制御回路７１、及びスイ
ッチングレギュレータのドライバ制御回路９０を有す
る。ここでは、第３の領域３の具体例として、ＣＰＵ１
２０、レジスタ１３０、不揮発性メモリ１３５、及びそ
の他周辺回路１４０が図示されている。不揮発性メモリ
１３５には電気ヒューズ或いはフラッシュメモリ等が使
用される。Ｓ５０は周辺回路１４０とＣＰＵ１２０が入
出力する信号を例示し、Ｓ５１はレジスタ１３０が出力
する信号を意味し、Ｓ５２は不揮発性メモリ１３５が出
力する信号を意味し、Ｓ２０はＣＰＵが制御回路７０に
出力する信号を示す。Ｌ５０は基板バイアス制御回路７
１が出力する基板電圧Ｖｂｎ，Ｖｂｐの供給配線を総称
する。
【００７３】図２７の例ではスイッチングレギュレータ
の利用が選択され、内蔵シリーズレギュレータ１５０〜
１５７，８０の利用は選択されていない。シリーズレギ
ュレータ１５０〜１５７，８０を利用する場合は、電極
パッド２０Ｂ−１，２０Ｂ−２へのパワーＭＯＳトラン
ジスタＰＭ１，ＰＭ２の接続を止め、代わりに、電極パ
ッド２０Ａ−２ａに安定化容量Ｃ１０を接続すればよ
い。
の利用が選択され、内蔵シリーズレギュレータ１５０〜
１５７，８０の利用は選択されていない。シリーズレギ
ュレータ１５０〜１５７，８０を利用する場合は、電極
パッド２０Ｂ−１，２０Ｂ−２へのパワーＭＯＳトラン
ジスタＰＭ１，ＰＭ２の接続を止め、代わりに、電極パ
ッド２０Ａ−２ａに安定化容量Ｃ１０を接続すればよ
い。
【００７４】図２８には図２７の構成を回路接続と電源
接続を主体に示してある。前記参照電圧発生回路６０は
基準電圧発生回路１００と参照電圧用バッファ１１０と
に分けて図示しある。電圧用外部電源電圧Ｖｅｘｔで動
作する回路は、制御回路７０、基板バイアス制御回路７
１、基準電圧発生回路１００、参照電圧発生回路１１
０、スタンバイ時用のサブシリーズレギュレータ８０、
シリーズレギュレータ１５０〜１５７、入出力用バッフ
ァ３０，３１、保護素子３２、及びスイッチングレギュ
レータのドライバ制御回路９０である。一方、内部電源
電圧Ｖｉｎｔで動作する回路は、ＣＰＵ１２０、レジス
タ１３０、不揮発性メモリ１３５、及びその他周辺回路
１４０である。
接続を主体に示してある。前記参照電圧発生回路６０は
基準電圧発生回路１００と参照電圧用バッファ１１０と
に分けて図示しある。電圧用外部電源電圧Ｖｅｘｔで動
作する回路は、制御回路７０、基板バイアス制御回路７
１、基準電圧発生回路１００、参照電圧発生回路１１
０、スタンバイ時用のサブシリーズレギュレータ８０、
シリーズレギュレータ１５０〜１５７、入出力用バッフ
ァ３０，３１、保護素子３２、及びスイッチングレギュ
レータのドライバ制御回路９０である。一方、内部電源
電圧Ｖｉｎｔで動作する回路は、ＣＰＵ１２０、レジス
タ１３０、不揮発性メモリ１３５、及びその他周辺回路
１４０である。
【００７５】制御信号Ｓ１はシリーズレギュレータ１５
０〜１５７の活性・非活性化を制御する信号である。制
御信号Ｓ４はスタンバイ時用のサブシリーズレギュレー
タ８０の活性・非活性化を制御する信号である。制御信
号Ｓ５はスイッチングレギュレータのドライバ制御回路
９０の活性・非活性化を選択するための信号である。制
御信号Ｓ６は基準電圧発生回路１００の活性・非活性化
を制御するための信号である。制御信号Ｓ７は参照電圧
用バッファ１１０の活性・非活性化を制御するための信
号である。制御信号Ｓ８は基板バイアス制御回路７１の
活性・非活性化を制御するための信号である。制御信号
Ｓ２０はＣＰＵ１２０が制御回路７０を制御する信号で
ある。制御信号Ｓ２２は参照電圧用バッファ１１０の出
力電圧のレベルを切り替えるための信号である。制御信
号Ｓ２１は基準電圧発生回路１００の出力電圧のレベル
を切り替えるための信号である。Ｓ５３はＣＰＵ１２０
とバッファ３０，３１との間の入出力信号を意味する。
０〜１５７の活性・非活性化を制御する信号である。制
御信号Ｓ４はスタンバイ時用のサブシリーズレギュレー
タ８０の活性・非活性化を制御する信号である。制御信
号Ｓ５はスイッチングレギュレータのドライバ制御回路
９０の活性・非活性化を選択するための信号である。制
御信号Ｓ６は基準電圧発生回路１００の活性・非活性化
を制御するための信号である。制御信号Ｓ７は参照電圧
用バッファ１１０の活性・非活性化を制御するための信
号である。制御信号Ｓ８は基板バイアス制御回路７１の
活性・非活性化を制御するための信号である。制御信号
Ｓ２０はＣＰＵ１２０が制御回路７０を制御する信号で
ある。制御信号Ｓ２２は参照電圧用バッファ１１０の出
力電圧のレベルを切り替えるための信号である。制御信
号Ｓ２１は基準電圧発生回路１００の出力電圧のレベル
を切り替えるための信号である。Ｓ５３はＣＰＵ１２０
とバッファ３０，３１との間の入出力信号を意味する。
【００７６】図２９には基準電圧発生回路１００及びそ
のトリミング情報を設定する回路の一例が示される。図
２９の基準電圧発生回路１００はバンドギャップレファ
レンス回路を使用した例である。この回路はＶｂｅの異
なるバイポーラトランジスタＢ２，Ｂ３を利用し、その
差を電流と抵抗Ｒ１４で補償するようにして、ＭＯＳト
ランジスタＴ３８，Ｔ３９、抵抗Ｒ１０，Ｒ１１，Ｒ１
２、及びバイポーラトランジスタＢ１の電流経路に所定
の電流を流し、基準電圧を形成する。ＭＯＳトランジス
タＴ３６，Ｔ３７、ＭＯＳトランジスタＴ４０，Ｔ４
１、ＭＯＳトランジスタＴ４２，Ｔ４３の夫々のペアは
カレントミラー負荷を構成する。この基準電圧発生回路
１００において、プロセスばらつきの影響をキャンセル
する、即ちトリミング可能にするために、ＣＭＯＳトラ
ンスファゲートＳＷ０〜ＳＷ２によって基準電圧を選択
可能になっている。その選択制御は制御回路７０が選択
信号Ｓ２１ａ，Ｓ２１ｂ，Ｓ２１ｃを用いて行なうこと
ができる。選択のためのトリミング情報は不揮発性メモ
リ１３５が保有し、例えばリセット処理の一環で不揮発
性メモリ１３５からそのトリミング情報が信号Ｓ５２に
よってレジスタ１３０にロードされ、レジスタ１３０の
出力が信号Ｓ５１によって制御回路７０に与えられてト
リミングが行なわれるようになっている。
のトリミング情報を設定する回路の一例が示される。図
２９の基準電圧発生回路１００はバンドギャップレファ
レンス回路を使用した例である。この回路はＶｂｅの異
なるバイポーラトランジスタＢ２，Ｂ３を利用し、その
差を電流と抵抗Ｒ１４で補償するようにして、ＭＯＳト
ランジスタＴ３８，Ｔ３９、抵抗Ｒ１０，Ｒ１１，Ｒ１
２、及びバイポーラトランジスタＢ１の電流経路に所定
の電流を流し、基準電圧を形成する。ＭＯＳトランジス
タＴ３６，Ｔ３７、ＭＯＳトランジスタＴ４０，Ｔ４
１、ＭＯＳトランジスタＴ４２，Ｔ４３の夫々のペアは
カレントミラー負荷を構成する。この基準電圧発生回路
１００において、プロセスばらつきの影響をキャンセル
する、即ちトリミング可能にするために、ＣＭＯＳトラ
ンスファゲートＳＷ０〜ＳＷ２によって基準電圧を選択
可能になっている。その選択制御は制御回路７０が選択
信号Ｓ２１ａ，Ｓ２１ｂ，Ｓ２１ｃを用いて行なうこと
ができる。選択のためのトリミング情報は不揮発性メモ
リ１３５が保有し、例えばリセット処理の一環で不揮発
性メモリ１３５からそのトリミング情報が信号Ｓ５２に
よってレジスタ１３０にロードされ、レジスタ１３０の
出力が信号Ｓ５１によって制御回路７０に与えられてト
リミングが行なわれるようになっている。
【００７７】トリミングの動作を更に詳述する。例え
ば、出力電圧を設定する前は、制御信号Ｓ２１ｂによ
り、スイッチＳＷ１のみがオン状態になっており、出力
電圧は電圧Ｖ１に等しくされる。この出力電圧Ｖ１は、
配線Ｌ４０を介して、参照電圧用バッファ１１０に伝達
される。基準電圧発生回路１００が正常動作を行うと
き、温度依存性がもっとも少なくなる電圧は理論的に規
定されるので、この電圧を基準として考えると、もし、
製造ばらつき等の理由で、電圧Ｖ１のレベルがこの基準
電圧よりも高くなっている場合、チップ外部から制御信
号を制御回路７０に与えると、制御信号Ｓ２１ｃによ
り、スイッチＳＷ２のみをオン状態にし、出力電圧のレ
ベルを電圧Ｖ１よりも低い電圧Ｖ２に切り替える。ま
た、製造ばらつき等の理由で、電圧Ｖ１のレベルがこの
基準電圧よりも低くなっている場合、同様に、チップ外
部から制御信号を制御回路７０に与え、制御信号Ｓ２１
ａにより、スイッチＳＷ０だけをオン状態にし、出力電
圧のレベルを電圧Ｖ１よりも高い電圧Ｖ０に切り替え
る。次に、この出力電圧の製造ばらつき等によるズレを
補正した設定値を不揮発性メモリ１３５に保持させ、次
回の電源投入時からは、そのデータを不揮発性メモリ１
３５からレジスタ１３０に読み込ませ、その値に従って
スイッチＳＷ０〜ＳＷ２の内から一つを選択させること
が可能になる。
ば、出力電圧を設定する前は、制御信号Ｓ２１ｂによ
り、スイッチＳＷ１のみがオン状態になっており、出力
電圧は電圧Ｖ１に等しくされる。この出力電圧Ｖ１は、
配線Ｌ４０を介して、参照電圧用バッファ１１０に伝達
される。基準電圧発生回路１００が正常動作を行うと
き、温度依存性がもっとも少なくなる電圧は理論的に規
定されるので、この電圧を基準として考えると、もし、
製造ばらつき等の理由で、電圧Ｖ１のレベルがこの基準
電圧よりも高くなっている場合、チップ外部から制御信
号を制御回路７０に与えると、制御信号Ｓ２１ｃによ
り、スイッチＳＷ２のみをオン状態にし、出力電圧のレ
ベルを電圧Ｖ１よりも低い電圧Ｖ２に切り替える。ま
た、製造ばらつき等の理由で、電圧Ｖ１のレベルがこの
基準電圧よりも低くなっている場合、同様に、チップ外
部から制御信号を制御回路７０に与え、制御信号Ｓ２１
ａにより、スイッチＳＷ０だけをオン状態にし、出力電
圧のレベルを電圧Ｖ１よりも高い電圧Ｖ０に切り替え
る。次に、この出力電圧の製造ばらつき等によるズレを
補正した設定値を不揮発性メモリ１３５に保持させ、次
回の電源投入時からは、そのデータを不揮発性メモリ１
３５からレジスタ１３０に読み込ませ、その値に従って
スイッチＳＷ０〜ＳＷ２の内から一つを選択させること
が可能になる。
【００７８】図３０には参照電圧用バッファ１１０を用
いて第３の領域３に配置される内部回路の動作周波数に
応じて内部電源電圧Ｖｉｎｔを切り替える為の構成が例
示される。
いて第３の領域３に配置される内部回路の動作周波数に
応じて内部電源電圧Ｖｉｎｔを切り替える為の構成が例
示される。
【００７９】参照電圧用バッファ１１０は、ｐチャネル
型ＭＯＳトランジスタＴ４４及び抵抗Ｒ２０〜Ｒ２４の
直列回路から成る分圧回路と差動増幅器ＡＭＰを有し、
差動増幅器ＡＭＰは基準電圧発生回路１００の出力電圧
に対する分圧回路のノードＶ１２の電圧の差分に応ずる
増幅動作を行なってＭＯＳトランジスタＴ４４のコンダ
クタンスを制御する。分圧回路のノードＶ１０，Ｖ１
１，Ｖ１２の電圧はスイッチＳＷ１０，ＳＷ１１，ＳＷ
１２で一つが選択されて信号線Ｌ１０−ａに出力され、
ノードＶ１２，Ｖ１３，Ｖ１４の電圧はスイッチＳＷ２
０，ＳＷ２１，ＳＷ２２で一つが選択されて信号線Ｌ１
０−ｂに出力される。スイッチＳＷ１０〜ＳＷ１２、Ｓ
Ｗ２０〜ＳＷ２２の選択制御信号はＳ２２ａ〜Ｓ２２ｆ
とされ、ＣＰＵ１２０の指示に従って制御回路７０から
出力される。この例では、参照電位配線Ｌ１０は、前記
Ｌ１０−ａ，Ｌ１０−ｂの２系統に分けられている。
型ＭＯＳトランジスタＴ４４及び抵抗Ｒ２０〜Ｒ２４の
直列回路から成る分圧回路と差動増幅器ＡＭＰを有し、
差動増幅器ＡＭＰは基準電圧発生回路１００の出力電圧
に対する分圧回路のノードＶ１２の電圧の差分に応ずる
増幅動作を行なってＭＯＳトランジスタＴ４４のコンダ
クタンスを制御する。分圧回路のノードＶ１０，Ｖ１
１，Ｖ１２の電圧はスイッチＳＷ１０，ＳＷ１１，ＳＷ
１２で一つが選択されて信号線Ｌ１０−ａに出力され、
ノードＶ１２，Ｖ１３，Ｖ１４の電圧はスイッチＳＷ２
０，ＳＷ２１，ＳＷ２２で一つが選択されて信号線Ｌ１
０−ｂに出力される。スイッチＳＷ１０〜ＳＷ１２、Ｓ
Ｗ２０〜ＳＷ２２の選択制御信号はＳ２２ａ〜Ｓ２２ｆ
とされ、ＣＰＵ１２０の指示に従って制御回路７０から
出力される。この例では、参照電位配線Ｌ１０は、前記
Ｌ１０−ａ，Ｌ１０−ｂの２系統に分けられている。
【００８０】参照電圧発生回路６０の出力電圧は、シリ
ーズレギュレータ１５０〜１５７、自己消費電流の少な
いサブシリーズレギュレータ８０等のシリーズレギュレ
ータの基準になる電圧だけでなく、スイッチングレギュ
レータのドライバ制御回路９０のための基準になる電圧
としても使用される。特に制限されないが、前者が信号
線Ｌ１０−ａの電圧であり、後者が信号線Ｌ１０−ｂの
電圧である。それら信号線Ｌ１０−ａ、Ｌ１０−ｂの電
圧が変更されると、その電圧レベルに応じて、上記シリ
ーズレギュレータやスイッチングレギュレータによる出
力電圧も変化される。
ーズレギュレータ１５０〜１５７、自己消費電流の少な
いサブシリーズレギュレータ８０等のシリーズレギュレ
ータの基準になる電圧だけでなく、スイッチングレギュ
レータのドライバ制御回路９０のための基準になる電圧
としても使用される。特に制限されないが、前者が信号
線Ｌ１０−ａの電圧であり、後者が信号線Ｌ１０−ｂの
電圧である。それら信号線Ｌ１０−ａ、Ｌ１０−ｂの電
圧が変更されると、その電圧レベルに応じて、上記シリ
ーズレギュレータやスイッチングレギュレータによる出
力電圧も変化される。
【００８１】例えば、参照用電圧バッファ１１０による
電圧可変制御前は、制御信号Ｓ２２ｂによりスイッチＳ
Ｗ１１がオン状態にされ、配線Ｌ１０−ａ上の出力電圧
レベルは電圧Ｖ１１と等しい。一方、配線Ｌ１０−ｂ上
の出力電圧レベルは、制御信号Ｓ２２ｅによりスイッチ
ＳＷ２１がオン状態にされ、電圧Ｖ１３と等しくなる。
もし、ＣＰＵ１２０の低速動作時には、制御信号Ｓ２２
ｃ及びＳ２２ｆによりスイッチＳＷ１２及びＳＷ２２が
オン状態にされ、配線Ｌ１１上の出力電圧レベルは電圧
Ｖ１１よりも低い電圧Ｖ１２に切り替えられ、配線Ｌ１
２上の出力電圧レベルは電圧Ｖ１３よりも低い電圧Ｖ１
４に切り替えられる。また、ＣＰＵ１２０の高速動作時
には、制御信号Ｓ２２ａ及びＳ２２ｄによりスイッチＳ
Ｗ１０及びＳＷ２０がオン状態にされ、配線Ｌ１１上の
出力電圧レベルは電圧Ｖ１１よりも高い電圧Ｖ１０に切
り替えられ、配線Ｌ１２上の出力電圧レベルは電圧Ｖ１
３よりも高い電圧Ｖ１２に切り替えられる。この手法に
より、ＣＰＵ１２０の動作状態に応じて低電力化が可能
となる。なお、出力電圧のレベルは、更に多段階に切り
替えることが可能である。
電圧可変制御前は、制御信号Ｓ２２ｂによりスイッチＳ
Ｗ１１がオン状態にされ、配線Ｌ１０−ａ上の出力電圧
レベルは電圧Ｖ１１と等しい。一方、配線Ｌ１０−ｂ上
の出力電圧レベルは、制御信号Ｓ２２ｅによりスイッチ
ＳＷ２１がオン状態にされ、電圧Ｖ１３と等しくなる。
もし、ＣＰＵ１２０の低速動作時には、制御信号Ｓ２２
ｃ及びＳ２２ｆによりスイッチＳＷ１２及びＳＷ２２が
オン状態にされ、配線Ｌ１１上の出力電圧レベルは電圧
Ｖ１１よりも低い電圧Ｖ１２に切り替えられ、配線Ｌ１
２上の出力電圧レベルは電圧Ｖ１３よりも低い電圧Ｖ１
４に切り替えられる。また、ＣＰＵ１２０の高速動作時
には、制御信号Ｓ２２ａ及びＳ２２ｄによりスイッチＳ
Ｗ１０及びＳＷ２０がオン状態にされ、配線Ｌ１１上の
出力電圧レベルは電圧Ｖ１１よりも高い電圧Ｖ１０に切
り替えられ、配線Ｌ１２上の出力電圧レベルは電圧Ｖ１
３よりも高い電圧Ｖ１２に切り替えられる。この手法に
より、ＣＰＵ１２０の動作状態に応じて低電力化が可能
となる。なお、出力電圧のレベルは、更に多段階に切り
替えることが可能である。
【００８２】図３１には前記半導体集積回路のレイアウ
ト設計方法の概略が示される。半導体集積回路のレイア
ウト設計では、フロアプランによって回路ブロックの大
凡の配置が決定され（Ｓ１）、その後に、前記フロアプ
ランを参照しながら、論理設計された機能を実現するた
めの回路パターンのレイアウトを決定するレイアウト設
計が行なわれる（Ｓ２）。レイアウト設計の結果に対し
てはレイアウト検証が行なわれる（Ｓ３）。
ト設計方法の概略が示される。半導体集積回路のレイア
ウト設計では、フロアプランによって回路ブロックの大
凡の配置が決定され（Ｓ１）、その後に、前記フロアプ
ランを参照しながら、論理設計された機能を実現するた
めの回路パターンのレイアウトを決定するレイアウト設
計が行なわれる（Ｓ２）。レイアウト設計の結果に対し
てはレイアウト検証が行なわれる（Ｓ３）。
【００８３】レイアウト設計では、マクロセルライブラ
リＬＢＲに登録されている検証済の回路パターン若しく
はマスクパターンデータを利用して、効率化を図ること
ができる。マクロセルライブラリＬＢＲには、ディジタ
ル回路ライブラリＤＧＴ、アナログ回路ライブラリＡＬ
Ｇ等があり、アナログ回路ライブラリＡＬＧには、前記
シリーズレギュレータ１５０〜１５７等の降圧電源回路
用の複数種類の回路レイアウトデータＣＫＴが含まれて
いる。
リＬＢＲに登録されている検証済の回路パターン若しく
はマスクパターンデータを利用して、効率化を図ること
ができる。マクロセルライブラリＬＢＲには、ディジタ
ル回路ライブラリＤＧＴ、アナログ回路ライブラリＡＬ
Ｇ等があり、アナログ回路ライブラリＡＬＧには、前記
シリーズレギュレータ１５０〜１５７等の降圧電源回路
用の複数種類の回路レイアウトデータＣＫＴが含まれて
いる。
【００８４】前記レギュレータ１５０〜１５７を有する
半導体集積回路の設計では、前記バッファ３０のレイア
ウトで決まる幅に大凡等しい幅で、前記レギュレータ１
５０〜１５７を、前記第１の電源電圧Ｖｅｘｔを受ける
パッド電極及び回路の接地電圧Ｖｓｓを受けるパッド電
極の近傍に配置するステップをレイアウト設計（Ｓ２）
に含めばよい。このステップにおいて、前記第３の領域
３の第１の内部回路に必要な供給電流に応じてセルライ
ブラリＬＢＲから選択したレギュレータを配置すれば、
降圧電源回路のレイアウト設計を比較的容易に行なうこ
とが可能である。
半導体集積回路の設計では、前記バッファ３０のレイア
ウトで決まる幅に大凡等しい幅で、前記レギュレータ１
５０〜１５７を、前記第１の電源電圧Ｖｅｘｔを受ける
パッド電極及び回路の接地電圧Ｖｓｓを受けるパッド電
極の近傍に配置するステップをレイアウト設計（Ｓ２）
に含めばよい。このステップにおいて、前記第３の領域
３の第１の内部回路に必要な供給電流に応じてセルライ
ブラリＬＢＲから選択したレギュレータを配置すれば、
降圧電源回路のレイアウト設計を比較的容易に行なうこ
とが可能である。
【００８５】図３２には降圧電源回路のレイアウトデー
タ（即ちマスクパターンのデータ）によって規定される
回路パターンの一つの例としてシリーズレギュレータの
回路パターンＰＴＮ例示される。この回路パターンＰＴ
Ｎのレイアウトデータは図３３に示される回路接続デー
タＣＮＴＤ、図３４に示される回路シンボルデータＳＢ
ＬＤと１対１に対応してリンクされている。すなわち、
それら３種類の電子データＰＴＮ、ＣＮＴＤ、ＳＢＬＤ
の間において、結線、ＭＯＳサイズ等の情報が共有され
ている。図面上、ＭＯＳトランジスタに付した符号Ｔ５
０〜Ｔ５６、信号Ａ１，Ｅ１、及び電圧Ｖｅｘｔ，Ｖｉ
ｎｔ，Ｖｓｓによって図３２のパターンと図３３の回路
とが対応され、図３３の回路と図３４のシンボルが対応
されている。それらの電子データを利用することによ
り、降圧電源回路の回路設計、レイアウト設計等が容易
に行えるようになると共に、情報の管理も容易となる。
タ（即ちマスクパターンのデータ）によって規定される
回路パターンの一つの例としてシリーズレギュレータの
回路パターンＰＴＮ例示される。この回路パターンＰＴ
Ｎのレイアウトデータは図３３に示される回路接続デー
タＣＮＴＤ、図３４に示される回路シンボルデータＳＢ
ＬＤと１対１に対応してリンクされている。すなわち、
それら３種類の電子データＰＴＮ、ＣＮＴＤ、ＳＢＬＤ
の間において、結線、ＭＯＳサイズ等の情報が共有され
ている。図面上、ＭＯＳトランジスタに付した符号Ｔ５
０〜Ｔ５６、信号Ａ１，Ｅ１、及び電圧Ｖｅｘｔ，Ｖｉ
ｎｔ，Ｖｓｓによって図３２のパターンと図３３の回路
とが対応され、図３３の回路と図３４のシンボルが対応
されている。それらの電子データを利用することによ
り、降圧電源回路の回路設計、レイアウト設計等が容易
に行えるようになると共に、情報の管理も容易となる。
【００８６】図３８には本発明に係る半導体集積回路の
更に別の例が示される。同図に示される半導体集積回路
は、同等の電流駆動能力を有する複数のシリーズレギュ
レータ３００〜３０６と、それらと同等の電流駆動能力
を有するシリーズレギュレータ１５０とを有して構成さ
れる。この態様の変形例として、前記シリーズレギュレ
ータ１５０を、複数個配置し、或は全く配置しない構成
を採用してもよい。
更に別の例が示される。同図に示される半導体集積回路
は、同等の電流駆動能力を有する複数のシリーズレギュ
レータ３００〜３０６と、それらと同等の電流駆動能力
を有するシリーズレギュレータ１５０とを有して構成さ
れる。この態様の変形例として、前記シリーズレギュレ
ータ１５０を、複数個配置し、或は全く配置しない構成
を採用してもよい。
【００８７】図３９には前記シリーズレギュレータ３０
０の詳細な一例が示される。特に図示はしないが、他の
シリーズレギュレータ３０１〜３０６もそれと同様に構
成してよい。シリーズレギュレータ３００はドライバト
ランジスタ４０及びアンプ４１を有する。図４に基づい
て説明したシリーズレギュレータ１５０の配置では、ド
ライバトランジスタ４０とアンプ４１を、入出力に関係
するバッファ３０，３１が配置される領域（第２の領域
２のうちの外側領域）に配置していたため、その近傍に
は電源パッド２０Ａがまとまって配置されている必要が
あった。図３９の例では、バッファ３０，３１の配置さ
れる領域（第２の領域２の内の外側に位置する第１回路
領域）にはシリーズレギュレータ３００のうちアンプ４
１のみを配置可能な領域があれば足りる。その領域の内
側の領域（第２の領域２のうちの内側領域）にドライバ
トランジスタ４０を配置する。これにより、シリーズレ
ギュレータ３００〜３０６の配置に対する自由度が増
す。尚、ドライバトランジスタは複数のより小さなトラ
ンジスタと電気的に接続し、全体として一定の駆動能力
を有するようにしてもよい。
０の詳細な一例が示される。特に図示はしないが、他の
シリーズレギュレータ３０１〜３０６もそれと同様に構
成してよい。シリーズレギュレータ３００はドライバト
ランジスタ４０及びアンプ４１を有する。図４に基づい
て説明したシリーズレギュレータ１５０の配置では、ド
ライバトランジスタ４０とアンプ４１を、入出力に関係
するバッファ３０，３１が配置される領域（第２の領域
２のうちの外側領域）に配置していたため、その近傍に
は電源パッド２０Ａがまとまって配置されている必要が
あった。図３９の例では、バッファ３０，３１の配置さ
れる領域（第２の領域２の内の外側に位置する第１回路
領域）にはシリーズレギュレータ３００のうちアンプ４
１のみを配置可能な領域があれば足りる。その領域の内
側の領域（第２の領域２のうちの内側領域）にドライバ
トランジスタ４０を配置する。これにより、シリーズレ
ギュレータ３００〜３０６の配置に対する自由度が増
す。尚、ドライバトランジスタは複数のより小さなトラ
ンジスタと電気的に接続し、全体として一定の駆動能力
を有するようにしてもよい。
【００８８】図４０にはシリーズレギュレータ３００の
別の配置例が示される。例えば、半導体チップ１０の四
隅の近傍にパッド電極が配置されない場合、半導体チッ
プ１０の四隅に位置する第２の領域２上に空き領域が存
在することになる。ここにシリーズレギュレータ３００
のアンプ４１を配置する。図４０の配置例の場合、アン
プ４１は入出力に関係するバッファ３０，３１の配置さ
れる領域の四隅に配置されている。この場合、ドライバ
トランジスタ４０は、図３９に基づいて説明した直線的
な配置ではなく、屈曲的な配置にすることも可能とな
る。尚、他のシリーズレギュレータについては図４０と
同様のレイアウトを採用し、残りを図３９と同様の形態
でレイアウトすることができる。
別の配置例が示される。例えば、半導体チップ１０の四
隅の近傍にパッド電極が配置されない場合、半導体チッ
プ１０の四隅に位置する第２の領域２上に空き領域が存
在することになる。ここにシリーズレギュレータ３００
のアンプ４１を配置する。図４０の配置例の場合、アン
プ４１は入出力に関係するバッファ３０，３１の配置さ
れる領域の四隅に配置されている。この場合、ドライバ
トランジスタ４０は、図３９に基づいて説明した直線的
な配置ではなく、屈曲的な配置にすることも可能とな
る。尚、他のシリーズレギュレータについては図４０と
同様のレイアウトを採用し、残りを図３９と同様の形態
でレイアウトすることができる。
【００８９】以上の説明より明らかなように、チップ間
のインターフェースに使用される電源電圧Ｖｅｘｔより
も低い内部電源電圧Ｖｉｎｔで動作する内部回路をもつ
ＬＳＩにおいて、内部電源電圧Ｖｉｎｔを生成するレギ
ュレータを、バッファ及び保護素子を配置するための領
域を用いて配置することにより、降圧電源回路のオンチ
ップ化による面積オーバヘッドを低減することができ
る。
のインターフェースに使用される電源電圧Ｖｅｘｔより
も低い内部電源電圧Ｖｉｎｔで動作する内部回路をもつ
ＬＳＩにおいて、内部電源電圧Ｖｉｎｔを生成するレギ
ュレータを、バッファ及び保護素子を配置するための領
域を用いて配置することにより、降圧電源回路のオンチ
ップ化による面積オーバヘッドを低減することができ
る。
【００９０】面積オーバーヘッドの低減について定量的
な効果を例示する。図３５には図１の回路構成による面
積オーバーヘッド低減による効果を示す。図３５におい
て、シリーズレギュレータを第２の領域２に形成しない
面積オーバーヘッドの低減前に比べ、図１の半導体集積
回路の場合は、シリーズレギュレータ１５０〜１５７の
面積オーバーヘッドがなくなり、例えばチップ面積の増
加分は０．６３ｍｍ２から０．３４ｍｍ２に低減するこ
とができる。
な効果を例示する。図３５には図１の回路構成による面
積オーバーヘッド低減による効果を示す。図３５におい
て、シリーズレギュレータを第２の領域２に形成しない
面積オーバーヘッドの低減前に比べ、図１の半導体集積
回路の場合は、シリーズレギュレータ１５０〜１５７の
面積オーバーヘッドがなくなり、例えばチップ面積の増
加分は０．６３ｍｍ２から０．３４ｍｍ２に低減するこ
とができる。
【００９１】不所望な電圧ドロップの抑制について定量
的な効果を例示する。図３６の（Ａ）には半導体チップ
１０の駆動に対して、充分な電流供給能力を有した１個
のシリーズレギュレータ２００を配置した集中タイプの
半導体集積回路が例示され、図３６の（Ｂ）には図１の
ように複数個のシリーズレギュレータを分散配置した分
散タイプの半導体集積回路が例示される。また、前記複
数個のシリーズレギュレータの駆動能力の総和は上記シ
リーズレギュレータ２００に比べて同等程度、若しくは
少なくとも同等以上の駆動能力を有する。図３７には図
３６の半導体集積回路の第３の領域３に配置された内部
回路に供給すべき電流Ｉ１〜Ｉ７の和が相違する場合に
電源幹線Ｌ２０上に現れる内部電源電圧Ｖｉｎｔの最大
ドロップを示した。この例では、内部電源電圧Ｖｉｎｔ
の目標とする電圧は１．８Ｖである。図３７において、
例えば内部回路に供給される電流が２００ｍＡの場合、
図３６（Ｂ）の分散タイプのでは内部電源電圧Ｖｉｎｔ
のドロップは約０．１Ｖであるが、図３６（Ａ）の集中
タイプでは約０．７Ｖも内部電源電圧Ｖｉｎｔのドロッ
プが発生する。このことから、図１に例示されるように
周回する電源回線Ｌ２０に複数個のシリーズレギュレー
タをほぼ等間隔に配置する構成を採用することにより、
所要の電流量が多い場合にも内部電源電圧Ｖｉｎｔのド
ロップを小さく抑えることが可能である。
的な効果を例示する。図３６の（Ａ）には半導体チップ
１０の駆動に対して、充分な電流供給能力を有した１個
のシリーズレギュレータ２００を配置した集中タイプの
半導体集積回路が例示され、図３６の（Ｂ）には図１の
ように複数個のシリーズレギュレータを分散配置した分
散タイプの半導体集積回路が例示される。また、前記複
数個のシリーズレギュレータの駆動能力の総和は上記シ
リーズレギュレータ２００に比べて同等程度、若しくは
少なくとも同等以上の駆動能力を有する。図３７には図
３６の半導体集積回路の第３の領域３に配置された内部
回路に供給すべき電流Ｉ１〜Ｉ７の和が相違する場合に
電源幹線Ｌ２０上に現れる内部電源電圧Ｖｉｎｔの最大
ドロップを示した。この例では、内部電源電圧Ｖｉｎｔ
の目標とする電圧は１．８Ｖである。図３７において、
例えば内部回路に供給される電流が２００ｍＡの場合、
図３６（Ｂ）の分散タイプのでは内部電源電圧Ｖｉｎｔ
のドロップは約０．１Ｖであるが、図３６（Ａ）の集中
タイプでは約０．７Ｖも内部電源電圧Ｖｉｎｔのドロッ
プが発生する。このことから、図１に例示されるように
周回する電源回線Ｌ２０に複数個のシリーズレギュレー
タをほぼ等間隔に配置する構成を採用することにより、
所要の電流量が多い場合にも内部電源電圧Ｖｉｎｔのド
ロップを小さく抑えることが可能である。
【００９２】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００９３】例えば、シリーズレギュレータの数、回路
構成、第３領域に形成される具体的な回路の機能等は上
記の例に限定されず、適宜変更可能である。本発明はＣ
ＰＵを有するマイクロコンピュータやマイクロプロセッ
サに限定されず、通信用のプロトコルコントローラ、エ
ラー訂正等に特化したアクセラレータなどの各種半導体
集積回路に適用することができる。電極パッドはボンデ
ィングパッドに限定されず、チップサイズパッケージな
どに利用されるバンプ電極用のパッド電極であってもよ
い。さらに、パッド電極やバッファなどが配置される領
域は半導体チップの周縁部分に限定されず、中央部分等
であってよい。
構成、第３領域に形成される具体的な回路の機能等は上
記の例に限定されず、適宜変更可能である。本発明はＣ
ＰＵを有するマイクロコンピュータやマイクロプロセッ
サに限定されず、通信用のプロトコルコントローラ、エ
ラー訂正等に特化したアクセラレータなどの各種半導体
集積回路に適用することができる。電極パッドはボンデ
ィングパッドに限定されず、チップサイズパッケージな
どに利用されるバンプ電極用のパッド電極であってもよ
い。さらに、パッド電極やバッファなどが配置される領
域は半導体チップの周縁部分に限定されず、中央部分等
であってよい。
【００９４】低消費電力という点において本発明の半導
体集積回路は携帯電話などの携帯情報端末に最適である
が、それに限定されず、種種のロジックＬＳＩに広く適
用することができる。
体集積回路は携帯電話などの携帯情報端末に最適である
が、それに限定されず、種種のロジックＬＳＩに広く適
用することができる。
【００９５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００９６】すなわち、外部電源電圧よりも低い内部電
源電圧で動作する内部回路を持つ半導体集積回路におい
て、内部電源電圧を生成するレギュレータを、バッファ
及び保護素子を配置するための領域、或いはバッファの
レイアウトの幅で大凡決まる幅のバッファレイアウト領
域を用いて配置することにより、降圧電源回路のオンチ
ップ化による面積オーバヘッドを低減することができ
る。
源電圧で動作する内部回路を持つ半導体集積回路におい
て、内部電源電圧を生成するレギュレータを、バッファ
及び保護素子を配置するための領域、或いはバッファの
レイアウトの幅で大凡決まる幅のバッファレイアウト領
域を用いて配置することにより、降圧電源回路のオンチ
ップ化による面積オーバヘッドを低減することができ
る。
【００９７】さらに、降圧電圧を伝達するループ状の電
源幹線を用い、電源幹線に外付け安定化容量を接続する
ための電極パッドを設け、動作モードに応じて降圧のた
めの参照電位を切り換えたりレギュレータの活性・非活
性化を制御したり、或いは外部電源電圧及び降圧電圧を
利用して基板バイアス制御を行なうこと等により、低消
費電力を更に促進することができる。
源幹線を用い、電源幹線に外付け安定化容量を接続する
ための電極パッドを設け、動作モードに応じて降圧のた
めの参照電位を切り換えたりレギュレータの活性・非活
性化を制御したり、或いは外部電源電圧及び降圧電圧を
利用して基板バイアス制御を行なうこと等により、低消
費電力を更に促進することができる。
【００９８】また、前記レギュレータを有する半導体集
積回路の設計では、前記バッファのレイアウトで決まる
幅に大凡等しい幅で、前記レギュレータを、前記第１の
電源電圧を受けるパッド電極及び回路の接地電圧を受け
るパッド電極の近傍に配置すればよく、このとき、前記
第１の内部回路に必要な供給電流に応じてセルライブラ
リから選択したレギュレータを配置すれば、そのような
半導体集積回路の設計も比較的容易に行なうことが可能
になる。
積回路の設計では、前記バッファのレイアウトで決まる
幅に大凡等しい幅で、前記レギュレータを、前記第１の
電源電圧を受けるパッド電極及び回路の接地電圧を受け
るパッド電極の近傍に配置すればよく、このとき、前記
第１の内部回路に必要な供給電流に応じてセルライブラ
リから選択したレギュレータを配置すれば、そのような
半導体集積回路の設計も比較的容易に行なうことが可能
になる。
【図１】本発明に係る半導体集積回路の一例を示す説明
図である。
図である。
【図２】シリーズレギュレータの一例を示す回路図であ
る。
る。
【図３】レギュレータを構成する差動増幅器を例示する
回路図である。
回路図である。
【図４】シリーズレギュレータの基本的な配置構成を例
示するレイアウトパターンである。
示するレイアウトパターンである。
【図５】シリーズレギュレータをチップコーナ部分に配
置したレイアウトパターンである。
置したレイアウトパターンである。
【図６】シリーズレギュレータをチップコーナ部分に配
置した別のレイアウトパターンである。
置した別のレイアウトパターンである。
【図７】参照電圧配線の平面的な構成を例示するレイア
ウトパターンである。
ウトパターンである。
【図８】参照電圧配線近傍の断面構造を例示する縦断面
図である。
図である。
【図９】第２の領域におけるシリーズレギュレータと配
線との接続状態の詳細を例示するレイアウトパターンで
ある。
線との接続状態の詳細を例示するレイアウトパターンで
ある。
【図１０】レギュレータと電源パッドとの接続状態を例
示する回路図である。
示する回路図である。
【図１１】電源パッドとこれに接続する保護素子を例示
する回路図である。
する回路図である。
【図１２】信号出力用バッファとこれに接続する保護素
子を例示する回路図である。
子を例示する回路図である。
【図１３】信号入力用バッファとこれに接続する保護素
子を例示する回路図である。
子を例示する回路図である。
【図１４】レベル変換回路等を例示する回路図である。
【図１５】参照電圧発生回路が不要なシリーズレギュレ
ータを採用した半導体集積回路の一例を示す説明図であ
る。
ータを採用した半導体集積回路の一例を示す説明図であ
る。
【図１６】複数個のシリーズレギュレータを別々に活性
・非活性化制御できるようにした半導体集積回路の一例
を示す説明図である。
・非活性化制御できるようにした半導体集積回路の一例
を示す説明図である。
【図１７】他に比べて電流駆動能力の小さいシリーズレ
ギュレータも併せて搭載した半導体集積回路の一例を示
す説明図である。
ギュレータも併せて搭載した半導体集積回路の一例を示
す説明図である。
【図１８】複数種類の内部電源電圧を用いるようにした
半導体集積回路の一例を示す説明図である。
半導体集積回路の一例を示す説明図である。
【図１９】パッド電極を介して半導体チップに１個の安
定化容量を外付け可能にした半導体集積回路の一例を示
す説明図である。
定化容量を外付け可能にした半導体集積回路の一例を示
す説明図である。
【図２０】パッド電極を介して半導体チップに複数個の
安定化容量を外付け可能にした半導体集積回路の一例を
示す説明図である。
安定化容量を外付け可能にした半導体集積回路の一例を
示す説明図である。
【図２１】半導体チップの外部にも内部電源電圧用の電
源幹線を周回可能にした半導体集積回路の一例を示す説
明図である。
源幹線を周回可能にした半導体集積回路の一例を示す説
明図である。
【図２２】サブシリーズレギュレータ及び基板バイアス
制御回路を追加した半導体集積回路の一例を示す説明図
である。
制御回路を追加した半導体集積回路の一例を示す説明図
である。
【図２３】半導体集積回路の動作モードと回路の活性・
非活性化制御態様とを例示する説明図である。
非活性化制御態様とを例示する説明図である。
【図２４】半導体集積回路の動作状態に応じた基板バイ
アス制御態様を例示する説明図である。
アス制御態様を例示する説明図である。
【図２５】チャージポンプ回路の一例を示す回路図であ
る。
る。
【図２６】スイッチングレギュレータのドライバ制御回
路を内蔵した半導体集積回路の一例を示す説明図であ
る。
路を内蔵した半導体集積回路の一例を示す説明図であ
る。
【図２７】図２２と図２６の構成を共に備える半導体集
積回路の一例を示す説明図である。
積回路の一例を示す説明図である。
【図２８】図２７の構成を回路接続と電源接続を主体に
示したブロック図である。
示したブロック図である。
【図２９】基準電圧発生回路及びそのトリミング情報を
設定する回路の一例を示す回路図である。
設定する回路の一例を示す回路図である。
【図３０】参照電圧用バッファを用いて第３の領域に配
置される内部回路の動作周波数に応じて内部電源電圧を
切り替える為の構成を例示する回路図である。
置される内部回路の動作周波数に応じて内部電源電圧を
切り替える為の構成を例示する回路図である。
【図３１】半導体集積回路のレイアウト設計方法を概略
的に示す説明図である。
的に示す説明図である。
【図３２】シリーズレギュレータのマスクパターンのデ
ータによって規定される回路パターンの一例を示すレイ
アウトパターンである。
ータによって規定される回路パターンの一例を示すレイ
アウトパターンである。
【図３３】図３２のレイアウトパターンにリンクされる
回路接続データによって特定される回路図である。
回路接続データによって特定される回路図である。
【図３４】図３２のレイアウトパターンにリンクされる
回路シンボルデータによって特定されるシンボル説明図
である。
回路シンボルデータによって特定されるシンボル説明図
である。
【図３５】図１の回路構成による面積オーバーヘッド低
減による効果の一例を示す説明図である。
減による効果の一例を示す説明図である。
【図３６】シリーズレギュレータの集中タイプと分散タ
イプを夫々別々の半導体集積回路として表した説明図で
ある。
イプを夫々別々の半導体集積回路として表した説明図で
ある。
【図３７】不所望な電圧ドロップの抑制について定量的
な効果を例示するための説明図である。
な効果を例示するための説明図である。
【図３８】本発明に係る半導体集積回路の更に別の例を
示す説明図である。
示す説明図である。
【図３９】シリーズレギュレータの配置を例示するレイ
アウトパターンである。
アウトパターンである。
【図４０】シリーズレギュレータをチップコーナ部に配
置した一例を示すレイアウトパターンである。
置した一例を示すレイアウトパターンである。
１ 第１の領域 ２ 第２の領域 ３ 第３の領域 ４ 第４の領域 １０ 半導体チップ ２０ パッド電極 ２０Ａ シリーズレギュレータ利用の電源パッド ２０Ａ−１ Ｖｅｘｔの入力端子 ２０Ａ−２、２０Ａ−２ａ、２０Ａ−２ｂ 電源幹線の
接続端子 Ｃ１０、Ｃ１０ａ、Ｃ１０ｂ 安定化容量 ２０Ａ−３ Ｖｓｓの入力端子 ２０Ｂ−１、２０Ｂ−２ スイッチングレギュレータ制
御信号出力端子 ２０Ｂ−３ スイッチングレギュレータからのＶｉｎｔ
入力端子 Ｖｉｎｔ、ＶｉｎｔＡ、ＶｉｎｔＢ 内部電源電圧 Ｖｅｘｔ 外部電源電圧 Ｖｓｓ 回路の接地電圧 ３０、３１ バッファ ３２、３２ａ、３２ｂ 保護素子 ４０ ドライバＭＯＳトランジスタ ４１ 差動増幅器 ６０ 参照電圧発生回路 Ｌ１０、Ｌ１０ａ、Ｌ１０ｂ 参照電位配線 Ｌ２０、Ｌ２０Ａ、Ｌ２０Ｂ 電源幹線 Ｌ２１ チップ外電源幹線 Ｌ３０、Ｌ３１ シールド配線 ＷＥＬＬ シールドウェル領域 Ｇ１、Ｇ２、Ｇ５ 第３の領域のゲート回路 Ｇ３ レベル変換回路 Ｇ４ 第４の領域のゲート回路 ７０ 制御回路 ７１ 基板バイアス制御回路 ８０ サブシリーズレギュレータ １５０〜１５７ シリーズレギュレータ １５８ 自己消費電流の小さいシリーズレギュレータ １５０Ａ、１５２Ａ、１５４Ａ、１５６Ａ シリーズレ
ギュレータ １５１Ｂ、１５３Ｂ、１５５Ｂ、１５７Ｂ シリーズレ
ギュレータ ９０ スイッチングレギュレータのドライバ制御回路 １００ 基準電圧発生回路 １１０ 参照電圧用バッファ １２０ ＣＰＵ １３０ レジスタ １３５ 不揮発性メモリ
接続端子 Ｃ１０、Ｃ１０ａ、Ｃ１０ｂ 安定化容量 ２０Ａ−３ Ｖｓｓの入力端子 ２０Ｂ−１、２０Ｂ−２ スイッチングレギュレータ制
御信号出力端子 ２０Ｂ−３ スイッチングレギュレータからのＶｉｎｔ
入力端子 Ｖｉｎｔ、ＶｉｎｔＡ、ＶｉｎｔＢ 内部電源電圧 Ｖｅｘｔ 外部電源電圧 Ｖｓｓ 回路の接地電圧 ３０、３１ バッファ ３２、３２ａ、３２ｂ 保護素子 ４０ ドライバＭＯＳトランジスタ ４１ 差動増幅器 ６０ 参照電圧発生回路 Ｌ１０、Ｌ１０ａ、Ｌ１０ｂ 参照電位配線 Ｌ２０、Ｌ２０Ａ、Ｌ２０Ｂ 電源幹線 Ｌ２１ チップ外電源幹線 Ｌ３０、Ｌ３１ シールド配線 ＷＥＬＬ シールドウェル領域 Ｇ１、Ｇ２、Ｇ５ 第３の領域のゲート回路 Ｇ３ レベル変換回路 Ｇ４ 第４の領域のゲート回路 ７０ 制御回路 ７１ 基板バイアス制御回路 ８０ サブシリーズレギュレータ １５０〜１５７ シリーズレギュレータ １５８ 自己消費電流の小さいシリーズレギュレータ １５０Ａ、１５２Ａ、１５４Ａ、１５６Ａ シリーズレ
ギュレータ １５１Ｂ、１５３Ｂ、１５５Ｂ、１５７Ｂ シリーズレ
ギュレータ ９０ スイッチングレギュレータのドライバ制御回路 １００ 基準電圧発生回路 １１０ 参照電圧用バッファ １２０ ＣＰＵ １３０ レジスタ １３５ 不揮発性メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平木 充 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 芦賀 弘一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 5F038 AV02 BB04 BB07 BE09 BH10 CA03 CA07 CD02 CD03 CD12 DF04 DF05 DF07 DF08 DF11 DF16 EZ08 5L106 AA08 AA10 CC08 CC09 CC13 GG06
Claims (36)
- 【請求項１】 半導体チップに、外部との接続に利用さ
れる複数個の端子と、前記端子に接続されるバッファ及
び保護回路と、外部から所定の端子に供給される第１の
電源電圧をこれより低い少なくとも１種類の内部電源電
圧に降圧する複数個のレギュレータと、前記内部電源電
圧を受けて動作する第１の内部回路とを有し、 前記レギュレータは、前記バッファ及び保護回路が形成
され且つそれらのレイアウトの幅で大凡決まる幅の領域
を用いて配置されて成るものであることを特徴とする半
導体集積回路。 - 【請求項２】 半導体チップに、外部との接続に利用さ
れる複数個の端子と、前記端子に接続されるバッファ及
び保護回路と、外部から所定の端子に供給される第１の
電源電圧をこれより低い少なくとも１種類の内部電源電
圧に降圧する複数個のレギュレータと、前記内部電源電
圧を受けて動作する第１の内部回路とを有し、 前記レギュレータは、前記バッファのレイアウトの幅で
大凡決まる幅の領域を用いて、前記第１の電源電圧を受
ける端子及び回路の接地電圧を受ける端子の近傍に配置
されて成るものであることを特徴とする半導体集積回
路。 - 【請求項３】 前記複数個のレギュレータの出力が結合
され前記第１の内部回路に前記内部電源電圧を供給する
電源線を有して成るものであることを特徴とする請求項
１又は２記載の半導体集積回路。 - 【請求項４】 前記電源線は閉ループ状に形成されて成
るものであることを特徴とする請求項３記載の半導体集
積回路。 - 【請求項５】 前記電源線において前記レギュレータの
出力結合点の間の寄生抵抗が相互に大凡等しくされて成
るものであることを特徴とする請求項４記載の半導体集
積回路。 - 【請求項６】 前記電源線において前記レギュレータの
出力結合点の間の距離が相互に大凡等しくされて成るも
のであることを特徴とする請求項４記載の半導体集積回
路。 - 【請求項７】 前記電源線に接続する端子を有して成る
ものであることを特徴とする請求項３又は４記載の半導
体集積回路。 - 【請求項８】 前記半導体チップに、前記第１の電源電
圧を利用する第２の内部回路を有し、 前記第２の内部回路として、前記第１の内部回路から出
力される信号を第１の電源電圧で規定される信号振幅に
変換して出力するレベル変換回路を有して成るものであ
ることを特徴とする請求項１又は２記載の半導体集積回
路。 - 【請求項９】 前記半導体チップに、前記第１の電源電
圧を利用する第２の内部回路を有し、 前記第２の内部回路として、降圧電圧の参照電圧を形成
し前記レギュレータに供給する参照電圧発生回路を有し
て成るものであることを特徴とする請求項１又は２記載
の半導体集積回路。 - 【請求項１０】 前記参照電圧を各レギュレータに供給
するため、途中で分断されて開ループを成す参照電圧配
線を有して成るものであることを特徴とする請求項９記
載の半導体集積回路。 - 【請求項１１】 前記参照電圧配線は大凡前記レギュレ
ータの配置に沿って配置され、回路の接地電圧が供給さ
れるシールド配線が同一配線層に並設されて成るもので
あることを特徴とする請求項１０記載の半導体集積回
路。 - 【請求項１２】 前記参照電圧配線の上下に更に別のシ
ールド配線又はシールド領域が並設されて成るものであ
ることを特徴とする請求項１１記載の半導体集積回路。 - 【請求項１３】 前記参照電圧発生回路は、トリミング
情報によって回路特性が決定される基準電圧発生回路の
出力電圧に基づいて参照電圧を生成し、前記トリミング
情報を保持する電気的に書き込み可能な不揮発性メモリ
を有して成るものであることを特徴とする請求項９記載
の半導体集積回路。 - 【請求項１４】 前記参照電圧発生回路は、複数種類の
参照電圧の中から選ばれた参照電圧を出力可能であるこ
とを特徴とする請求項９記載の半導体集積回路。 - 【請求項１５】 前記参照電圧発生回路は、動作モード
に応じて制御手段から与えられる指示に応答して参照電
圧を選択するものであることを特徴とする請求項１４記
載の半導体集積回路。 - 【請求項１６】 前記半導体チップに、前記第１の電源
電圧を利用する第２の内部回路を有し、 前記第２の内部回路として、上記複数のレギュレータの
活性・非活性を制御する活性化制御手段を有して成るも
のであることを特徴とする請求項１又は２記載の半導体
集積回路。 - 【請求項１７】 前記活性化制御手段は単数又は複数の
レギュレータ毎に別々に活性化制御可能であることを特
徴とする請求項１６記載の半導体集積回路。 - 【請求項１８】 前記複数個のレギュレータの内の単数
又は一部の複数個のレギュレータは残りのレギュレータ
に比べて電流駆動能力若しくは消費電流が小さくされて
成り、前記活性化制御手段は、半導体集積回路の第１の
動作モードに応答して全てのレギュレータ又は電流駆動
能力若しくは消費電流が小さくされたレギュレータを除
いた残りのレギュレータを活性状態とし、半導体集積回
路の第２の動作モードに応答して前記電流駆動能力若し
くは消費電流が小さくされたレギュレータを活性状態と
するものであることを特徴とする請求項１６記載の半導
体集積回路。 - 【請求項１９】 前記第２の内部回路として、前記レギ
ュレータに比べて電流駆動能力若しくは消費電流が小さ
くされるサブレギュレータを有して成り、前記活性化制
御手段は半導体集積回路の第１の動作モードに応答して
前記レギュレータを活性状態とし、半導体集積回路の第
２の動作モードに応答して前記サブレギュレータを活性
状態とするものであることを特徴とする請求項１６記載
の半導体集積回路。 - 【請求項２０】 前記半導体チップに、前記第１の電源
電圧を利用する第２の内部回路と、前記複数個のレギュ
レータの出力が結合され前記第１の内部回路に前記内部
電源電圧を供給する電源線と、前記電源線に接続する端
子と、を有し、 前記第２の内部回路として、スイッチングレギュレータ
のドライバ制御回路を備え、ドライバ制御回路で生成さ
れるドライブ制御信号の外部出力端子に割当てられる端
子を有して成るものであることを特徴とする請求項１又
は２記載の半導体集積回路。 - 【請求項２１】 前記レギュレータ又は前記ドライバ制
御回路のいずれか一方を固定的に非活性状態に制御する
非活性化制御手段を有して成るものであることを特徴と
する請求項２０記載の半導体集積回路。 - 【請求項２２】 前記半導体チップに、前記第１の電源
電圧を利用する第２の内部回路を有し、 前記第２の内部回路として、前記第１の内部回路を構成
するスイッチング素子の基板電位を制御する基板バイア
ス制御回路を有し、この基板バイアス制御回路は、前記
第１の電源電圧及び前記内部電源電圧を利用し、半導体
集積回路の動作モードに応じて基板電位を制御するもの
であることを特徴とする請求項１又は２記載の半導体集
積回路。 - 【請求項２３】 前記半導体チップに、前記第１の電源
電圧を用いる第２の内部回路を有し、 前記第２の内部回路として、前記第１の内部回路を構成
するスイッチング素子の基板電位を制御する基板バイア
ス制御回路を有し、この基板バイアス制御回路は、前記
第１の電源電圧及び前記内部電源電圧を利用し、第１の
内部回路のスタンバイ状態においてスイッチング素子に
逆方向基板バイアス状態を与えるものであることを特徴
とする請求項１又は２記載の半導体集積回路。 - 【請求項２４】 前記基板バイアス制御回路は、半導体
集積回路の第１の動作モードに応じて第１の内部回路の
基板電位を前記内部電源電圧及び接地電圧で規定し、半
導体集積回路の第２の動作モードに応じて第１の内部回
路の基板電位を前記第１の電源電圧及び前記接地電圧を
降圧した回路の負電圧で規定するものであることを特徴
とする請求項２２記載の半導体集積回路。 - 【請求項２５】 外部との接続に利用される複数個の端
子と、前記端子に接続される複数個のバッファ及び保護
回路と、外部から所定の端子に供給される第１の電源電
圧をこれより低い少なくとも１種類の内部電源電圧に降
圧する複数個のレギュレータと、前記内部電源電圧を受
けて動作する第１の内部回路とを有する半導体集積回路
を設計するに当たり、前記バッファのレイアウトで決ま
る幅に大凡等しい幅で、前記レギュレータを、前記第１
の電源電圧を受ける端子及び回路の接地電圧を受ける端
子の近傍に配置するステップを含むことを特徴とする半
導体集積回路の設計方法。 - 【請求項２６】 前記ステップにおいて、前記第１の内
部回路に必要な供給電流に応じてセルライブラリから選
択したレギュレータを配置することを特徴とする請求項
２５記載の半導体集積回路の設計方法。 - 【請求項２７】 半導体チップに、外部との接続に利用
される端子が複数個配置される第１の領域と、 前記端子に接続されるバッファ及び保護回路が配置さ
れ、且つ外部から所定の端子に供給される第１の電源電
圧をこれより低い少なくとも１種類の内部電源電圧に降
圧する複数個のレギュレータが配置される第２の領域
と、 前記内部電源電圧を受けて動作する第１の内部回路が配
置される第３の領域と、前記第１の電源電圧を用いる第
２の内部回路が配置される第４の領域とを有し、 前記レギュレータは、前記第１の電源電圧を受ける端子
及び回路の接地電圧を受ける端子の近傍に配置されて成
り、 前記複数個のレギュレータの出力が結合され前記第１の
内部回路に前記内部電源電圧を供給する電源線を有して
成るものであることを特徴とする半導体集積回路。 - 【請求項２８】 前記電源線は閉ループ状に形成され、
前記電源線において前記レギュレータの出力結合点の間
の寄生抵抗が相互に大凡等しくされて成るものであるこ
とを特徴とする請求項２７記載の半導体集積回路。 - 【請求項２９】 前記電源線に接続する端子を有して成
るものであることを特徴とする請求項２８記載の半導体
集積回路。 - 【請求項３０】 半導体チップに、外部との接続に利用
さる複数個の端子と、前記端子に接続されるバッファ及
び保護回路と、外部から所定の端子に供給される第１の
電源電圧をこれより低い少なくとも１種類の内部電源電
圧に降圧する複数個のレギュレータと、前記内部電源電
圧を受けて動作する第１の内部回路と、前記第１の電源
電圧を利用する第２の内部回路とを有し、 前記レギュレータは、前記第１の電源電圧を受ける端子
及び回路の接地電圧を受ける端子の近傍に配置され、 前記複数個のレギュレータの出力が結合され前記第１の
内部回路に前記内部電源電圧を供給する電源線を有し、 前記第２の内部回路として、前記第１の内部回路から出
力される信号を第１の電源電圧で規定される信号振幅に
変換して出力するレベル変換回路と、降圧電圧の参照電
圧を形成し前記レギュレータに供給する参照電圧発生回
路と、ＣＰＵとを有し、 前記参照電圧発生回路は、複数種類の参照電圧の中から
選ばれた参照電圧を出力可能であり、前記ＣＰＵから与
えられる指示に応答して参照電圧を選択するものである
ことを特徴とする半導体集積回路。 - 【請求項３１】 半導体チップに、外部との接続に利用
さる複数個の端子と、前記端子に接続されるバッファ及
び保護回路と、複数個のレギュレータと、第１の内部回
路とを有し、 前記レギュレータは、外部から供給される第１の電源電
圧をこれよりも低い少なくとも１種類の内部電圧に降圧
し、 前記第１の内部回路は前記内部電圧を受けて動作し、 更に前記レギュレータは、アンプ部と少なくとも１つ以
上のトランジスタから成るトランジスタ回路部とを有す
ることを特徴とする半導体集積回路。 - 【請求項３２】 前記アンプ部は、前記端子、バッファ
及び保護回路が配置される領域内に配置され、前記トラ
ンジスタ回路部は、前記端子、バッファ回路及び保護回
路よりも内側にが位置されるものであることを特徴とす
る請求項３１記載の半導体集積回路。 - 【請求項３３】 前記端子、バッファ及び保護回路が配
置される領域は、半導体チップの少なくとも一つの辺に
沿って配置され、 更に前記アンプ部はその領域に配置され、 前記トランジスタ回路部は前記その領域よりも内側に沿
って配置されることを特徴とする請求項３１記載の半導
体集積回路。 - 【請求項３４】 半導体チップに、外部との接続に利用
される端子が複数個配置される端子領域と、 前記端子に接続されるバッファ及び保護回路が配置さ
れ、且つ外部から所定の端子に供給される第１電源電圧
をこれより低い少なくとも１種類の内部電源電圧に降圧
する複数個のレギュレータの配置に利用される第１の回
路領域と、 前記内部電源電圧を受けて動作する第１の内部回路が配
置される第２の回路領域と、 前記第１の電源電圧を用いる第２の内部回路が配置され
る第３の回路領域とを有し、 前記レギュレータは、アンプ部と少なくとも一つ以上の
トランジスタから成るトランジスタ回路部とを有し、 前記アンプ部は前記第１の回路領域に配置されているこ
とを特徴とする半導体集積回路。 - 【請求項３５】 前記トランジスタ回路部は、前記第１
の回路領域と前記第２の回路領域との間又は前記第１の
回路御領域と前記第３回路領域との間に配置されている
ものであることを特徴とする請求項３４記載の半導体集
積回路。 - 【請求項３６】 前記トランジスタ回路部は、前記第１
の回路領域よりも半導体チップの内側寄りであって、前
記第２の回路領域及び前記第３の回路領域よりも半導体
チップの外側寄りに配置されているものであることを特
徴とする請求項３４記載の半導体集積回路。
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