JPS63232352A - マスタスライス方式半導体集積回路装置 - Google Patents
マスタスライス方式半導体集積回路装置Info
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- JPS63232352A JPS63232352A JP6685287A JP6685287A JPS63232352A JP S63232352 A JPS63232352 A JP S63232352A JP 6685287 A JP6685287 A JP 6685287A JP 6685287 A JP6685287 A JP 6685287A JP S63232352 A JPS63232352 A JP S63232352A
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- 239000000758 substrate Substances 0.000 claims 1
- 238000003491 array Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000005513 bias potential Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電流切換型論理回路によって構成されたマス
タスライス方式の大規模集積回路（ＬＳＩ）に関し、特
に高集積、低消費電力化に適した構成法に関するもので
ある。
タスライス方式の大規模集積回路（ＬＳＩ）に関し、特
に高集積、低消費電力化に適した構成法に関するもので
ある。
システムのしＳＩイビによる高性能化及び開発期間の短
縮のために、マスタスライス方式のゲートアレイあるい
はマクロセルアレイが広く使用されている。特に、電子
計算機等のように高速動作が要求され比較的規模の大き
いシステムでは、少量ではあるが多品種に渡る論理Ｌ
Ｓ’ Ｉが必要となる。
縮のために、マスタスライス方式のゲートアレイあるい
はマクロセルアレイが広く使用されている。特に、電子
計算機等のように高速動作が要求され比較的規模の大き
いシステムでは、少量ではあるが多品種に渡る論理Ｌ
Ｓ’ Ｉが必要となる。
この要求に応じるために、電流切換型論理回路を採用し
た種々のゲートアレイ、マクロセルアレイが開発されて
いる。
た種々のゲートアレイ、マクロセルアレイが開発されて
いる。
ここでマスタスライス方式のゲートアレイ９マクロセル
アレイとは、予めパターン設計された基本セルを多数ア
レイ状に配置したバルクを有し、かつ上記各基本セル上
へ配線セルを配置して、該配線用セル間を結線する配線
層の設計を計算機を使用して自動的に行なうことによっ
て、１種類のバルクによって多品種の製品を構成するこ
とが可能なＬＳＩである。
アレイとは、予めパターン設計された基本セルを多数ア
レイ状に配置したバルクを有し、かつ上記各基本セル上
へ配線セルを配置して、該配線用セル間を結線する配線
層の設計を計算機を使用して自動的に行なうことによっ
て、１種類のバルクによって多品種の製品を構成するこ
とが可能なＬＳＩである。
第３図はこのような従来のＬＳＩの一般的なレイアウト
例を示し、図中、１は内部セル、２は内部セル１にスレ
ッショルドとなるべき基準電位及び定電流源回路へのバ
イアス電位を供給するための基準電位発生回路、３は上
記内部セル１のアレイとレファランス回路および内部セ
ル１間を相互に自動配線するためのセル間配線領域とか
らなり論理回路を構成する内部領域、４は内部領域３の
外側に設けられ内部セル１とＬＳＩ外部との電気的イン
ターフェースを目的とする入出カバソファ用セル、５は
該人出力バッファ用セル４よりなる入出カバソファ領域
である。
例を示し、図中、１は内部セル、２は内部セル１にスレ
ッショルドとなるべき基準電位及び定電流源回路へのバ
イアス電位を供給するための基準電位発生回路、３は上
記内部セル１のアレイとレファランス回路および内部セ
ル１間を相互に自動配線するためのセル間配線領域とか
らなり論理回路を構成する内部領域、４は内部領域３の
外側に設けられ内部セル１とＬＳＩ外部との電気的イン
ターフェースを目的とする入出カバソファ用セル、５は
該人出力バッファ用セル４よりなる入出カバソファ領域
である。
また上述の電流切換型論理回路は、動作速度が速いため
に高速性能が要求されるシステムに広く使用されている
が、その回路構成上、上記基準電位発生回路２を必要と
する。第４図は、従来の一般的な電流切換型論理回路の
回路例を示し、第４図（ａ）に示すものは低電源電圧指
向型のゲートアレイに広く使用される回路例であり基準
電位■ＩＩＩ＋の発生回路を必要とする。第４図（ｂ）
に示すものはセル当りの論理機能を高めるためにマクロ
セルアレイで使用されるシリーズゲート回路例であり、
基準電位Ｖｍｍ＋ ＋ Ｖｍｍｔ及び定電流回路へのバ
イアス電位ｖｅｓの発生回路を必要とする。上記各電位
はＬＳＩ外部より与えることも可能であるが、外部電源
の種類が増えることになり実装上好ましくなく、電流切
換型論理回路を採用したゲートアレイ、マクロセルアレ
イではほとんどの場合上記基準電位発生回路２を内蔵し
ている。
に高速性能が要求されるシステムに広く使用されている
が、その回路構成上、上記基準電位発生回路２を必要と
する。第４図は、従来の一般的な電流切換型論理回路の
回路例を示し、第４図（ａ）に示すものは低電源電圧指
向型のゲートアレイに広く使用される回路例であり基準
電位■ＩＩＩ＋の発生回路を必要とする。第４図（ｂ）
に示すものはセル当りの論理機能を高めるためにマクロ
セルアレイで使用されるシリーズゲート回路例であり、
基準電位Ｖｍｍ＋ ＋ Ｖｍｍｔ及び定電流回路へのバ
イアス電位ｖｅｓの発生回路を必要とする。上記各電位
はＬＳＩ外部より与えることも可能であるが、外部電源
の種類が増えることになり実装上好ましくなく、電流切
換型論理回路を採用したゲートアレイ、マクロセルアレ
イではほとんどの場合上記基準電位発生回路２を内蔵し
ている。
上記基準電位Ｖｍｌ＋ Ｖｌ□は通常、内部論理回路の
高論理レベルと低論理レベルの中間電位に設定し、■□
２は上記ＶＩＢＩからある一定値だけシフトしたレベル
とする。さらにバイアス電位ＶＣＩは所望の定電流値が
得られるように、電源ｖ！ｔに対して一部レベルに設定
する。これらの基準電位発生回路の設計に際しては、電
源電圧及び温度の変動に対してもＬＳＩが安定に動作す
るように上記各電位を発生させる補償回路を設け、さら
に基準電位発生回路の数及び回路電流値の決定に当たっ
ては、すべての内部セル上に配線セルが配置される場合
においても論理回路が安定動作するだけの値を設定する
必要がある。これは、マスタスライス方式であるためい
かなるセル使用率にも対処するためである。
高論理レベルと低論理レベルの中間電位に設定し、■□
２は上記ＶＩＢＩからある一定値だけシフトしたレベル
とする。さらにバイアス電位ＶＣＩは所望の定電流値が
得られるように、電源ｖ！ｔに対して一部レベルに設定
する。これらの基準電位発生回路の設計に際しては、電
源電圧及び温度の変動に対してもＬＳＩが安定に動作す
るように上記各電位を発生させる補償回路を設け、さら
に基準電位発生回路の数及び回路電流値の決定に当たっ
ては、すべての内部セル上に配線セルが配置される場合
においても論理回路が安定動作するだけの値を設定する
必要がある。これは、マスタスライス方式であるためい
かなるセル使用率にも対処するためである。
ところが、このような基準電位発生回路を内蔵した従来
の電流切換型論理回路ゲートアレイ及びマクロセルアレ
イでは、セル使用率１００％ｌｉＩ提として、上記基準
電位発生回路の回路設計及び専用領域のレイアウトパタ
ーン設計を行わねばならず、従って、セル使用率が低い
場合には、不必要な場所に基準電位発生回路が存在する
ことになり、低消費電力化の妨げとなるという問題があ
った。
の電流切換型論理回路ゲートアレイ及びマクロセルアレ
イでは、セル使用率１００％ｌｉＩ提として、上記基準
電位発生回路の回路設計及び専用領域のレイアウトパタ
ーン設計を行わねばならず、従って、セル使用率が低い
場合には、不必要な場所に基準電位発生回路が存在する
ことになり、低消費電力化の妨げとなるという問題があ
った。
この発明は上記の様な問題点を解消するためになされた
もので、実際のセル使用状態に応じて必要な数だけ必要
な位置にのみ基準電圧発生回路を配置することができ、
これにより低消費電力化を図ることができるマスタスラ
イス方式半導体集積回路装置を得ることを目的とする。
もので、実際のセル使用状態に応じて必要な数だけ必要
な位置にのみ基準電圧発生回路を配置することができ、
これにより低消費電力化を図ることができるマスタスラ
イス方式半導体集積回路装置を得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係るマスタスライス方式ＬＳＩは、複数の半
導体素子によって構成された内部セル用の基本単位を用
いて基準電位発生回路の全部あるいはその一部を構成す
るようにしたものである。
導体素子によって構成された内部セル用の基本単位を用
いて基準電位発生回路の全部あるいはその一部を構成す
るようにしたものである。
この発明においては、内部セル用の基本単位を用いて基
準電位発生回路の全部あるいは一部を構成するようにし
たから、セル使用状態に応じて必要な数だけ、必要な位
置にだけ、基準電位発生回路を配置することができ、チ
ップ領域の有効利用及び不必要な電力消費の削減を図る
ことができる。
準電位発生回路の全部あるいは一部を構成するようにし
たから、セル使用状態に応じて必要な数だけ、必要な位
置にだけ、基準電位発生回路を配置することができ、チ
ップ領域の有効利用及び不必要な電力消費の削減を図る
ことができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるマスタスライス方式半
導体集積回路装置を示し、図において、１は内部セル用
の基本単位領域で、該領域１には基本単位が、最小機能
の論理を構成するために必要とされる最小限の個数未満
であって相互に接続されていない半導体素子によって構
成されている。
導体集積回路装置を示し、図において、１は内部セル用
の基本単位領域で、該領域１には基本単位が、最小機能
の論理を構成するために必要とされる最小限の個数未満
であって相互に接続されていない半導体素子によって構
成されている。
２は内部セル領域上に構成した基準電位発生回路、３は
内部領域である。ここで、実線で囲まれた領域は、配線
セルを配置することによって論理が実現された領域であ
り、ＧＮａは第Ｎ番目のアレイ上で左からｍ番目にある
論理セルを示す。
内部領域である。ここで、実線で囲まれた領域は、配線
セルを配置することによって論理が実現された領域であ
り、ＧＮａは第Ｎ番目のアレイ上で左からｍ番目にある
論理セルを示す。
また上記基準電位発生回路２は例えば第２図に示すよう
な周知の回路を採用するとすれば、トランジスタ３ケと
抵抗３もしくは４個とから成る基本単位ならば１ケで構
成することができる。
な周知の回路を採用するとすれば、トランジスタ３ケと
抵抗３もしくは４個とから成る基本単位ならば１ケで構
成することができる。
第１図において第１番目のアレイＡ１では、はとんどす
べての内部セル用基本単位領域１上に配線セルを配置し
て、論理を実現している。ここでは、基準電位発生回路
２を、アレイの両端及び中央部の基本単位領域１を用い
て構成しており、これは第３図に示した従来例に相当す
るが、本実施例に関しては上記基準電位発生回路２は所
定の位置に専用領域を設けて基準電位発生回路の全回路
あるいは一部の回路をバルク上に構成するといったその
位置が固定されたものではない。
べての内部セル用基本単位領域１上に配線セルを配置し
て、論理を実現している。ここでは、基準電位発生回路
２を、アレイの両端及び中央部の基本単位領域１を用い
て構成しており、これは第３図に示した従来例に相当す
るが、本実施例に関しては上記基準電位発生回路２は所
定の位置に専用領域を設けて基準電位発生回路の全回路
あるいは一部の回路をバルク上に構成するといったその
位置が固定されたものではない。
また、第２番目のアレイＡ２では、内部セルの使用率が
上記第１番目のプレイＡ１に比較してその５０％程度と
低いが、ここではアレイＡ２の両端ではな（、計算機に
より自動配置された内部セル用配線セルの近傍に基準電
位発生回路２を配置している。そしてその数も配線セル
の使用数に応じて、ここでは２ケと減らして、第１番目
のアレイＡｌでの１７２としている。
上記第１番目のプレイＡ１に比較してその５０％程度と
低いが、ここではアレイＡ２の両端ではな（、計算機に
より自動配置された内部セル用配線セルの近傍に基準電
位発生回路２を配置している。そしてその数も配線セル
の使用数に応じて、ここでは２ケと減らして、第１番目
のアレイＡｌでの１７２としている。
第３番目のアレイＡ３では、配線セルがわずか１セルし
か配置されていないが、ここでは上記配線セルの近傍の
基準単位領域１を使用して、１ケの基準電位発生回路２
を構成している。
か配置されていないが、ここでは上記配線セルの近傍の
基準単位領域１を使用して、１ケの基準電位発生回路２
を構成している。
最後に、第Ｎ番目のアレイＡＮは、配線セルが全く配置
されておるず、この場合は当然のことながら基準電位発
生回路２は構成していない。
されておるず、この場合は当然のことながら基準電位発
生回路２は構成していない。
ここでは基準電位発生１回路２の具体的配置方法につい
ては記述していないが、基本単位領域１上で構成した配
線パターンを、内部セル用の配線セルと同様のセルとし
て計算機で取扱うように登録すれば、自動配置が可能に
なることは明らかである。
ては記述していないが、基本単位領域１上で構成した配
線パターンを、内部セル用の配線セルと同様のセルとし
て計算機で取扱うように登録すれば、自動配置が可能に
なることは明らかである。
このように本実施例によれば、セル使用率１００％を前
提として、上記基準電位発生回路の回路設計及び専用領
域のレイアウトパターン設計を行なうのではなく、複数
の半導体素子によって構成された内部セル用の基本単位
１を用いて基準電圧発生回路２の全部あるいは一部を構
成するようにしたので、該基準電位発生回路２をセルの
使用状態に応じて必要個数を内部セル領域３の任意の位
置に配置することができ、チップ面積を有効利用できる
とともに不必要な電力消費を削減できる効果がある。
提として、上記基準電位発生回路の回路設計及び専用領
域のレイアウトパターン設計を行なうのではなく、複数
の半導体素子によって構成された内部セル用の基本単位
１を用いて基準電圧発生回路２の全部あるいは一部を構
成するようにしたので、該基準電位発生回路２をセルの
使用状態に応じて必要個数を内部セル領域３の任意の位
置に配置することができ、チップ面積を有効利用できる
とともに不必要な電力消費を削減できる効果がある。
なお上記実施例では、トランジスタ３ケと抵抗３〜４本
とで形成された内部セル用基本単位を１ケ用いて基準電
位発生回路２を１回路構成したものを示したが、複数個
の基本単位を使用して基準電位発生回路２を１回路構成
してもよく、この場合においても上記実施例と同様の効
果を奏する。
とで形成された内部セル用基本単位を１ケ用いて基準電
位発生回路２を１回路構成したものを示したが、複数個
の基本単位を使用して基準電位発生回路２を１回路構成
してもよく、この場合においても上記実施例と同様の効
果を奏する。
以上のように、この発明にかかるマスタスライス方式半
導体集積回路装置によれば複数の半導体素子によって構
成された内部セル用の基本単位を用いて基準電位発生回
路の全部あるいは一部を構成するようにしたので、基準
電位発生回路をセル使用状態に応じて必要個数、必要位
置にのみ配置することができ、これによりチップ面積の
利用効率を向上できるだけでなく不必要な電力消費を削
減できるという効果がある。
導体集積回路装置によれば複数の半導体素子によって構
成された内部セル用の基本単位を用いて基準電位発生回
路の全部あるいは一部を構成するようにしたので、基準
電位発生回路をセル使用状態に応じて必要個数、必要位
置にのみ配置することができ、これによりチップ面積の
利用効率を向上できるだけでなく不必要な電力消費を削
減できるという効果がある。
第１図はこの発明の一実施例によるマスタスライス方式
ＬＳＩを示す図、第２図は基本単位領域を用いて構成し
た基準電位発生回路の一般的な回路例を示す図、第３図
は従来の一般的なマスタスライス方式ゲートアレイある
いはマクロセルアレイの構成図、第４図は従来の一般的
な電流切換型論理回路の回路例を示す図である。 １・・・基本単位領域、２・・・基準電位発生回路、３
・・・内部領域、４・・・入出カバソファ用セル、５・
・・入出力バッファ領域、Ｖａｌ、ｔ ＋ Ｖａｓｔ
・・・基準電位、■６．・・・定電流源用バイアス電位
、ＶＣＣ＋ ＶＥｔ・・・電源電圧。 なお図中同一符号は同−又は相当部分を示す。
ＬＳＩを示す図、第２図は基本単位領域を用いて構成し
た基準電位発生回路の一般的な回路例を示す図、第３図
は従来の一般的なマスタスライス方式ゲートアレイある
いはマクロセルアレイの構成図、第４図は従来の一般的
な電流切換型論理回路の回路例を示す図である。 １・・・基本単位領域、２・・・基準電位発生回路、３
・・・内部領域、４・・・入出カバソファ用セル、５・
・・入出力バッファ領域、Ｖａｌ、ｔ ＋ Ｖａｓｔ
・・・基準電位、■６．・・・定電流源用バイアス電位
、ＶＣＣ＋ ＶＥｔ・・・電源電圧。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）基板上に配列された複数の基本単位を有し、該基
本単位を用いて電流切換型論理回路による所望の論理を
構成してなるマスタスライス方式半導体集積回路装置に
おいて、 上記電流切換型論理回路に必要とされる基準電位発生回
路の一部あるいは全部を上記基本単位を用いて構成した
ことを特徴とするマスタスライス方式半導体集積回路装
置。 - （２）上記基本単位は、最小機能の論理を構成するため
に必要とされる最小限の個数未満の半導体素子によって
構成したものであることを特徴とする特許請求の範囲第
１項記載のマスタスライス方式半導体集積回路装置。 - （３）上記電流切換型論理回路は１個のトランジスタと
１個の抵抗素子からなる定電流源回路を具備したエミッ
タ結合論理回路であり、 上記基本単位は３個のトランジスタと、３個もしくは４
個の抵抗素子から成り、 上記基準電位発生回路はその一部の回路を上記基本単位
１個を用いて構成したものであることを特徴とする特許
請求の範囲第２項記載のマスタスライス方式半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6685287A JPS63232352A (ja) | 1987-03-19 | 1987-03-19 | マスタスライス方式半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6685287A JPS63232352A (ja) | 1987-03-19 | 1987-03-19 | マスタスライス方式半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63232352A true JPS63232352A (ja) | 1988-09-28 |
Family
ID=13327794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6685287A Pending JPS63232352A (ja) | 1987-03-19 | 1987-03-19 | マスタスライス方式半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63232352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02194547A (ja) * | 1989-01-23 | 1990-08-01 | Nec Corp | 半導体集積回路 |
| JPH02216864A (ja) * | 1989-02-17 | 1990-08-29 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
-
1987
- 1987-03-19 JP JP6685287A patent/JPS63232352A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02194547A (ja) * | 1989-01-23 | 1990-08-01 | Nec Corp | 半導体集積回路 |
| JPH02216864A (ja) * | 1989-02-17 | 1990-08-29 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
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