JPS643055B2 - - Google Patents
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- JPS643055B2 JPS643055B2 JP56142939A JP14293981A JPS643055B2 JP S643055 B2 JPS643055 B2 JP S643055B2 JP 56142939 A JP56142939 A JP 56142939A JP 14293981 A JP14293981 A JP 14293981A JP S643055 B2 JPS643055 B2 JP S643055B2
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
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- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、使用者の目的に応じてあらかじめ準
備された回路素子を半導体製造工程中にたとえば
金属スパツタ等によつて結線するセミカスタム半
導体集積回路（IC）に関する。
備された回路素子を半導体製造工程中にたとえば
金属スパツタ等によつて結線するセミカスタム半
導体集積回路（IC）に関する。
たとえば、マスタースライスゲートアレイLSI
は、基本セルを多数アレイ状に並べたバルクを有
し、これらの基本セル内及び基本セル間を結線す
る配線層の設計をコンピユータ等を使用して自動
的に行なつて多品種の製品を１種類のバルクで構
成することが可能なICである。
は、基本セルを多数アレイ状に並べたバルクを有
し、これらの基本セル内及び基本セル間を結線す
る配線層の設計をコンピユータ等を使用して自動
的に行なつて多品種の製品を１種類のバルクで構
成することが可能なICである。
第１図Ａは、ゲートアレイ・LSIを１チツプ上
に構成したもので、第１図Ｂはそのコーナ部を拡
大したものである。かかるゲートアレイLSIは内
部セル１のアレイ１−１と内部セル１間を相互に
自動配線するためのセル間自動配線領域（チヤネ
ル領域）２−１とより構成され論理回路を構成す
る内部セル領域２と、内部セル領域２の外側に設
けられ内部セル１とICチツプ外部との電気的イ
ンターフエイスを目的とするＩ／Ｏ（入出力）バ
ツフア用Ｉ／Ｏセル３よりなるＩ／Ｏセル領域４
と、Ｉ／Ｏセル領域４の上面に平面状に形成され
たチツプ周辺部のVcc電源およびグランド配線６
−１と内部セル領域２に対して図において縦方向
に渡設された線状のグランドライン（一種の電
源）６−２と横方向に渡設された線状のVcc電源
ライン６−３とよりなる電源配線６および電源パ
ツド６−４と、Ｉ／Ｏセル３に接続される信号線
パツド５とよりなる。なお、第１図Ａでは、電源
配線６の周辺部６−１、グランドライン６−２、
Vcc電源ライン６−３は図面の明瞭化のために図
示を省略した。
に構成したもので、第１図Ｂはそのコーナ部を拡
大したものである。かかるゲートアレイLSIは内
部セル１のアレイ１−１と内部セル１間を相互に
自動配線するためのセル間自動配線領域（チヤネ
ル領域）２−１とより構成され論理回路を構成す
る内部セル領域２と、内部セル領域２の外側に設
けられ内部セル１とICチツプ外部との電気的イ
ンターフエイスを目的とするＩ／Ｏ（入出力）バ
ツフア用Ｉ／Ｏセル３よりなるＩ／Ｏセル領域４
と、Ｉ／Ｏセル領域４の上面に平面状に形成され
たチツプ周辺部のVcc電源およびグランド配線６
−１と内部セル領域２に対して図において縦方向
に渡設された線状のグランドライン（一種の電
源）６−２と横方向に渡設された線状のVcc電源
ライン６−３とよりなる電源配線６および電源パ
ツド６−４と、Ｉ／Ｏセル３に接続される信号線
パツド５とよりなる。なお、第１図Ａでは、電源
配線６の周辺部６−１、グランドライン６−２、
Vcc電源ライン６−３は図面の明瞭化のために図
示を省略した。
一般にゲートアレイは、主にＸ方向の配線を形
成する第１の配線層と、主にＹ方向の配線を形成
する第２の配線層と、それらを導通するビアホー
ル等により内部セルやＩ／Ｏセルの回路素子間を
接続している。そして内部セル領域はチツプの中
央部に設けられ、内部セル領域２とパツド５との
間に外部セル領域４が設けられている。また電源
用配線６−１は外部セル領域４上の第２の配線層
により設けられそこから内部セル領域への細い電
源用配線６−２，６−３がそれぞれ第２、第１の
配線層にて形成される。従つてＩ／Ｏセル領域４
は主に周囲の電源用配線６−１の形状に制限され
る。
成する第１の配線層と、主にＹ方向の配線を形成
する第２の配線層と、それらを導通するビアホー
ル等により内部セルやＩ／Ｏセルの回路素子間を
接続している。そして内部セル領域はチツプの中
央部に設けられ、内部セル領域２とパツド５との
間に外部セル領域４が設けられている。また電源
用配線６−１は外部セル領域４上の第２の配線層
により設けられそこから内部セル領域への細い電
源用配線６−２，６−３がそれぞれ第２、第１の
配線層にて形成される。従つてＩ／Ｏセル領域４
は主に周囲の電源用配線６−１の形状に制限され
る。
内部セル、Ｉ／Ｏセルはトランジスタ、ダイオ
ード、抵抗、キヤパシタ等の回路素子の集合体
で、セル内でそれらの回路素子を接続することに
より基本的な論理回路を構成することができるも
のである。
ード、抵抗、キヤパシタ等の回路素子の集合体
で、セル内でそれらの回路素子を接続することに
より基本的な論理回路を構成することができるも
のである。
これらのセルは基本セルと称される。
これらのセル内及びセル間は第１、第２の配線
層により接続される。内部セル間は第１、第２の
配線層を利用して接続されるため、その配線の自
由度は大である。一方、Ｉ／Ｏセル領域４上の第
２の配線層はすでに電源配線６の周辺部６−１と
して使用されているので、Ｉ／Ｏセルの素子は主
に第１の配線層で接続される。すなわち配線の自
由度は内部セルに比してきわめて小で従来はほと
んど固定的であつた。
層により接続される。内部セル間は第１、第２の
配線層を利用して接続されるため、その配線の自
由度は大である。一方、Ｉ／Ｏセル領域４上の第
２の配線層はすでに電源配線６の周辺部６−１と
して使用されているので、Ｉ／Ｏセルの素子は主
に第１の配線層で接続される。すなわち配線の自
由度は内部セルに比してきわめて小で従来はほと
んど固定的であつた。
また、内部セル１は高速、高集積度を満すため
極力小形に形成される。これに対して、Ｉ／Ｏセ
ル３は高い負荷駆動能力を有し比較的大形であ
る。内部セル１は低消費電力とされる必要から
Ｉ／Ｏセル３に比べ電源電圧、しきい値電圧が低
い。このため、Ｉ／Ｏセル３にはチツプ外部と内
部セル１とのしきい値電圧を合わせるための電圧
レベル変換機能が必要である。このように、Ｉ／
Ｏセル３と内部セル１とは異なる機能とセルサイ
ズを有するので両者を同じものとして、セル間を
自動配線処理することはできなかつた。
極力小形に形成される。これに対して、Ｉ／Ｏセ
ル３は高い負荷駆動能力を有し比較的大形であ
る。内部セル１は低消費電力とされる必要から
Ｉ／Ｏセル３に比べ電源電圧、しきい値電圧が低
い。このため、Ｉ／Ｏセル３にはチツプ外部と内
部セル１とのしきい値電圧を合わせるための電圧
レベル変換機能が必要である。このように、Ｉ／
Ｏセル３と内部セル１とは異なる機能とセルサイ
ズを有するので両者を同じものとして、セル間を
自動配線処理することはできなかつた。
第２図において１つのＩ／Ｏセル３は、たとえ
ばアンドゲート７、ナンドゲート８、バツフア９
より構成されている。アンドゲート７の２つの入
力１０は内部セルから接続され、その出力はトラ
イステートのナンドゲート８のイネーブル端子と
して動作する制御入力１１に接続される。パツド
５にはナンドゲート８の出力１３とバツフア９の
入力が接続される。ナンドゲート８の２つの入力
１５およびバツフア９の出力は内部セルに接続さ
れる。このように各Ｉ／Ｏセル３は、それぞれ対
応する各パツド５に接続されており、隣接する
Ｉ／Ｏセル間の論理回路としての関係は全くなか
つた。一方、ICチツプ周辺は前記セル１，３に
電力を供給する電源配線６の周辺部６−１とＩ／
Ｏセル領域４とが多層構造を形成しており、Ｉ／
Ｏセル領域４の面積はほぼその上の第２の配線層
の電源ラインの周辺部によつて決まつていた。す
なわち、Ｉ／Ｏセル３の必要とする面積は電源ラ
インの周辺部のそれよりも小であるので、Ｉ／Ｏ
セル領域４は使用されない空領域を有していた。
ばアンドゲート７、ナンドゲート８、バツフア９
より構成されている。アンドゲート７の２つの入
力１０は内部セルから接続され、その出力はトラ
イステートのナンドゲート８のイネーブル端子と
して動作する制御入力１１に接続される。パツド
５にはナンドゲート８の出力１３とバツフア９の
入力が接続される。ナンドゲート８の２つの入力
１５およびバツフア９の出力は内部セルに接続さ
れる。このように各Ｉ／Ｏセル３は、それぞれ対
応する各パツド５に接続されており、隣接する
Ｉ／Ｏセル間の論理回路としての関係は全くなか
つた。一方、ICチツプ周辺は前記セル１，３に
電力を供給する電源配線６の周辺部６−１とＩ／
Ｏセル領域４とが多層構造を形成しており、Ｉ／
Ｏセル領域４の面積はほぼその上の第２の配線層
の電源ラインの周辺部によつて決まつていた。す
なわち、Ｉ／Ｏセル３の必要とする面積は電源ラ
インの周辺部のそれよりも小であるので、Ｉ／Ｏ
セル領域４は使用されない空領域を有していた。
また、入力信号に対して、内部セル群２におけ
る論理回路が正相、逆相の両方を要求した場合、
Ｉ／Ｏセル３の外部信号に対する機能はバツフア
あるいはインバータ機能のうちいずれか一方しか
有していないので、前記Ｉ／Ｏセル３の内部セル
１に対する出力端に内部セル１を２個接続し、一
方をバツフア機能として、他方をインバータ機能
として使用しなければならなかつた。さらに、た
とえば、入力信号に対してラツチ機能を必要とす
る場合には、内部セルのみを用いてラツチ機能の
論理回路を実現していた。
る論理回路が正相、逆相の両方を要求した場合、
Ｉ／Ｏセル３の外部信号に対する機能はバツフア
あるいはインバータ機能のうちいずれか一方しか
有していないので、前記Ｉ／Ｏセル３の内部セル
１に対する出力端に内部セル１を２個接続し、一
方をバツフア機能として、他方をインバータ機能
として使用しなければならなかつた。さらに、た
とえば、入力信号に対してラツチ機能を必要とす
る場合には、内部セルのみを用いてラツチ機能の
論理回路を実現していた。
本発明は上述の従来技術を改良し、たとえば隣
接するＩ／Ｏセルでマクロセルを構成することに
よりＩ／Ｏセル領域４によつて構成可能な論理機
能の複雑化を増進でき、 基板表面の中央部に複数の回路素子を有する内
部セルが複数個アレイ状に配置されて内部セル領
域を構成してなり、該基板表面の周辺部に複数の
回路素子を有するＩ／Ｏセルが複数個配置されて
Ｉ／Ｏセル領域を構成してなり、該Ｉ／Ｏセル領
域にて該内部セル領域と装置外部との信号レベル
の変換を行なうようにしてなり、複数の該Ｉ／Ｏ
セル間を配線層により接続して単一のＩ／Ｏセル
では形成することができない論理機能を有する入
力用セルおよび／または出力用セルを構成するマ
クロセルが形成されてなり、該配線層に応じて
種々のマクロセルが構成されるようにしてなるこ
とを特徴とすることである。
接するＩ／Ｏセルでマクロセルを構成することに
よりＩ／Ｏセル領域４によつて構成可能な論理機
能の複雑化を増進でき、 基板表面の中央部に複数の回路素子を有する内
部セルが複数個アレイ状に配置されて内部セル領
域を構成してなり、該基板表面の周辺部に複数の
回路素子を有するＩ／Ｏセルが複数個配置されて
Ｉ／Ｏセル領域を構成してなり、該Ｉ／Ｏセル領
域にて該内部セル領域と装置外部との信号レベル
の変換を行なうようにしてなり、複数の該Ｉ／Ｏ
セル間を配線層により接続して単一のＩ／Ｏセル
では形成することができない論理機能を有する入
力用セルおよび／または出力用セルを構成するマ
クロセルが形成されてなり、該配線層に応じて
種々のマクロセルが構成されるようにしてなるこ
とを特徴とすることである。
以下図面を用いて本発明の一実施例を詳述す
る。
る。
第３図は、本発明の第１の実施例である。２個
のＩ／Ｏセル１６，１７により、二入力の相反出
力論理回路をマクロセルとして構成する。パツド
５−１，５−２は二入力相反出力論理回路１８の
入力１９，２０に接続される。相反出力２１，２
２は、内部セルで構成される論理回路に接続され
る。
のＩ／Ｏセル１６，１７により、二入力の相反出
力論理回路をマクロセルとして構成する。パツド
５−１，５−２は二入力相反出力論理回路１８の
入力１９，２０に接続される。相反出力２１，２
２は、内部セルで構成される論理回路に接続され
る。
第４図ａ，ｂは本発明によつて２個のＩ／Ｏセ
ルで１つのマクロセルを構成する第２、第３の実
施例を示し、第４図ａでは論理回路１８−１の２
出力が入力信号と同相、第４図ｂでは論理回路１
８−２の２出力が入力信号と逆相となる。これら
の論理回路１８−１，１８−２は入力が複数であ
るので、それぞれ対応するパツド５−１，５−２
が必要である。
ルで１つのマクロセルを構成する第２、第３の実
施例を示し、第４図ａでは論理回路１８−１の２
出力が入力信号と同相、第４図ｂでは論理回路１
８−２の２出力が入力信号と逆相となる。これら
の論理回路１８−１，１８−２は入力が複数であ
るので、それぞれ対応するパツド５−１，５−２
が必要である。
第５図ａ〜ｆには２つのＩ／Ｏセルよりマクロ
セルを形成することにより得られた論理回路の他
の実施例を示す。
セルを形成することにより得られた論理回路の他
の実施例を示す。
すなわち、第５図ａは本発明の第４の実施例を
示すもので、パツド５−１は論理回路２３の入力
２４に接続される。論理回路２３は入力信号と同
相の出力２５，２６、逆相の出力２７，２８を有
しており、内部セルの論理回路に接続される。内
部セルからの出力信号は論理回路２９の入力３
０，３１，３２に入力され、前記論理回路２９で
あらかじめ決められている論理たとえばAND論
理が実行されて出力３３より出力される。この実
施例においても、論理回路２３，２９はそれぞれ
２つのＩ／Ｏセルで構成される。
示すもので、パツド５−１は論理回路２３の入力
２４に接続される。論理回路２３は入力信号と同
相の出力２５，２６、逆相の出力２７，２８を有
しており、内部セルの論理回路に接続される。内
部セルからの出力信号は論理回路２９の入力３
０，３１，３２に入力され、前記論理回路２９で
あらかじめ決められている論理たとえばAND論
理が実行されて出力３３より出力される。この実
施例においても、論理回路２３，２９はそれぞれ
２つのＩ／Ｏセルで構成される。
第５図ｂ，ｃは本発明の第５、第６の実施例を
示し、それぞれ論理回路３４，３５が入力信号に
対して全出力が逆相および同相の場合である。
示し、それぞれ論理回路３４，３５が入力信号に
対して全出力が逆相および同相の場合である。
第５図ｄ，ｅ，ｆは、本発明の第７、第８、第
９の実施例を示し、第５図ａ，ｂ，ｃに示した実
施例においてチツプ外への出力論理回路２９を、
チツプ内部セルからの信号に対して逆相出力を生
じる論理回路３６に置き換えたものである。
９の実施例を示し、第５図ａ，ｂ，ｃに示した実
施例においてチツプ外への出力論理回路２９を、
チツプ内部セルからの信号に対して逆相出力を生
じる論理回路３６に置き換えたものである。
第６図は、第５図ａに示した本発明の第４の実
施例をさらに詳細に示す回路図である。Ｉ／Ｏセ
ル３−１とＩ／Ｏセル３−２との２つのセルによ
つて、パツド５−１に入力２４が接続された論理
回路２３を構成し、さらにＩ／Ｏセル３−２は論
理回路２９を構成している。
施例をさらに詳細に示す回路図である。Ｉ／Ｏセ
ル３−１とＩ／Ｏセル３−２との２つのセルによ
つて、パツド５−１に入力２４が接続された論理
回路２３を構成し、さらにＩ／Ｏセル３−２は論
理回路２９を構成している。
第７図は第３図の実施例の詳細な回路図であ
る。各Ｉ／Ｏセル１６，１７には回路素子Q1〜
Q9，Q′3〜Q′5，Q′8，Q′9，R1〜R4，R′2〜R′4があ
らかじめ用意されている。そしてＩ／Ｏセル１６
のQ1，Q6，Q7とＩ／Ｏセル１７の全ての回路素
子とを利用して、第３図の如きマクロセルを形成
している。
る。各Ｉ／Ｏセル１６，１７には回路素子Q1〜
Q9，Q′3〜Q′5，Q′8，Q′9，R1〜R4，R′2〜R′4があ
らかじめ用意されている。そしてＩ／Ｏセル１６
のQ1，Q6，Q7とＩ／Ｏセル１７の全ての回路素
子とを利用して、第３図の如きマクロセルを形成
している。
さらに本発明によれば複数のＩ／Ｏセルを用い
てラツチ回路、EOR，ENOR等を構成するマク
ロセルを形成することもできる。
てラツチ回路、EOR，ENOR等を構成するマク
ロセルを形成することもできる。
上述のように、本発明によれば、同一素子構成
の複数のＩ／Ｏセルを固定配線によつて相互に結
線することによつてマクロセルとして論理機能を
持たせることが出来Ｉ／Ｏセル群４の領域に従来
より多様な論理回路を形成することができるの
で、Ｉ／Ｏセル及び内部セルの利用効率を向上で
きる。そのうえ、前述の論理回路は電源パターン
と多層構造に設けられたＩ／Ｏセル群の空き領域
に形成できるので、同一チツプサイズにて、より
多くのゲートを内部セル群２の領域に形成でき
る。
の複数のＩ／Ｏセルを固定配線によつて相互に結
線することによつてマクロセルとして論理機能を
持たせることが出来Ｉ／Ｏセル群４の領域に従来
より多様な論理回路を形成することができるの
で、Ｉ／Ｏセル及び内部セルの利用効率を向上で
きる。そのうえ、前述の論理回路は電源パターン
と多層構造に設けられたＩ／Ｏセル群の空き領域
に形成できるので、同一チツプサイズにて、より
多くのゲートを内部セル群２の領域に形成でき
る。
第１図Ａは半導体チツプの構成図、第１図Ｂは
その部分拡大図、第２図は従来のゲートアレイ
LSIの構成図、第３図は本発明の一実施例の回路
図、第４図ａ，ｂは本発明の第２、第３の実施例
の回路図、第５図は本発明の第４乃至第９の実施
例の回路図、第６図は第５図ａに示した実施例の
詳細な回路図、第７図は第３図の詳細な回路図で
ある。 １……内部セル、２……内部セル領域、３，３
−１，３−２，１６，１７……Ｉ／Ｏセル、４…
…Ｉ／Ｏセル領域、５−１，５−２……パツド、
１８，２３，２９，３４，３５，３６……論理回
路。
その部分拡大図、第２図は従来のゲートアレイ
LSIの構成図、第３図は本発明の一実施例の回路
図、第４図ａ，ｂは本発明の第２、第３の実施例
の回路図、第５図は本発明の第４乃至第９の実施
例の回路図、第６図は第５図ａに示した実施例の
詳細な回路図、第７図は第３図の詳細な回路図で
ある。 １……内部セル、２……内部セル領域、３，３
−１，３−２，１６，１７……Ｉ／Ｏセル、４…
…Ｉ／Ｏセル領域、５−１，５−２……パツド、
１８，２３，２９，３４，３５，３６……論理回
路。
Claims (1)
- 【特許請求の範囲】 １ 基板表面の中央部に複数の回路素子を有する
内部セルが複数個アレイ状に配置されて内部セル
領域を構成してなり、該基板表面の周辺部に複数
の回路素子を有するＩ／Ｏセルが複数個配置され
てＩ／Ｏセル領域を構成してなり、該Ｉ／Ｏセル
領域にて該内部セル領域と装置外部との信号レベ
ルの変換を行なうようにしてなり、複数の該Ｉ／
Ｏセル間を配線層により接続して単一のＩ／Ｏセ
ルでは形成することができない論理機能を有する
入力用セルおよび／または出力用セルを構成する
マクロセルが形成されてなり、該配線層に応じて
種々のマクロセルが構成されるようにしてなるこ
とを特徴とする半導体集積回路。 ２ 複数のＩ／Ｏセルで構成されるマクロセルは
外部入力信号が１つで複数の相反又は同相信号を
内部セル領域に出力するようなゲートを含んで構
成された特許請求の範囲第１項記載の半導体集積
回路。 ３ 複数のＩ／Ｏセルで構成されるマクロセルは
外部入力信号が複数で多入力ナンドやアンド機能
あるいはラツチ機能を有するように構成された特
許請求の範囲第１項記載の半導体集積回路。 ４ 複数のＩ／Ｏセルは、内部セル領域の各セル
に電力を供給する電流ラインと多層構造となるこ
とを特徴とする特許請求の範囲第１項記載の半導
体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142939A JPS5844740A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路 |
| EP82304746A EP0074805B2 (en) | 1981-09-10 | 1982-09-09 | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers |
| DE8282304746T DE3276284D1 (en) | 1981-09-10 | 1982-09-09 | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers |
| IE2221/82A IE54169B1 (en) | 1981-09-10 | 1982-09-10 | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers |
| US06/769,800 US4868630A (en) | 1981-09-10 | 1985-08-27 | Gate array semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142939A JPS5844740A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844740A JPS5844740A (ja) | 1983-03-15 |
| JPS643055B2 true JPS643055B2 (ja) | 1989-01-19 |
Family
ID=15327152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142939A Granted JPS5844740A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844740A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0148927A4 (en) * | 1983-07-14 | 1985-11-25 | Advanced Micro Devices Inc | SEMICONDUCTOR BOARD WITH NON-SPECIALIZED INPUT / TASK CELLS. |
| US4879585A (en) * | 1984-03-31 | 1989-11-07 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1981
- 1981-09-10 JP JP56142939A patent/JPS5844740A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5844740A (ja) | 1983-03-15 |
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