JPH0123943B2 - - Google Patents
Info
- Publication number
- JPH0123943B2 JPH0123943B2 JP56142940A JP14294081A JPH0123943B2 JP H0123943 B2 JPH0123943 B2 JP H0123943B2 JP 56142940 A JP56142940 A JP 56142940A JP 14294081 A JP14294081 A JP 14294081A JP H0123943 B2 JPH0123943 B2 JP H0123943B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- internal
- cells
- wiring
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 239000000872 buffer Substances 0.000 description 31
- 238000010586 diagram Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、使用者の目的に応じてあらかじめ準
備された回路素子を半導体製造工程中にたとえば
金属スパツタ等によつて結線するセミカスタム半
導体集積回路（IC）に関する。
備された回路素子を半導体製造工程中にたとえば
金属スパツタ等によつて結線するセミカスタム半
導体集積回路（IC）に関する。
たとえば、マスタースライスゲートアレイLSI
は、基本セルを多数アレイ状に並べたバルクを有
し、これらの基本セル内及び基本セル間を結線す
る配線層の設計をコンピユータ等を使用して自動
的に行なつて多品種の製品を１種類のバルクで構
成することが可能なICである。
は、基本セルを多数アレイ状に並べたバルクを有
し、これらの基本セル内及び基本セル間を結線す
る配線層の設計をコンピユータ等を使用して自動
的に行なつて多品種の製品を１種類のバルクで構
成することが可能なICである。
第１図Ａは、ゲートアレイLSIを１チツプ上に
構成したもので、第１図Ｂはそのコーナ部を拡大
したものである。かかるゲートアレイLSIは内部
セル１のアレイ１−１と内部セル１間を相互に自
動配線するためのセル間自動配線領域（チヤネル
領域）２−１とより構成され論理回路を構成する
内部セル領域２と、内部セル領域２の外側に設け
られ内部セル１とICチツプ外部との電気的イン
ターフエイスを目的とするI/O（入出力）バツフ
ア用I/Oセル３よりなるI/Oセル領域４と、I/Oセ
ル領域４の上面に平面状に形成されたチツプ周辺
部のVcc電源、およびグランドライン６−１と内
部セル領域２に対して図において縦方向に渡設さ
れた線状のグランドライン（一種の電源）６−２
と横方向に渡設された線状のVcc電源ライン６−
３とよりなる電源配線６および電源パツド６−４
と、I/Oセル３に接続される信号線パツド５とよ
りなる。なお、第１図Ａでは、電源配線６の周辺
部６−１、グランドライン６−２、Vcc電源ライ
ン６−３は図面の明瞭化のために図示を省略し
た。
構成したもので、第１図Ｂはそのコーナ部を拡大
したものである。かかるゲートアレイLSIは内部
セル１のアレイ１−１と内部セル１間を相互に自
動配線するためのセル間自動配線領域（チヤネル
領域）２−１とより構成され論理回路を構成する
内部セル領域２と、内部セル領域２の外側に設け
られ内部セル１とICチツプ外部との電気的イン
ターフエイスを目的とするI/O（入出力）バツフ
ア用I/Oセル３よりなるI/Oセル領域４と、I/Oセ
ル領域４の上面に平面状に形成されたチツプ周辺
部のVcc電源、およびグランドライン６−１と内
部セル領域２に対して図において縦方向に渡設さ
れた線状のグランドライン（一種の電源）６−２
と横方向に渡設された線状のVcc電源ライン６−
３とよりなる電源配線６および電源パツド６−４
と、I/Oセル３に接続される信号線パツド５とよ
りなる。なお、第１図Ａでは、電源配線６の周辺
部６−１、グランドライン６−２、Vcc電源ライ
ン６−３は図面の明瞭化のために図示を省略し
た。
一般にゲートアレイは、主にＸ方向の配線を形
成する第１の配線層と、主にＹ方向の配線を形成
する第２の配線層と、それらを導通するビアホー
ル等より内部セルやI/Oセルの回路素子間を接続
している。そして内部セル領域はチツプの中央部
に設けられ、内部セル領域２とパツド５との間に
外部セル領域４が設けられている。また電源用配
線６−１は外部セル領域４上の第２の配線層によ
り設けられそこから内部セル領域への細い電源用
配線６−２，６−３がそれぞれ第２、第１の配線
層にて形成される。従つてI/Oセル領域４は主に
周囲の電源用配線６−１の形状に制限される。
成する第１の配線層と、主にＹ方向の配線を形成
する第２の配線層と、それらを導通するビアホー
ル等より内部セルやI/Oセルの回路素子間を接続
している。そして内部セル領域はチツプの中央部
に設けられ、内部セル領域２とパツド５との間に
外部セル領域４が設けられている。また電源用配
線６−１は外部セル領域４上の第２の配線層によ
り設けられそこから内部セル領域への細い電源用
配線６−２，６−３がそれぞれ第２、第１の配線
層にて形成される。従つてI/Oセル領域４は主に
周囲の電源用配線６−１の形状に制限される。
内部セル、I/Oセルはトランジスタ、ダイオー
ド、抵抗、キヤパシタ等の回路素子の集合体で、
セル内でそれらの回路素子を接続することにより
基本的な論理回路を構成することができるもので
ある。
ド、抵抗、キヤパシタ等の回路素子の集合体で、
セル内でそれらの回路素子を接続することにより
基本的な論理回路を構成することができるもので
ある。
これらのセルは基本セルと称される。
これらのセル内及びセル間は第１、第２の配線
層により接続される。内部セル間は第１、第２の
配線層を利用して接続されるため、その配線の自
由度は大である。一方、I/Oセル領域４上の第２
の配線層はすでに電源配線６の周辺部６−１とし
て使用されているので、I/Oセルの素子は主に第
１の配線層で接続される。すなわち配線の自由度
は内部セルに比してきわめて小で従来はほとんど
固定的であつた。
層により接続される。内部セル間は第１、第２の
配線層を利用して接続されるため、その配線の自
由度は大である。一方、I/Oセル領域４上の第２
の配線層はすでに電源配線６の周辺部６−１とし
て使用されているので、I/Oセルの素子は主に第
１の配線層で接続される。すなわち配線の自由度
は内部セルに比してきわめて小で従来はほとんど
固定的であつた。
また、内部セル１は高速、高集積度を満すため
極力小形に形成される。これに対して、I/Oセル
３は高い負荷駆動能力を有し比較的大形である。
内部セル１は低消費電力とされる必要からI/Oセ
ル３に比べ電源電圧、しきい値電圧が低い。この
ため、I/Oセル３にはチツプ外部と内部セル１と
のしきい値電圧を合わせるための電圧レベル変換
機能が必要である。このように、I/Oセル３と内
部セル１とは異なる機能とセルサイズを有するの
で、両者を同一のセルとして、相互に自動配線処
理することはなかつた。
極力小形に形成される。これに対して、I/Oセル
３は高い負荷駆動能力を有し比較的大形である。
内部セル１は低消費電力とされる必要からI/Oセ
ル３に比べ電源電圧、しきい値電圧が低い。この
ため、I/Oセル３にはチツプ外部と内部セル１と
のしきい値電圧を合わせるための電圧レベル変換
機能が必要である。このように、I/Oセル３と内
部セル１とは異なる機能とセルサイズを有するの
で、両者を同一のセルとして、相互に自動配線処
理することはなかつた。
一方、ICチツプ周辺は前記セル１，３に電力
を供給する電源配線６の周辺部とI/Oセル領域４
とが多層構造を形成しており、I/Oセル領域４の
面積はほぼ電源ラインによつて決まつていた。す
なわち、I/Oセル３の必要とする面積は電源ライ
ンのそれよりも小であるので、I/Oセル領域４と
第１図Ａ，Ｂに表示した領域は使用しない空領域
を有していた。この空領域は、ゲートアレイLSI
の高集積化に伴なつてまた電源配線６が太くなる
につれて大となつていた。
を供給する電源配線６の周辺部とI/Oセル領域４
とが多層構造を形成しており、I/Oセル領域４の
面積はほぼ電源ラインによつて決まつていた。す
なわち、I/Oセル３の必要とする面積は電源ライ
ンのそれよりも小であるので、I/Oセル領域４と
第１図Ａ，Ｂに表示した領域は使用しない空領域
を有していた。この空領域は、ゲートアレイLSI
の高集積化に伴なつてまた電源配線６が太くなる
につれて大となつていた。
また、入力信号に対して、内部セル領域２にお
ける論理回路が正相、逆相の両方を要求した場
合、I/Oセル３の外部信号に対する機能はバツフ
アあるいはインバータ機能のうちいずれか一方し
か有していないので、前記I/Oセル３の内部セル
１に対する出力端に内部セル１を２個接続し、一
方をバツフア機能として他方をインバータ機能と
して使用しなければならなかつた。すなわち、第
２図には、かかる従来例の回路図を示すもので、
信号線パツド５はI/Oセル３のバツフア８の入力
９に接続され、その出力１０は内部セル領域２に
設けられたインバータ１１、バツフア１２のそれ
ぞれの入力１３，１４に接続される。インバータ
１１の出力１５はインバータ１６，１７の入力１
８，１９に加えられ、バツフア１２の出力２０は
インバータ２１，２２の入力２３，２４に加えら
れる。インバータ１６，１７，２１，２２の出力
２５〜２８は論理回路群２９の入力３０と３１，
３２と３３，３４と３５，３６と３７に接続され
る。パツド５を介してチツプ内に入力された信号
は、I/Oセル３内のバツフア８に入つて、チツプ
内の内部セル１の信号レベルに変換される。バツ
フア８の出力はバツフア１２、インバータ１１に
加えられて、その入力信号に対して正相信号と逆
相信号が形成される。これらの信号は、論理回路
群２９の入力３０〜３７にインバータ１６，１
７，２１，２２を介して入力される。前記論理回
路群２９は正相信号および逆相信号を必要とする
ため、バツフア１２、インバータ１１の２個の内
部セル１を論理回路群２９の入力部とバツフア８
間に必要としていた。このため、内部セル１の存
在する内部セル領域２の使用効率を低下させる。
ける論理回路が正相、逆相の両方を要求した場
合、I/Oセル３の外部信号に対する機能はバツフ
アあるいはインバータ機能のうちいずれか一方し
か有していないので、前記I/Oセル３の内部セル
１に対する出力端に内部セル１を２個接続し、一
方をバツフア機能として他方をインバータ機能と
して使用しなければならなかつた。すなわち、第
２図には、かかる従来例の回路図を示すもので、
信号線パツド５はI/Oセル３のバツフア８の入力
９に接続され、その出力１０は内部セル領域２に
設けられたインバータ１１、バツフア１２のそれ
ぞれの入力１３，１４に接続される。インバータ
１１の出力１５はインバータ１６，１７の入力１
８，１９に加えられ、バツフア１２の出力２０は
インバータ２１，２２の入力２３，２４に加えら
れる。インバータ１６，１７，２１，２２の出力
２５〜２８は論理回路群２９の入力３０と３１，
３２と３３，３４と３５，３６と３７に接続され
る。パツド５を介してチツプ内に入力された信号
は、I/Oセル３内のバツフア８に入つて、チツプ
内の内部セル１の信号レベルに変換される。バツ
フア８の出力はバツフア１２、インバータ１１に
加えられて、その入力信号に対して正相信号と逆
相信号が形成される。これらの信号は、論理回路
群２９の入力３０〜３７にインバータ１６，１
７，２１，２２を介して入力される。前記論理回
路群２９は正相信号および逆相信号を必要とする
ため、バツフア１２、インバータ１１の２個の内
部セル１を論理回路群２９の入力部とバツフア８
間に必要としていた。このため、内部セル１の存
在する内部セル領域２の使用効率を低下させる。
また上述したような、バツフア１２とインバー
タ１１の２個の内部セルを、論理回路群２９の入
力部とI/Oセルのバツフア８の間に設ける構成
は、ゲートアレイにおいてしばしば用いられるも
ので、そのような固定的な構造を、配線自由度の
高い内部セル領域で形成することは、内部セルの
使用効率を低下させるものである。
タ１１の２個の内部セルを、論理回路群２９の入
力部とI/Oセルのバツフア８の間に設ける構成
は、ゲートアレイにおいてしばしば用いられるも
ので、そのような固定的な構造を、配線自由度の
高い内部セル領域で形成することは、内部セルの
使用効率を低下させるものである。
本発明は上記従来の欠点に鑑みてなされたもの
で、その目的はI/Oセル領域および内部セル領域
の使用効率を高めることにある。
で、その目的はI/Oセル領域および内部セル領域
の使用効率を高めることにある。
本発明の目的は、従来内部セルを利用して構成
されていた固定的な構造の論理機能を、電源配線
が太くなるに伴い専有面積が増えたI/Oセルに持
たせることにある。すなわち配線自由度が低く、
固定的に近いI/Oセルに本来が固定的な構造の論
理機能を持たせ、内部セル領域ではより自由度を
要する論理機能を構成するようにしたものであ
る。
されていた固定的な構造の論理機能を、電源配線
が太くなるに伴い専有面積が増えたI/Oセルに持
たせることにある。すなわち配線自由度が低く、
固定的に近いI/Oセルに本来が固定的な構造の論
理機能を持たせ、内部セル領域ではより自由度を
要する論理機能を構成するようにしたものであ
る。
本発明にかかる半導体集積回路装置の特徴とす
るところは、 基板表面の中央部に複数の回路素子を有する内
部セルが複数個アレイ状に配置されて内部セル領
域を構成してなり、該基板表面の周辺部に複数の
回路素子を有するI/Oセルが複数個配置されてI/
Ｏセル領域を構成してなり、該I/Oセル領域にて
該内部セル領域と装置外部との信号レベルの変換
を行なうようにしてなり、該基板上に前記回路素
子間を接続する配線層が少なくとも第１、第２の
配線層を有し、該I/Oセルは、前記内部セルの論
理回路の一部を有し、且つ、基板外からの単一の
入力信号に対して複数の出力を有することであ
る。
るところは、 基板表面の中央部に複数の回路素子を有する内
部セルが複数個アレイ状に配置されて内部セル領
域を構成してなり、該基板表面の周辺部に複数の
回路素子を有するI/Oセルが複数個配置されてI/
Ｏセル領域を構成してなり、該I/Oセル領域にて
該内部セル領域と装置外部との信号レベルの変換
を行なうようにしてなり、該基板上に前記回路素
子間を接続する配線層が少なくとも第１、第２の
配線層を有し、該I/Oセルは、前記内部セルの論
理回路の一部を有し、且つ、基板外からの単一の
入力信号に対して複数の出力を有することであ
る。
以下、本発明の実施例を図面を参照して説明す
る。
る。
第３図は、本発明の一実施例を示し、I/Oセル
４０内にレベル変換用のバツフア４１を配置す
る。入力信号線パツド５はバツフア４１の入力４
２に接続され、その出力４３は同じI/Oセル４０
内に配置されたインバータ４４、バツフア４５の
それぞれの入力４６，４７に接続される。前記イ
ンバータ４４、バツフア４５のそれぞれの出力４
８，４９はI/Oセル４０より出力される。第４図
には、第３図のI/Oセル４０を１つのシンボルで
あらわし、相互出力を有する相反信号出力回路５
０を示す。
４０内にレベル変換用のバツフア４１を配置す
る。入力信号線パツド５はバツフア４１の入力４
２に接続され、その出力４３は同じI/Oセル４０
内に配置されたインバータ４４、バツフア４５の
それぞれの入力４６，４７に接続される。前記イ
ンバータ４４、バツフア４５のそれぞれの出力４
８，４９はI/Oセル４０より出力される。第４図
には、第３図のI/Oセル４０を１つのシンボルで
あらわし、相互出力を有する相反信号出力回路５
０を示す。
第５図は、第２図に示した従来の回路構成を本
発明を用いて実施した構成を示すものである。パ
ツド５は相反出力回路５０の入力に接続され、相
反出力回路５０のインバート出力５２はインバー
タ１６，１７へ、正相出力５３はインバータ２
１，２２に接続される。そして、インバータ１
６，１７，２１，２２および論理回路群２９がチ
ツプの内部領域に形成される。
発明を用いて実施した構成を示すものである。パ
ツド５は相反出力回路５０の入力に接続され、相
反出力回路５０のインバート出力５２はインバー
タ１６，１７へ、正相出力５３はインバータ２
１，２２に接続される。そして、インバータ１
６，１７，２１，２２および論理回路群２９がチ
ツプの内部領域に形成される。
第３図乃至第５図に示した本発明の実施例より
明らかな様にI/Oセル４０内に相反出力機能を有
することにより、従来、内部セル領域２で行なつ
ていた相反機能すなわち、バツフアとインバータ
用の内部セルが不要となる。第３図に示すように
Ｉ／Ｏセル４０内に配設したインバータ４４とバツ
フア４５は、電源ラインと多層構造とし、電源ラ
インに対応する部分で、I/Oセル領域４の空き領
域を利用できる。このため、本発明が適用される
チツプは従来と同一面積でかつ、内部セル領域２
内を従来より有効利用できる。さらに、内部セル
領域２内における電流分枝も減少できることは明
らかである。
明らかな様にI/Oセル４０内に相反出力機能を有
することにより、従来、内部セル領域２で行なつ
ていた相反機能すなわち、バツフアとインバータ
用の内部セルが不要となる。第３図に示すように
Ｉ／Ｏセル４０内に配設したインバータ４４とバツ
フア４５は、電源ラインと多層構造とし、電源ラ
インに対応する部分で、I/Oセル領域４の空き領
域を利用できる。このため、本発明が適用される
チツプは従来と同一面積でかつ、内部セル領域２
内を従来より有効利用できる。さらに、内部セル
領域２内における電流分枝も減少できることは明
らかである。
第６図は本発明の第２の実施例を示すもので、
Ｉ／Ｏセル４０に加えられる入力信号に対して２個
の逆相信号を出力する例である。すなわち、入力
信号線パツド５はバツフア５４の入力５５に接続
される。バツフア５４の出力５６はインバータ５
７，５８のそれぞれの入力５９，６０に加えられ
る。インバータ５７，５８のそれぞれの出力６
１，６２はI/Oセル４０より出力される。第７図
は第６図のI/Oセルを示めすシンボルで入力信号
に対して２個の逆相信号を出力する回路６３を示
す。第８図は第６図のI/Oセルを同様に示めすシ
ンボルで、入力信号に対して２個の正相信号を出
力する回路６４を示す。
Ｉ／Ｏセル４０に加えられる入力信号に対して２個
の逆相信号を出力する例である。すなわち、入力
信号線パツド５はバツフア５４の入力５５に接続
される。バツフア５４の出力５６はインバータ５
７，５８のそれぞれの入力５９，６０に加えられ
る。インバータ５７，５８のそれぞれの出力６
１，６２はI/Oセル４０より出力される。第７図
は第６図のI/Oセルを示めすシンボルで入力信号
に対して２個の逆相信号を出力する回路６３を示
す。第８図は第６図のI/Oセルを同様に示めすシ
ンボルで、入力信号に対して２個の正相信号を出
力する回路６４を示す。
上記のように、逆相出力あるいは正相出力を２
つ有することは、従来の１つの出力を有する場合
に比べてたとえば２倍の負荷を駆動することがで
きるわけで、第１の実施例と同様の効果を奏す
る。
つ有することは、従来の１つの出力を有する場合
に比べてたとえば２倍の負荷を駆動することがで
きるわけで、第１の実施例と同様の効果を奏す
る。
第９図は、I/Oセル４０内にレベル変換用バツ
フア４１とインバータ４４並びにバツフア４５を
設けた第３図図示の実施例の詳細な回路図を示
す。レベル変換部すなわちバツフア４１は抵抗
R1、ダイオードQ2，Q6，Q7、トランジスタQ1よ
りなる。インバータ４４は抵抗R2，R3，R4、ダ
イオードQ5，Q8，Q9、トランジスタQ3，Q4より
なる。バツフア４５は抵抗R2′，R3′，R4′、ダイ
オードQ5′，Q8′，Q9′、トランジスタQ11，Q12よ
りなる。前記レベル変換用のバツフア４１の入力
はトランジスタQ1のベースであり、その出力は
ダイオードQ2，Q6が接続されている点７０であ
る。インバータ４４ならびにバツフア４５の入力
は共にトランジスタQ3のベース６７であり、そ
れぞれの出力はダイオードQ5とQ8、Q5′とQ8′が
トランジスタQ4，Q12に接続している点６８，７
３である。なお、バツフア４１の電源Vccライン
７１にはグランドライン７３に対してたとえば
5Vが印加され、インバータ４４，４５の電源
Vccライン７２にはたとえば2.3Vが印加されてい
るので、バツフア４１は異なる動作電圧のレベル
変換を行なう。
フア４１とインバータ４４並びにバツフア４５を
設けた第３図図示の実施例の詳細な回路図を示
す。レベル変換部すなわちバツフア４１は抵抗
R1、ダイオードQ2，Q6，Q7、トランジスタQ1よ
りなる。インバータ４４は抵抗R2，R3，R4、ダ
イオードQ5，Q8，Q9、トランジスタQ3，Q4より
なる。バツフア４５は抵抗R2′，R3′，R4′、ダイ
オードQ5′，Q8′，Q9′、トランジスタQ11，Q12よ
りなる。前記レベル変換用のバツフア４１の入力
はトランジスタQ1のベースであり、その出力は
ダイオードQ2，Q6が接続されている点７０であ
る。インバータ４４ならびにバツフア４５の入力
は共にトランジスタQ3のベース６７であり、そ
れぞれの出力はダイオードQ5とQ8、Q5′とQ8′が
トランジスタQ4，Q12に接続している点６８，７
３である。なお、バツフア４１の電源Vccライン
７１にはグランドライン７３に対してたとえば
5Vが印加され、インバータ４４，４５の電源
Vccライン７２にはたとえば2.3Vが印加されてい
るので、バツフア４１は異なる動作電圧のレベル
変換を行なう。
上述したように、本発明によれば電源配線６下
のI/Oセル領域４の空領域に、セル間自動配線は
行なえないからセル内の配線を用いて、１セル内
のトランジスタ、抵抗等を接続して論理機能を行
なわせたことを特徴とするものである。従来は内
部セルを用いて、たとえば、相反２出力信号を得
ていたが、本発明によれば内部セルを用いずにI/
Ｏセル内にたとえばバツフアやインバータを構成
しているので、内部セルの利用効率が向上し、内
部セルにおいて一層複雑な論理構成を可能とす
る。
のI/Oセル領域４の空領域に、セル間自動配線は
行なえないからセル内の配線を用いて、１セル内
のトランジスタ、抵抗等を接続して論理機能を行
なわせたことを特徴とするものである。従来は内
部セルを用いて、たとえば、相反２出力信号を得
ていたが、本発明によれば内部セルを用いずにI/
Ｏセル内にたとえばバツフアやインバータを構成
しているので、内部セルの利用効率が向上し、内
部セルにおいて一層複雑な論理構成を可能とす
る。
第１図Ａは半導体チツプの構成図、同図Ｂはそ
の一部拡大図、第２図は従来の半導体集積回路の
回路構成図、第３図は本発明の第１の実施例を示
す回路構成図、第４図は第３図の回路を１つのシ
ンボルで示した図、第５図は本発明を実施した回
路構成図、第６図は本発明の第２の実施例を示す
回路構成図、第７図は第６図の回路を１つのシン
ボルで示めした図、第８図は第６図の回路の変形
例を１つのシンボルで示めした図、第９図は第３
図に示した実施例の回路図である。 １……内部セル、２……内部セル領域、３，４
０……I/Oセル、４……I/Oセル領域、５……パ
ツド、４１，４５，５４……バツフア、４４，５
７，５８……インバータ。
の一部拡大図、第２図は従来の半導体集積回路の
回路構成図、第３図は本発明の第１の実施例を示
す回路構成図、第４図は第３図の回路を１つのシ
ンボルで示した図、第５図は本発明を実施した回
路構成図、第６図は本発明の第２の実施例を示す
回路構成図、第７図は第６図の回路を１つのシン
ボルで示めした図、第８図は第６図の回路の変形
例を１つのシンボルで示めした図、第９図は第３
図に示した実施例の回路図である。 １……内部セル、２……内部セル領域、３，４
０……I/Oセル、４……I/Oセル領域、５……パ
ツド、４１，４５，５４……バツフア、４４，５
７，５８……インバータ。
Claims (1)
- 【特許請求の範囲】 １ 基板表面の中央部に複数の回路素子を有する
内部セルが複数個アレイ状に配置されて内部セル
領域を構成してなり、 該基板表面の周辺部に複数の回路素子を有する
Ｉ／Ｏセルが複数個配置されてI/Oセル領域を構成
してなり、該I/Oセル領域にて該内部セル領域と
装置外部との信号レベルの変換を行なうようにし
てなり、 該基板上に前記回路素子間を接続する配線層が
少なくとも第１、第２の配線層を有し、 該I/Oセルは、前記内部セルの論理回路の一部
を有し、且つ、基板外からの単一の入力信号に対
して複数の出力を有することを特徴とする半導体
集積回路。 ２ 前記I/Oセルの基板外からの単一の入力信号
に対する複数の出力はそれぞれ正相および／また
は逆相である特許請求の範囲第１項記載の半導体
集積回路。 ３ 前記第２の配線層は電源配線として使用し、
該電源配線の領域下に前記I/Oセル領域を形成
し、前記I/Oセルを構成する複数の回路素子は少
なくとも前記第１の配線層によつて互いに接続さ
れていることを特徴とする特許請求の範囲第１項
記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294081A JPS5844741A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路 |
| EP82304746A EP0074805B2 (en) | 1981-09-10 | 1982-09-09 | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers |
| DE8282304746T DE3276284D1 (en) | 1981-09-10 | 1982-09-09 | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers |
| IE2221/82A IE54169B1 (en) | 1981-09-10 | 1982-09-10 | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers |
| US06/769,800 US4868630A (en) | 1981-09-10 | 1985-08-27 | Gate array semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294081A JPS5844741A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844741A JPS5844741A (ja) | 1983-03-15 |
| JPH0123943B2 true JPH0123943B2 (ja) | 1989-05-09 |
Family
ID=15327177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14294081A Granted JPS5844741A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844741A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220948A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置 |
| JPS6022336A (ja) * | 1983-07-19 | 1985-02-04 | Toshiba Corp | マスタスライス型半導体装置 |
| JPS6022356A (ja) * | 1983-07-19 | 1985-02-04 | Nec Corp | 大規模集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1981
- 1981-09-10 JP JP14294081A patent/JPS5844741A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5844741A (ja) | 1983-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2855975B2 (ja) | 半導体集積回路 | |
| JP2002151590A (ja) | Ｉ／ｏセル配置方法及び半導体装置 | |
| US4947233A (en) | Semi-custom LSI having input/output cells | |
| JPH01289138A (ja) | マスタースライス型半導体集積回路 | |
| US4868630A (en) | Gate array semiconductor integrated circuit | |
| JPH02219254A (ja) | 半導体集積回路装置 | |
| JPH0123943B2 (ja) | ||
| JPH03272166A (ja) | 半導体集積回路 | |
| JPS643055B2 (ja) | ||
| JPH02304963A (ja) | 半導体集積回路装置 | |
| JPH04127556A (ja) | 半導体集積回路 | |
| JPH023279A (ja) | 相補型ｍｉｓマスタスライスｌｓｉの基本セル | |
| JPH04336812A (ja) | デジタル回路装置 | |
| JPS5833864A (ja) | 半導体装置 | |
| JPH10116913A (ja) | 半導体集積回路装置 | |
| JP3031040B2 (ja) | 集積回路の製造方法 | |
| JPS62122234A (ja) | ゲ−トアレイ | |
| JPS6182455A (ja) | 半導体集積回路装置 | |
| JP2917626B2 (ja) | 半導体集積回路装置 | |
| JPS6381945A (ja) | 半導体集積回路装置 | |
| JPH0493047A (ja) | 半導体集積回路装置 | |
| JP3436229B2 (ja) | 半導体装置 | |
| JPS63232352A (ja) | マスタスライス方式半導体集積回路装置 | |
| JPH0438869A (ja) | マスタースライス型半導体集積回路 | |
| JPH04742A (ja) | 半導体集積回路 |