JPH04127556A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04127556A JPH04127556A JP24930690A JP24930690A JPH04127556A JP H04127556 A JPH04127556 A JP H04127556A JP 24930690 A JP24930690 A JP 24930690A JP 24930690 A JP24930690 A JP 24930690A JP H04127556 A JPH04127556 A JP H04127556A
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- JP
- Japan
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- output
- pads
- cells
- output cells
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路の入出力セルの配置構造に関し、パッド
のピッチを縮小してパッド数を増大させながら入出力セ
ルに充分な面積を確保することを目的とし、 基板の周囲に多数のパッドを配設し、そのパッドの内側
に各パッドに対応する入出力セルを配設した半導体集積
回路であって、パッドの内側に入出力セルを複数列に設
けて構成する。
のピッチを縮小してパッド数を増大させながら入出力セ
ルに充分な面積を確保することを目的とし、 基板の周囲に多数のパッドを配設し、そのパッドの内側
に各パッドに対応する入出力セルを配設した半導体集積
回路であって、パッドの内側に入出力セルを複数列に設
けて構成する。
この発明は半導体集積回路の入出力セルの配置構造に関
するものである。
するものである。
近年の半導体集積回路ではその集積度の向上にともなっ
て外部回路と接続するための入出力ピンの数が増大し、
その入出力ビンの増大にともなって各入出力ピンが接続
されるパッド及び人出力セルの数も増大している。
て外部回路と接続するための入出力ピンの数が増大し、
その入出力ビンの増大にともなって各入出力ピンが接続
されるパッド及び人出力セルの数も増大している。
従来の半導体集積回路の一例を第６図に従って説明する
と、基板１の周囲には入出力ビンを接続するための多数
のパッド２が形成され、そのパッド２の内側には各パッ
ド２にかそれぞれ接続される多数の入出力セルで構成さ
れる一列のセル列３が内部回路４を取り囲むような四角
枠状に配設されている。
と、基板１の周囲には入出力ビンを接続するための多数
のパッド２が形成され、そのパッド２の内側には各パッ
ド２にかそれぞれ接続される多数の入出力セルで構成さ
れる一列のセル列３が内部回路４を取り囲むような四角
枠状に配設されている。
上記のような半導体集積回路では入出力ピン数の増大に
ともなってパッド２のピッチを縮小してパッド数を増大
させると、セル列３を構成する入出力セルの一個当たり
の幅も縮小する必要がある。
ともなってパッド２のピッチを縮小してパッド数を増大
させると、セル列３を構成する入出力セルの一個当たり
の幅も縮小する必要がある。
ところが、入出力セルの幅を縮小すると各セルに収容す
べき所望の人出力バッファ回路をレイアウトすることが
できないため、入出力ピン数及びパッド数を増大させる
ことができないという問題点があった。
べき所望の人出力バッファ回路をレイアウトすることが
できないため、入出力ピン数及びパッド数を増大させる
ことができないという問題点があった。
この発明の目的は、パッドのピッチを縮小してパッド数
を増大させながら入出力セルに充分な面積を確保し得る
半導体集積回路を提供することにある。
を増大させながら入出力セルに充分な面積を確保し得る
半導体集積回路を提供することにある。
第１図は本発明の原理説明図である。すなわち、基板ｌ
の周囲に多数のパッド２を配設し、そのパッド２の内側
に各パッド２に対応する入出力セル６を配設し、パッド
２の内側に入出力セル６を複数列に設けている。
の周囲に多数のパッド２を配設し、そのパッド２の内側
に各パッド２に対応する入出力セル６を配設し、パッド
２の内側に入出力セル６を複数列に設けている。
パッド２のピッチサイズを縮小しても各パッド２に接続
する入出力セル６の面積を縮小する必要はない。
する入出力セル６の面積を縮小する必要はない。
〔実施例〕
以下、この発明を具体化した一実施例を第２図〜第５図
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付してその説明を省略する。
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付してその説明を省略する。
第２図に示すように、基板１の周囲に多数形成されたパ
ッド２の内側には各パッド２がそれぞれ接続される多数
の入出力セルで構成される二列のセル列５ａ、５ｂが配
設されている。すなわち、そのセル列５ａ、５ｂは第３
図に示すように各列において多数の入出力セル６が等間
隔で配列されるとともに、各列の入出力セル６が交互に
位置するように配列され、各入出力セル６に配線７を介
してそれぞれパッド２が接続されている。
ッド２の内側には各パッド２がそれぞれ接続される多数
の入出力セルで構成される二列のセル列５ａ、５ｂが配
設されている。すなわち、そのセル列５ａ、５ｂは第３
図に示すように各列において多数の入出力セル６が等間
隔で配列されるとともに、各列の入出力セル６が交互に
位置するように配列され、各入出力セル６に配線７を介
してそれぞれパッド２が接続されている。
各入出力セル６は例えば第４図に示すような３段のＣＭ
ＯＳインバータ８ａ、８ｂ、８ｃを直列に接続したバッ
ファ回路による基本セルで構成され、その３段のＣＭＯ
Ｓインバータ８ａ、８ｂ。
ＯＳインバータ８ａ、８ｂ、８ｃを直列に接続したバッ
ファ回路による基本セルで構成され、その３段のＣＭＯ
Ｓインバータ８ａ、８ｂ。
８Ｃを構成する各ＭＯ８）ランジスタＴｒ１〜Ｔｒ６は
各入出力セル６内で第５図に示すようにレイアウトされ
て終段のＣＭＯＳインバータ８Ｃを構成するトランジス
タＴ ｒ５． Ｔ ｒ６が大きなサイズで構成されてい
る。
各入出力セル６内で第５図に示すようにレイアウトされ
て終段のＣＭＯＳインバータ８Ｃを構成するトランジス
タＴ ｒ５． Ｔ ｒ６が大きなサイズで構成されてい
る。
さて、上記のように構成された半導体集積回路では二列
のセル列５ａ、５ｂに入出力セル６が配設され、各入出
力セル６にパッド２がそれぞれ接続されている。従って
、基本セルで構成される入出力セル６を使用しながらパ
ッド２のピッチを縮小してパッド数を増大させることが
できるので、入出力ピン数を増大させることができる。
のセル列５ａ、５ｂに入出力セル６が配設され、各入出
力セル６にパッド２がそれぞれ接続されている。従って
、基本セルで構成される入出力セル６を使用しながらパ
ッド２のピッチを縮小してパッド数を増大させることが
できるので、入出力ピン数を増大させることができる。
また、入出力ピン数を増大させても各入出力セル６に充
分な面積を確保することができる。
分な面積を確保することができる。
なお、前記実施例では入出力セル６を二列設けたが三列
以上としてもよく、各列において入出力セルを等間隔と
する必要もない。
以上としてもよく、各列において入出力セルを等間隔と
する必要もない。
以上詳述したように、この発明はパッドのピッチを縮小
してパッド数を増大させながら人出力セルに充分な面積
を確保し得る半導体集積回路を提供することができる優
れた効果を発揮する。
してパッド数を増大させながら人出力セルに充分な面積
を確保し得る半導体集積回路を提供することができる優
れた効果を発揮する。
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示す入出力セル列のレイア
ウト図、 第３図は入出力セルのレイアウト図、 第４図は入出力セルの一例を示す回路図、第５図は入出
力セルの一例を示すレイアウト図、第６図は従来の入出
力セル列のレイアウト図である。 図中 １は基板、 ２はパッド、 ６は入出力セルである。 螢図面無し 第６図 従来の入出力セル列のレイアウト図 第１図 本発明の原理説明図 第２図
ウト図、 第３図は入出力セルのレイアウト図、 第４図は入出力セルの一例を示す回路図、第５図は入出
力セルの一例を示すレイアウト図、第６図は従来の入出
力セル列のレイアウト図である。 図中 １は基板、 ２はパッド、 ６は入出力セルである。 螢図面無し 第６図 従来の入出力セル列のレイアウト図 第１図 本発明の原理説明図 第２図
Claims (1)
- 【特許請求の範囲】 １、基板（１）の周囲に多数のパッド（２）を配設し、
そのパッド（２）の内側に各パッド（２）に対応する入
出力セル（６）を配設した半導体集積回路であって、 パッド（２）の内側に入出力セル（６）を複数列に設け
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24930690A JPH04127556A (ja) | 1990-09-19 | 1990-09-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24930690A JPH04127556A (ja) | 1990-09-19 | 1990-09-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127556A true JPH04127556A (ja) | 1992-04-28 |
Family
ID=17191027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24930690A Pending JPH04127556A (ja) | 1990-09-19 | 1990-09-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127556A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1205974A2 (en) * | 2000-11-10 | 2002-05-15 | Seiko Epson Corporation | I/O cell placement method and semiconductor device |
| KR20020058484A (ko) * | 2000-12-30 | 2002-07-12 | 박종섭 | 반도체 소자 및 그의 제조 방법 |
| US6601225B2 (en) | 2000-07-06 | 2003-07-29 | Nec Electronics Corporation | Semiconductor device having definite size of input/output blocks and its designing method |
| WO2011065022A1 (ja) * | 2009-11-30 | 2011-06-03 | パナソニック株式会社 | 半導体集積回路 |
| US8913047B2 (en) | 2010-11-24 | 2014-12-16 | Renesas Electronics Corporation | Semiconductor device, liquid crystal display panel, and mobile information terminal |
-
1990
- 1990-09-19 JP JP24930690A patent/JPH04127556A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6601225B2 (en) | 2000-07-06 | 2003-07-29 | Nec Electronics Corporation | Semiconductor device having definite size of input/output blocks and its designing method |
| DE10132668B4 (de) * | 2000-07-06 | 2010-02-11 | Nec Electronics Corp., Kawasaki | Halbleitervorrichtung mit definierter Eingangs- /Ausgangsblockgröße und Verfahren zu deren Entwicklung |
| EP1205974A2 (en) * | 2000-11-10 | 2002-05-15 | Seiko Epson Corporation | I/O cell placement method and semiconductor device |
| EP1205974A3 (en) * | 2000-11-10 | 2003-06-25 | Seiko Epson Corporation | I/O cell placement method and semiconductor device |
| US6721933B2 (en) | 2000-11-10 | 2004-04-13 | Seiko Epson Corporation | Input/output cell placement method and semiconductor device |
| KR20020058484A (ko) * | 2000-12-30 | 2002-07-12 | 박종섭 | 반도체 소자 및 그의 제조 방법 |
| WO2011065022A1 (ja) * | 2009-11-30 | 2011-06-03 | パナソニック株式会社 | 半導体集積回路 |
| US8344786B2 (en) | 2009-11-30 | 2013-01-01 | Panasonic Corporation | Semiconductor integrated circuit |
| JP5530439B2 (ja) * | 2009-11-30 | 2014-06-25 | パナソニック株式会社 | 半導体集積回路 |
| US8913047B2 (en) | 2010-11-24 | 2014-12-16 | Renesas Electronics Corporation | Semiconductor device, liquid crystal display panel, and mobile information terminal |
| US9501986B2 (en) | 2010-11-24 | 2016-11-22 | Renesas Electronics Corporation | Semiconductor device, liquid crystal display panel, and mobile information terminal |
| US9747855B2 (en) | 2010-11-24 | 2017-08-29 | Renesas Electronics Corporation | Semiconductor device, liquid crystal display panel, and mobile information terminal |
| US10049632B2 (en) | 2010-11-24 | 2018-08-14 | Renesas Electronics Corporation | Semiconductor device, liquid crystal display panel, and mobile information terminal |
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